JP3282115B2 - ヘテロ接合トランジスタ - Google Patents
ヘテロ接合トランジスタInfo
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- emitter
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Description
【０００１】
【産業上の利用分野】本発明は、トランジスタの高耐圧
化が可能であり、また、超高速動作の可能なヘテロ接合
トランジスタに関するものである。
化が可能であり、また、超高速動作の可能なヘテロ接合
トランジスタに関するものである。
【０００２】
【従来の技術】Ｇａu Ｉｎ1-u Ｐv Ａｓ1-v およびＡｌ
w Ｇａz Ｉｎ1-w-z Ａｓ系材料は、電子の輸送特性が優
れている。この材料系の中でも最も特性の優れたＧａＩ
ｎＡｓをベースおよびコレクタに使用したヘテロ接合ト
ランジスタが主に研究されている。
w Ｇａz Ｉｎ1-w-z Ａｓ系材料は、電子の輸送特性が優
れている。この材料系の中でも最も特性の優れたＧａＩ
ｎＡｓをベースおよびコレクタに使用したヘテロ接合ト
ランジスタが主に研究されている。
【０００３】しかし、この材料はバンドギャップ（Ｅ
g ）が小さいためトランジスタの耐圧が１〜２Ｖと非常
に小さく、この点を改良するためにコレクタとしてバン
ドギャップ（Ｅg ）のより大きなＡｌＧａＩｎＡｓやＩ
ｎＰを用いるダブルヘテロ構造が検討されている。
g ）が小さいためトランジスタの耐圧が１〜２Ｖと非常
に小さく、この点を改良するためにコレクタとしてバン
ドギャップ（Ｅg ）のより大きなＡｌＧａＩｎＡｓやＩ
ｎＰを用いるダブルヘテロ構造が検討されている。
【０００４】
【発明が解決しようとする課題】しかし、これらの材料
をＧａＩｎＡｓコレクタと入れ換えただけでは、コレク
タとして入り口に電子の障壁となるヘテロ接合バンド不
連続△Ｅc が生じ、トランジスタの利得が激減するた
め、ＡｌＧａＩｎＡｓ等の組成変化層を導入して改善を
図っている。
をＧａＩｎＡｓコレクタと入れ換えただけでは、コレク
タとして入り口に電子の障壁となるヘテロ接合バンド不
連続△Ｅc が生じ、トランジスタの利得が激減するた
め、ＡｌＧａＩｎＡｓ等の組成変化層を導入して改善を
図っている。
【０００５】この場合のエネルギーバンド図を図９に示
す。この図で、ＥはＡｌＧａＩｎＡｓのエミッタ用半導
体層、ＢはＩｎＧａＡｓのベース用半導体層、ＣはＡｌ
ＧａＩｎＡｓのコレクタ用半導体層、ＷはＡｌＧａＩｎ
Ａｓの組成変化層である。また、ＥgE，ＥgB，ＥgCは各
層のエネルギーバンドギャップを示す。
す。この図で、ＥはＡｌＧａＩｎＡｓのエミッタ用半導
体層、ＢはＩｎＧａＡｓのベース用半導体層、ＣはＡｌ
ＧａＩｎＡｓのコレクタ用半導体層、ＷはＡｌＧａＩｎ
Ａｓの組成変化層である。また、ＥgE，ＥgB，ＥgCは各
層のエネルギーバンドギャップを示す。
【０００６】このように、組成変化層Ｗを形成すると、
ベース用半導体層Ｂと組成変化層Ｗとの間に障壁が発生
しないようになり、エミッタ用半導体層Ｅから注入され
た電子が走行中にエネルギーが低下してもコレクタ用半
導体層Ｃに入ることができる。
ベース用半導体層Ｂと組成変化層Ｗとの間に障壁が発生
しないようになり、エミッタ用半導体層Ｅから注入され
た電子が走行中にエネルギーが低下してもコレクタ用半
導体層Ｃに入ることができる。
【０００７】しかし、この組成変化層Ｗは格子の整合を
とりながら徐々に組成を変化させる必要があるため、結
晶成長が極めて難しい。この他に、図１０のようにＧａ
ＩｎＰＡｓのスペーサ層Ｙを用いて電子に対する障壁の
低減を図っている場合もある。なお、図１０でＥ′はＩ
ｎＰのエミッタ用半導体層、Ｃ´はＩｎＰのコレクタ用
半導体層であり、Ｂは図９と同じ組成のベース用半導体
層である。
とりながら徐々に組成を変化させる必要があるため、結
晶成長が極めて難しい。この他に、図１０のようにＧａ
ＩｎＰＡｓのスペーサ層Ｙを用いて電子に対する障壁の
低減を図っている場合もある。なお、図１０でＥ′はＩ
ｎＰのエミッタ用半導体層、Ｃ´はＩｎＰのコレクタ用
半導体層であり、Ｂは図９と同じ組成のベース用半導体
層である。
【０００８】この場合、電流利得およびトランジスタ耐
圧がスペーサ層厚および不純物濃度にかなり敏感であ
り、成長において極めて高い制御性が要求されるという
欠点がある。また、これらのトランジスタは、高電流密
度領域での動作において、利得の低下や、電流利得遮断
周波数（ｆT ）の急激な劣化がみられる。
圧がスペーサ層厚および不純物濃度にかなり敏感であ
り、成長において極めて高い制御性が要求されるという
欠点がある。また、これらのトランジスタは、高電流密
度領域での動作において、利得の低下や、電流利得遮断
周波数（ｆT ）の急激な劣化がみられる。
【０００９】本発明の目的は、トランジスタの耐圧を向
上させるためにコレクタにワイドギャップの半導体を用
いるにあたって、従来は界面にＡｌＧａＩｎＡｓ等の半
導体の組成変化層やスペーサ層を導入しなければならな
かった点を解決したヘテロ接合トランジスタを提供する
ことにある。
上させるためにコレクタにワイドギャップの半導体を用
いるにあたって、従来は界面にＡｌＧａＩｎＡｓ等の半
導体の組成変化層やスペーサ層を導入しなければならな
かった点を解決したヘテロ接合トランジスタを提供する
ことにある。
【００１０】
【課題を解決するための手段】本発明にかかるヘテロ接
合トランジスタは、半導体基板上に、ｎ型でＧａu Ｉｎ
1-u Ｐv Ａｓ1-v （ただし、０≦ｕ≦１，０≦ｖ≦１）
のコレクタ用半導体層と、ｐ型でＧａx Ｉｎ1-x Ａｓy
Ｓｂ1-y （ただし、０≦ｘ≦１，０≦ｙ≦１）の第１ベ
ース用半導体層と、ｐ型でＧａk Ｉｎ1-k Ｐj Ａｓ1-j
（ただし、０≦ｋ≦１，０≦ｊ≦１）またはＡｌm Ｇａ
n Ｉｎ1-m-n Ａｓ（ただし、０≦ｍ≦１，０≦ｎ≦１）
の第２ベース用半導体層と、ｎ型で、かつ第２ベース用
半導体層に比べ広いエネルギーバンドギャップを有する
Ｇａw Ｉｎ1-w Ｐz Ａｓ1-z （ただし、０≦ｗ≦１，０
≦ｚ≦１）のエミッタ用半導体層とが積層されており、
かつ、前記第２ベース用半導体層と第１ベース用半導体
層との接合部はスタガード型バンド構造を有し、第１ベ
ース用半導体層とコレクタ用半導体層との接合部はスタ
ガード型バンド構造もしくは伝導帯のエネルギー不連続
がゼロである構造を有するものである。
合トランジスタは、半導体基板上に、ｎ型でＧａu Ｉｎ
1-u Ｐv Ａｓ1-v （ただし、０≦ｕ≦１，０≦ｖ≦１）
のコレクタ用半導体層と、ｐ型でＧａx Ｉｎ1-x Ａｓy
Ｓｂ1-y （ただし、０≦ｘ≦１，０≦ｙ≦１）の第１ベ
ース用半導体層と、ｐ型でＧａk Ｉｎ1-k Ｐj Ａｓ1-j
（ただし、０≦ｋ≦１，０≦ｊ≦１）またはＡｌm Ｇａ
n Ｉｎ1-m-n Ａｓ（ただし、０≦ｍ≦１，０≦ｎ≦１）
の第２ベース用半導体層と、ｎ型で、かつ第２ベース用
半導体層に比べ広いエネルギーバンドギャップを有する
Ｇａw Ｉｎ1-w Ｐz Ａｓ1-z （ただし、０≦ｗ≦１，０
≦ｚ≦１）のエミッタ用半導体層とが積層されており、
かつ、前記第２ベース用半導体層と第１ベース用半導体
層との接合部はスタガード型バンド構造を有し、第１ベ
ース用半導体層とコレクタ用半導体層との接合部はスタ
ガード型バンド構造もしくは伝導帯のエネルギー不連続
がゼロである構造を有するものである。
【００１１】また、半導体基板上に、ｎ型でＡｌu Ｇａ
v Ｉｎ1-u-v Ａｓ（ただし、０≦ｕ≦１，０≦ｖ≦１）
のコレクタ用半導体層と、ｐ型でＧａx Ｉｎ1-x Ａｓy
Ｓｂ1-y （ただし、０≦ｘ≦１，０≦ｙ≦１）の第１ベ
ース用半導体層と、ｐ型でＧａk Ｉｎ1-k Ｐj Ａｓ1-j
（ただし、０≦ｋ≦１，０≦ｊ≦１）またはＡｌm Ｇａ
n Ｉｎ1-m-n Ａｓ（ただし、０≦ｍ≦１，０≦ｎ≦１）
の第２ベース用半導体層と、ｎ型で、かつ第２ベース用
半導体層に比べ広いエネルギーバンドギャップを有する
Ｇａw Ｉｎ1-w Ｐz Ａｓ1-z （ただし、０≦ｗ≦１，０
≦ｚ≦１）のエミッタ用半導体層とが積層されており、
かつ、前記第２ベース用半導体層と第１ベース用半導体
層との接合部はスタガード型バンド構造を有し、第１ベ
ース用半導体層とコレクタ用半導体層との接合部はスタ
ガード型バンド構造もしくは伝導帯のエネルギー不連続
がゼロである構造を有するものである。
v Ｉｎ1-u-v Ａｓ（ただし、０≦ｕ≦１，０≦ｖ≦１）
のコレクタ用半導体層と、ｐ型でＧａx Ｉｎ1-x Ａｓy
Ｓｂ1-y （ただし、０≦ｘ≦１，０≦ｙ≦１）の第１ベ
ース用半導体層と、ｐ型でＧａk Ｉｎ1-k Ｐj Ａｓ1-j
（ただし、０≦ｋ≦１，０≦ｊ≦１）またはＡｌm Ｇａ
n Ｉｎ1-m-n Ａｓ（ただし、０≦ｍ≦１，０≦ｎ≦１）
の第２ベース用半導体層と、ｎ型で、かつ第２ベース用
半導体層に比べ広いエネルギーバンドギャップを有する
Ｇａw Ｉｎ1-w Ｐz Ａｓ1-z （ただし、０≦ｗ≦１，０
≦ｚ≦１）のエミッタ用半導体層とが積層されており、
かつ、前記第２ベース用半導体層と第１ベース用半導体
層との接合部はスタガード型バンド構造を有し、第１ベ
ース用半導体層とコレクタ用半導体層との接合部はスタ
ガード型バンド構造もしくは伝導帯のエネルギー不連続
がゼロである構造を有するものである。
【００１２】さらに、半導体基板上に、ｎ型でＡｌu Ｇ
ａv Ｉｎ1-u-v Ａｓ（ただし、０≦ｕ≦１，０≦ｖ≦
１）のコレクタ用半導体層と、ｐ型でＧａx Ｉｎ1-x Ａ
ｓy Ｓｂ1-y （ただし、０≦ｘ≦１，０≦ｙ≦１）の第
１ベース用半導体層と、ｐ型でＧａk Ｉｎ1-k Ｐj Ａｓ
1-j （ただし、０≦ｋ≦１，０≦ｊ≦１）またはＡｌm
Ｇａn Ｉｎ1-m-n Ａｓ（ただし、０≦ｍ≦１，０≦ｎ≦
１）の第２ベース用半導体層と、ｎ型で、かつ第２ベー
ス用半導体層に比べ広いエネルギーバンドギャップを有
するＡｌw Ｇａz Ｉｎ1-w-z Ａｓ（ただし、０≦ｗ≦
１，０≦ｚ≦１）のエミッタ用半導体層とが積層されて
おり、かつ、前記第２ベース用半導体層と第１ベース用
半導体層との接合部はスタガード型バンド構造を有し、
第１ベース用半導体層とコレクタ用半導体層との接合部
はスタガード型バンド構造もしくは伝導帯のエネルギー
不連続がゼロである構造を有するものである。
ａv Ｉｎ1-u-v Ａｓ（ただし、０≦ｕ≦１，０≦ｖ≦
１）のコレクタ用半導体層と、ｐ型でＧａx Ｉｎ1-x Ａ
ｓy Ｓｂ1-y （ただし、０≦ｘ≦１，０≦ｙ≦１）の第
１ベース用半導体層と、ｐ型でＧａk Ｉｎ1-k Ｐj Ａｓ
1-j （ただし、０≦ｋ≦１，０≦ｊ≦１）またはＡｌm
Ｇａn Ｉｎ1-m-n Ａｓ（ただし、０≦ｍ≦１，０≦ｎ≦
１）の第２ベース用半導体層と、ｎ型で、かつ第２ベー
ス用半導体層に比べ広いエネルギーバンドギャップを有
するＡｌw Ｇａz Ｉｎ1-w-z Ａｓ（ただし、０≦ｗ≦
１，０≦ｚ≦１）のエミッタ用半導体層とが積層されて
おり、かつ、前記第２ベース用半導体層と第１ベース用
半導体層との接合部はスタガード型バンド構造を有し、
第１ベース用半導体層とコレクタ用半導体層との接合部
はスタガード型バンド構造もしくは伝導帯のエネルギー
不連続がゼロである構造を有するものである。
【００１３】また、半導体基板上に、ｎ型でＧａu Ｉｎ
1-u Ｐv Ａｓ1-v （ただし、０≦ｕ≦１，０≦ｖ≦１）
のコレクタ用半導体層と、ｐ型のＧａx Ｉｎ1-x Ａｓy
Ｓｂ1-y （ただし、０≦ｘ≦１，０≦ｙ≦１）の第１ベ
ース用半導体層と、ｐ型でＧａk Ｉｎ1-k Ｐj Ａｓ1-j
（ただし、０≦ｋ≦１，０≦ｊ≦１）またはＡｌm Ｇａ
n Ｉｎ1-m-n Ａｓ（ただし、０≦ｍ≦１，０≦ｎ≦１）
の第２ベース用半導体層と、ｎ型で、かつ第２ベース用
半導体層に比べ広いエネルギーバンドギャップを有する
Ａｌw Ｇａz Ｉｎ1-w-z Ａｓ（ただし、０≦ｗ≦１，０
≦ｚ≦１）エミッタ用半導体層とが積層されており、か
つ、前記第２ベース用半導体層と第１ベース用半導体層
との接合部はスタガード型バンド構造を有し、第１ベー
ス用半導体層とコレクタ用半導体層との接合部はスタガ
ード型バンド構造もしくは伝導帯のエネルギー不連続が
ゼロである構造を有するものである。
1-u Ｐv Ａｓ1-v （ただし、０≦ｕ≦１，０≦ｖ≦１）
のコレクタ用半導体層と、ｐ型のＧａx Ｉｎ1-x Ａｓy
Ｓｂ1-y （ただし、０≦ｘ≦１，０≦ｙ≦１）の第１ベ
ース用半導体層と、ｐ型でＧａk Ｉｎ1-k Ｐj Ａｓ1-j
（ただし、０≦ｋ≦１，０≦ｊ≦１）またはＡｌm Ｇａ
n Ｉｎ1-m-n Ａｓ（ただし、０≦ｍ≦１，０≦ｎ≦１）
の第２ベース用半導体層と、ｎ型で、かつ第２ベース用
半導体層に比べ広いエネルギーバンドギャップを有する
Ａｌw Ｇａz Ｉｎ1-w-z Ａｓ（ただし、０≦ｗ≦１，０
≦ｚ≦１）エミッタ用半導体層とが積層されており、か
つ、前記第２ベース用半導体層と第１ベース用半導体層
との接合部はスタガード型バンド構造を有し、第１ベー
ス用半導体層とコレクタ用半導体層との接合部はスタガ
ード型バンド構造もしくは伝導帯のエネルギー不連続が
ゼロである構造を有するものである。
【００１４】さらに、半導体基板がＩｎＰからなり、こ
の上に形成されるコレクタ用半導体層，ベース用半導体
層およびエミッタ用半導体層がＩｎＰの半導体基板と格
子整合がとれた組成にしたものである。
の上に形成されるコレクタ用半導体層，ベース用半導体
層およびエミッタ用半導体層がＩｎＰの半導体基板と格
子整合がとれた組成にしたものである。
【００１５】
【作用】本発明によるヘテロ接合トランジスタは、第１
ベース用半導体層にＧａx Ｉｎ1-x Ａｓy Ｓｂ1-y を用
い、第２ベース用半導体層として、Ｇａk Ｉｎ1-k Ｐj
Ａｓ1-j またはＡｌm Ｇａn Ｉｎ1-m-n Ａｓを設け、か
つ、前記第２ベース用半導体層と第１ベース用半導体層
との接合部はスタガード型バンド構造を有し、第１ベー
ス用半導体層とコレクタ用半導体層との接合部はスタガ
ード型バンド構造もしくは伝導帯のエネルギー不連続が
ゼロである構造を有することを最も主要な特徴とする。
ベース用半導体層にＧａx Ｉｎ1-x Ａｓy Ｓｂ1-y を用
い、第２ベース用半導体層として、Ｇａk Ｉｎ1-k Ｐj
Ａｓ1-j またはＡｌm Ｇａn Ｉｎ1-m-n Ａｓを設け、か
つ、前記第２ベース用半導体層と第１ベース用半導体層
との接合部はスタガード型バンド構造を有し、第１ベー
ス用半導体層とコレクタ用半導体層との接合部はスタガ
ード型バンド構造もしくは伝導帯のエネルギー不連続が
ゼロである構造を有することを最も主要な特徴とする。
【００１６】ＧａＩｎＰＡｓ／ＧａＩｎＡｓＳｂおよび
ＡｌＧａＩｎＡｓ／ＧａＩｎＡｓＳｂヘテロ接合では、
組成を適当に選ぶことにより伝導帯のエネルギー不連続
（△Ｅc ）が後述する図２に示すようなスタガード型
（エネルギーギャップＥg が千鳥状になっているもの）
や、△Ｅc がほとんどゼロにできるため、コレクタとし
て用いるＧａＩｎＡｓＰもしくはＡｌＧａＩｎＡｓと第
１ベース用半導体層のＧａＩｎＡｓＳｂ層との界面に電
子の通過を妨げる障壁が発生しない。
ＡｌＧａＩｎＡｓ／ＧａＩｎＡｓＳｂヘテロ接合では、
組成を適当に選ぶことにより伝導帯のエネルギー不連続
（△Ｅc ）が後述する図２に示すようなスタガード型
（エネルギーギャップＥg が千鳥状になっているもの）
や、△Ｅc がほとんどゼロにできるため、コレクタとし
て用いるＧａＩｎＡｓＰもしくはＡｌＧａＩｎＡｓと第
１ベース用半導体層のＧａＩｎＡｓＳｂ層との界面に電
子の通過を妨げる障壁が発生しない。
【００１７】また、第１ベース用半導体層としてＧａＩ
ｎＡｓＳｂを用いることにより、コレクタ層の材料組成
に合わせて△Ｅc を設計することが可能となり、素子の
高速性能を大きく向上させることができる。
ｎＡｓＳｂを用いることにより、コレクタ層の材料組成
に合わせて△Ｅc を設計することが可能となり、素子の
高速性能を大きく向上させることができる。
【００１８】また、第２ベース用半導体層として、Ｇａ
k Ｉｎ1-k Ｐj Ａｓ1-j またはＡｌm Ｇａn Ｉｎ1-m-n
Ａｓを用いることにより伝導帯のエネルギー不連続がエ
ミッタ・ベース間に生じ、後述する図２に示すΔＥc EB
に相当する高いエネルギーがベースに注入される電子に
対して、運動エネルギーとして付与され、電子はベース
中を高速に走行することができる。
k Ｉｎ1-k Ｐj Ａｓ1-j またはＡｌm Ｇａn Ｉｎ1-m-n
Ａｓを用いることにより伝導帯のエネルギー不連続がエ
ミッタ・ベース間に生じ、後述する図２に示すΔＥc EB
に相当する高いエネルギーがベースに注入される電子に
対して、運動エネルギーとして付与され、電子はベース
中を高速に走行することができる。
【００１９】さらに、半導体基板をＩｎＰとしたので、
その上に形成する各層の格子整合が容易となる。
その上に形成する各層の格子整合が容易となる。
【００２０】
〔実施例１〕図１に本発明によるヘテロ接合トランジス
タの第１の実施例を示す。ＩｎＰの半絶縁性の半導体基
板１１上に、ｎ+ 型でＩｎ0.53Ｇａ0.47Ａｓの第１サブ
コレクタ用半導体層１２−１が、半導体基板１１の上面
を一部外部に臨ませるように積層して形成されている。
タの第１の実施例を示す。ＩｎＰの半絶縁性の半導体基
板１１上に、ｎ+ 型でＩｎ0.53Ｇａ0.47Ａｓの第１サブ
コレクタ用半導体層１２−１が、半導体基板１１の上面
を一部外部に臨ませるように積層して形成されている。
【００２１】また、第１サブコレクタ用半導体層１２−
１上に、ｎ+ 型でＩｎＰの第２サブコレクタ１２−２
と、ｎ型でＩｎＰのコレクタ用半導体層１３と、ｐ+ 型
でＧａx Ｉｎ1-x Ａｓy Ｓｂ1-y （１例として、ｘ＝
１，ｙ＝０．５）の第１ベース用半導体層１４−１と、
ｐ+ 型でＩｎ0.53Ｇａ0.47Ａｓの第２ベース用半導体層
１４−２の薄層とが順次、第２ベース用半導体層１４−
２の上面を一部外部に臨ませるように積層して形成され
ている。
１上に、ｎ+ 型でＩｎＰの第２サブコレクタ１２−２
と、ｎ型でＩｎＰのコレクタ用半導体層１３と、ｐ+ 型
でＧａx Ｉｎ1-x Ａｓy Ｓｂ1-y （１例として、ｘ＝
１，ｙ＝０．５）の第１ベース用半導体層１４−１と、
ｐ+ 型でＩｎ0.53Ｇａ0.47Ａｓの第２ベース用半導体層
１４−２の薄層とが順次、第２ベース用半導体層１４−
２の上面を一部外部に臨ませるように積層して形成され
ている。
【００２２】さらに、第２ベース用半導体層１４−２上
に、ｎ型でＩｎＰのエミッタ用半導体層１５と、ｎ型で
ＩｎＰおよびＩｎ0.53Ｇａ0.47Ａｓの２つのエミッタ電
極付用半導体層１６および１７とが順次、第２ベース用
半導体層１４−２の上面を一部外部に臨ませるように積
層して形成されている。また、第１サブコレクタ用半導
体層１２−１に、その上面の外部に臨んでいる領域にお
いて、コレクタ電極１８がオーミックに付されている。
に、ｎ型でＩｎＰのエミッタ用半導体層１５と、ｎ型で
ＩｎＰおよびＩｎ0.53Ｇａ0.47Ａｓの２つのエミッタ電
極付用半導体層１６および１７とが順次、第２ベース用
半導体層１４−２の上面を一部外部に臨ませるように積
層して形成されている。また、第１サブコレクタ用半導
体層１２−１に、その上面の外部に臨んでいる領域にお
いて、コレクタ電極１８がオーミックに付されている。
【００２３】さらに、第２ベース用半導体層１４−２
に、その上面の外部に臨んでいる領域において、ベース
電極１９がオーミックに付されている。また、エミッタ
電極付用半導体層１７に、その上面において、エミッタ
電極２０がオーミックに付されている。
に、その上面の外部に臨んでいる領域において、ベース
電極１９がオーミックに付されている。また、エミッタ
電極付用半導体層１７に、その上面において、エミッタ
電極２０がオーミックに付されている。
【００２４】上記の実施例１におけるエミッタ，ベー
ス，コレクタ各部のエネルギーバンド構造は図２のよう
になっている。コレクタ用半導体層１３に第１ベース用
半導体層１４−１よりエネルギーギャップ（Ｅg ）の大
きなＩｎＰを用いているにもかかわらず、図２のように
ベース・コレクタ界面には電子に対する障壁が発生しな
いためエネルギーギャップ（Ｅg ）の大きなＩｎＰコレ
クタによりトランジスタの耐圧は、例えばベース／コレ
クタがＧａＩｎＡｓ／ＧａＩｎＡｓのホモ接合のトラン
ジスタの場合の１．５Ｖ程度に比べ２〜３倍以上向上し
ながら、トランジスタのＩc −ＶCE特性の立上りもよ
く、高電流密度領域になっても殆ど電流利得の減少はな
く、また、電流利得遮断周波数（ｆT ）の急激な低下も
１０5 Ａ／ｃｍ2 程度の電流密度領域ではみられなかっ
た。
ス，コレクタ各部のエネルギーバンド構造は図２のよう
になっている。コレクタ用半導体層１３に第１ベース用
半導体層１４−１よりエネルギーギャップ（Ｅg ）の大
きなＩｎＰを用いているにもかかわらず、図２のように
ベース・コレクタ界面には電子に対する障壁が発生しな
いためエネルギーギャップ（Ｅg ）の大きなＩｎＰコレ
クタによりトランジスタの耐圧は、例えばベース／コレ
クタがＧａＩｎＡｓ／ＧａＩｎＡｓのホモ接合のトラン
ジスタの場合の１．５Ｖ程度に比べ２〜３倍以上向上し
ながら、トランジスタのＩc −ＶCE特性の立上りもよ
く、高電流密度領域になっても殆ど電流利得の減少はな
く、また、電流利得遮断周波数（ｆT ）の急激な低下も
１０5 Ａ／ｃｍ2 程度の電流密度領域ではみられなかっ
た。
【００２５】このように高電流密度領域おいても電流利
得および電流利得遮断周波数（ｆT）が低下しないの
は、図２のようなヘテロ不連続のため電子がコレクタへ
入る時に△Ｅc BCに相当するエネルギーを得るため電子
速度が急上昇し、コレクタでの空間電荷効果が抑制され
るためであり、この構造により素子の高速動作性能が著
しく向上したためである。
得および電流利得遮断周波数（ｆT）が低下しないの
は、図２のようなヘテロ不連続のため電子がコレクタへ
入る時に△Ｅc BCに相当するエネルギーを得るため電子
速度が急上昇し、コレクタでの空間電荷効果が抑制され
るためであり、この構造により素子の高速動作性能が著
しく向上したためである。
【００２６】また、エミッタ用半導体層１５と第１ベー
ス用半導体層１４−１との間に、ｐ+ 型でＩｎＧａＡｓ
の第２ベース用半導体層１４−２の薄層を設けているこ
とにより、図２のようなヘテロ不連続がエミッタ・べー
ス界面に生じ、ベースへ注入される電子はΔＥC EB に相
当する高いエネルギーを有するようになるため、ベース
内の走行時間が短くなり、素子の高速動作性能のさらな
る向上が図れている。
ス用半導体層１４−１との間に、ｐ+ 型でＩｎＧａＡｓ
の第２ベース用半導体層１４−２の薄層を設けているこ
とにより、図２のようなヘテロ不連続がエミッタ・べー
ス界面に生じ、ベースへ注入される電子はΔＥC EB に相
当する高いエネルギーを有するようになるため、ベース
内の走行時間が短くなり、素子の高速動作性能のさらな
る向上が図れている。
【００２７】また、第１ベース用半導体層１４−１のＧ
ａx Ｉｎ1-x Ａｓy Ｓｂ1-y において組成ｘ，ｙを変化
させ、エミッタ端ではエネルギーギャップ（Ｅg ）が大
きくコレクタ端に向かって徐々に小さくなるようにする
ことにより第１ベース用半導体層１４−１内部で電子を
加速する電界を形成することも可能であり、これにより
高速性能をさらに向上させることもできる。
ａx Ｉｎ1-x Ａｓy Ｓｂ1-y において組成ｘ，ｙを変化
させ、エミッタ端ではエネルギーギャップ（Ｅg ）が大
きくコレクタ端に向かって徐々に小さくなるようにする
ことにより第１ベース用半導体層１４−１内部で電子を
加速する電界を形成することも可能であり、これにより
高速性能をさらに向上させることもできる。
【００２８】この実施例は、半導体基板１１としてＩｎ
Ｐを用いた格子整合系であるが、半導体基板１１として
ＧａＡｓやＳｉ等の他の材料を用いたヘテロエピ構造や
格子歪を内在する格子歪系でもよい。また、これらの層
構造で受光用の窓を有するデバイス構造にすればベース
層で光を受光でき、ヘテロ接合フォトトランジスタとし
ても動作させることができる。
Ｐを用いた格子整合系であるが、半導体基板１１として
ＧａＡｓやＳｉ等の他の材料を用いたヘテロエピ構造や
格子歪を内在する格子歪系でもよい。また、これらの層
構造で受光用の窓を有するデバイス構造にすればベース
層で光を受光でき、ヘテロ接合フォトトランジスタとし
ても動作させることができる。
【００２９】なお、この実施例では、コレクタ用半導体
層１３とエミッタ用半導体層１５はいずれもＩｎＰを用
いているが、これらはＧａＩｎＰＡｓであってもよい。
一般式でかけば、コレクタ用半導体層１３は、Ｇａu Ｉ
ｎ1-u Ｐv Ａｓ1-v （ただし、０≦ｕ≦１，０≦ｖ≦
１），エミッタ用半導体層１５はＧａw Ｉｎ1-w Ｐz Ａ
ｓ1-z （ただし、０≦ｗ≦１，０≦ｚ≦１）となる。ま
た、第２ベース用半導体層１４−２としてｐ+ 型でＩｎ
0.53Ｇａ0.47Ａｓを用いているが、これは、ｐ型でＧａ
k Ｉｎ1-k Ｐj Ａｓ1-j （ただし、０≦ｋ≦１，０≦ｊ
≦１）またはＡｌm Ｇａn Ｉｎ1-m-n Ａｓ（ただし、０
≦ｍ≦１，０≦ｎ≦１）であってもよい。 〔実施例２〕 図３に本発明によるヘテロ接合トランジスタの第２の実
施例を示す。図１との対応部分には同一符号を付して詳
細説明は省略する。２２はｎ+ 型で、Ａｌ0.48Ｉｎ0.52
Ａｓの第２サブコレクタ用半導体層、２３はｎ型で、Ａ
ｌ0.48Ｉｎ0.52Ａｓのコレクタ用半導体層、２４−１は
ｐ+ 型で、ＧａＡｓ0.5 Ｓｂ0.5 の第１ベース用半導体
層、２４−２はｐ+ 型で、Ｉｎ0.53Ｇａ0.47Ａｓの薄層
の第２ベース用半導体層である。
層１３とエミッタ用半導体層１５はいずれもＩｎＰを用
いているが、これらはＧａＩｎＰＡｓであってもよい。
一般式でかけば、コレクタ用半導体層１３は、Ｇａu Ｉ
ｎ1-u Ｐv Ａｓ1-v （ただし、０≦ｕ≦１，０≦ｖ≦
１），エミッタ用半導体層１５はＧａw Ｉｎ1-w Ｐz Ａ
ｓ1-z （ただし、０≦ｗ≦１，０≦ｚ≦１）となる。ま
た、第２ベース用半導体層１４−２としてｐ+ 型でＩｎ
0.53Ｇａ0.47Ａｓを用いているが、これは、ｐ型でＧａ
k Ｉｎ1-k Ｐj Ａｓ1-j （ただし、０≦ｋ≦１，０≦ｊ
≦１）またはＡｌm Ｇａn Ｉｎ1-m-n Ａｓ（ただし、０
≦ｍ≦１，０≦ｎ≦１）であってもよい。 〔実施例２〕 図３に本発明によるヘテロ接合トランジスタの第２の実
施例を示す。図１との対応部分には同一符号を付して詳
細説明は省略する。２２はｎ+ 型で、Ａｌ0.48Ｉｎ0.52
Ａｓの第２サブコレクタ用半導体層、２３はｎ型で、Ａ
ｌ0.48Ｉｎ0.52Ａｓのコレクタ用半導体層、２４−１は
ｐ+ 型で、ＧａＡｓ0.5 Ｓｂ0.5 の第１ベース用半導体
層、２４−２はｐ+ 型で、Ｉｎ0.53Ｇａ0.47Ａｓの薄層
の第２ベース用半導体層である。
【００３０】上記実施例２におけるエミッタ，ベース，
コレクタ各部のエネルギーバンド構造は図４のような形
になっており、ベース・コレクタ界面には電子に対する
障壁はほとんど発生しない。また、コレクタ用半導体層
２３のＡｌ0.48Ｉｎ0.52ＡｓはＩｎＰよりさらにエネル
ギーギャップ（Ｅg ）が大きいため実施例１の場合より
さらに大きなトランジスタ耐圧が得られた。
コレクタ各部のエネルギーバンド構造は図４のような形
になっており、ベース・コレクタ界面には電子に対する
障壁はほとんど発生しない。また、コレクタ用半導体層
２３のＡｌ0.48Ｉｎ0.52ＡｓはＩｎＰよりさらにエネル
ギーギャップ（Ｅg ）が大きいため実施例１の場合より
さらに大きなトランジスタ耐圧が得られた。
【００３１】また、Ｉc −ＶCE特性の立上り特性も良好
であり、高電流密度領域でも電流利得の減少はない。ま
た、電流利得遮断周波数（ｆT ）についても実施例１に
比べると特性的にはわずかに劣るが同様の超高速動作が
可能であった。また、エミッタ用半導体層１５と第１ベ
ース用半導体層２４−１との間に、ｐ+ 型でＩｎＧａＡ
ｓの第２ベース用半導体層２４−２の薄層を設けている
ことにより、図４のようなヘテロ不連続がエミッタ・べ
ース界面に生じ、ベースへ注入される電子はΔＥC EB に
相当する高いエネルギーを有するようになるため、ベー
ス内の走行時間が短くなり、素子の高速動作性能のさら
なる向上が図れている。また、第１ベース用半導体層２
４−１をＧａx Ｉｎ1-x Ａｓy Ｓｂ1-y にし、組成ｘ，
ｙを変化させ、エミッタ端ではエネルギーギャップ（Ｅ
g ）が大きくコレクタ端に向かって徐々に小さくなるよ
うにすることにより第１ベース用半導体層２４−１内部
で電子を加速する電界を形成することも可能であり、こ
れにより高速性能をさらに向上させることもできる。
であり、高電流密度領域でも電流利得の減少はない。ま
た、電流利得遮断周波数（ｆT ）についても実施例１に
比べると特性的にはわずかに劣るが同様の超高速動作が
可能であった。また、エミッタ用半導体層１５と第１ベ
ース用半導体層２４−１との間に、ｐ+ 型でＩｎＧａＡ
ｓの第２ベース用半導体層２４−２の薄層を設けている
ことにより、図４のようなヘテロ不連続がエミッタ・べ
ース界面に生じ、ベースへ注入される電子はΔＥC EB に
相当する高いエネルギーを有するようになるため、ベー
ス内の走行時間が短くなり、素子の高速動作性能のさら
なる向上が図れている。また、第１ベース用半導体層２
４−１をＧａx Ｉｎ1-x Ａｓy Ｓｂ1-y にし、組成ｘ，
ｙを変化させ、エミッタ端ではエネルギーギャップ（Ｅ
g ）が大きくコレクタ端に向かって徐々に小さくなるよ
うにすることにより第１ベース用半導体層２４−１内部
で電子を加速する電界を形成することも可能であり、こ
れにより高速性能をさらに向上させることもできる。
【００３２】この実施例は、半導体基板１１としてＩｎ
Ｐを用いた格子整合系であるが、半導体基板１１として
ＧａＡｓやＳｉ等の他の材料を用いたヘテロエピ構造
や、格子歪を内在する格子歪系でもよい。また、これら
の層構造で受光用の窓を有するデバイス構造にすればベ
ース層で光を受光でき、ヘテロ接合フォトトランジスタ
としても動作させることができる。
Ｐを用いた格子整合系であるが、半導体基板１１として
ＧａＡｓやＳｉ等の他の材料を用いたヘテロエピ構造
や、格子歪を内在する格子歪系でもよい。また、これら
の層構造で受光用の窓を有するデバイス構造にすればベ
ース層で光を受光でき、ヘテロ接合フォトトランジスタ
としても動作させることができる。
【００３３】なお、この実施例では、コレクタ用半導体
層２３にＡｌ0.48Ｉｎ0.52Ａｓを用いているが、一般に
はＡｌu Ｇａv Ｉｎ1-u-v Ａｓ（ただし、０≦ｕ≦１，
０≦ｖ≦１）でよく、また、エミッタ用半導体層１５は
ＩｎＰを用いたが、これもＧａw Ｉｎ1-w Ｐz Ａｓ1-z
（ただし、０≦ｗ≦１，０≦ｚ≦１）であればよい。ま
た、第１ベース用半導体層２４−１はＧａＡｓ0.5 Ｓｂ
0.5 を用いたが、これは、Ｇａx Ｉｎ1-x Ａｓy Ｓｂ
1-y （ただし、０≦ｘ≦１，０≦ｙ≦１）であればよ
い。また、第２ベース用半導体層２４−２はＧａk Ｉｎ
1-k Ｐj Ａｓ1-j （ただし、０≦ｋ≦１，０≦ｊ≦１）
またはＡｌm Ｇａn Ｉｎ1-m-n Ａｓ（ただし、０≦ｍ≦
１，０≦ｎ≦１）であればよい。 〔実施例３〕 図５に本発明によるヘテロ接合トランジスタの第３の実
施例を示す。図１との対応部分には同一符号を付して詳
細説明は省略する。３２はｎ+ 型で、Ａｌ0.48Ｉｎ0.52
Ａｓの第１サブコレクタ用半導体層であり、３３はｎ型
で、Ａｌ0.48Ｉｎ0.52Ａｓのコレクタ用半導体層、３４
−１はｐ+ 型で、ＧａＡｓ0.5 Ｓｂ0.5の第１ベース用
半導体層、３４−２はｐ+ 型で、Ｉｎ0.53Ｇａ0.47Ａｓ
の薄層の第２ベース用半導体層、３５はｎ型でＡｌ0.48
Ｉｎ0.52Ａｓのエミッタ用半導体層であり、３６はｎ+
型で、Ａｌ0.48Ｉｎ0.52Ａｓのエミッタ電極付用半導体
層である。
層２３にＡｌ0.48Ｉｎ0.52Ａｓを用いているが、一般に
はＡｌu Ｇａv Ｉｎ1-u-v Ａｓ（ただし、０≦ｕ≦１，
０≦ｖ≦１）でよく、また、エミッタ用半導体層１５は
ＩｎＰを用いたが、これもＧａw Ｉｎ1-w Ｐz Ａｓ1-z
（ただし、０≦ｗ≦１，０≦ｚ≦１）であればよい。ま
た、第１ベース用半導体層２４−１はＧａＡｓ0.5 Ｓｂ
0.5 を用いたが、これは、Ｇａx Ｉｎ1-x Ａｓy Ｓｂ
1-y （ただし、０≦ｘ≦１，０≦ｙ≦１）であればよ
い。また、第２ベース用半導体層２４−２はＧａk Ｉｎ
1-k Ｐj Ａｓ1-j （ただし、０≦ｋ≦１，０≦ｊ≦１）
またはＡｌm Ｇａn Ｉｎ1-m-n Ａｓ（ただし、０≦ｍ≦
１，０≦ｎ≦１）であればよい。 〔実施例３〕 図５に本発明によるヘテロ接合トランジスタの第３の実
施例を示す。図１との対応部分には同一符号を付して詳
細説明は省略する。３２はｎ+ 型で、Ａｌ0.48Ｉｎ0.52
Ａｓの第１サブコレクタ用半導体層であり、３３はｎ型
で、Ａｌ0.48Ｉｎ0.52Ａｓのコレクタ用半導体層、３４
−１はｐ+ 型で、ＧａＡｓ0.5 Ｓｂ0.5の第１ベース用
半導体層、３４−２はｐ+ 型で、Ｉｎ0.53Ｇａ0.47Ａｓ
の薄層の第２ベース用半導体層、３５はｎ型でＡｌ0.48
Ｉｎ0.52Ａｓのエミッタ用半導体層であり、３６はｎ+
型で、Ａｌ0.48Ｉｎ0.52Ａｓのエミッタ電極付用半導体
層である。
【００３４】上記実施例３におけるエミッタ，ベース，
コレクタ各部のエネルギーバンド構造は図６のような形
になっており、ベース・コレクタ界面には電子に対する
障壁はほとんど発生しない。また、Ａｌ0.48Ｉｎ0.52Ａ
ｓはＩｎＰよりさらにエネルギーギャップ（Ｅg ）が大
きいため、実施例１の場合よりさらに大きなトランジス
タ耐圧が得られた。
コレクタ各部のエネルギーバンド構造は図６のような形
になっており、ベース・コレクタ界面には電子に対する
障壁はほとんど発生しない。また、Ａｌ0.48Ｉｎ0.52Ａ
ｓはＩｎＰよりさらにエネルギーギャップ（Ｅg ）が大
きいため、実施例１の場合よりさらに大きなトランジス
タ耐圧が得られた。
【００３５】また、Ｉc −Ｖce特性の立上り特性も良好
であり、高電流密度領域でも電流利得の減少はない。ま
た、電流利得遮断周波数（ｆT ）についても実施例１に
比べると特性的にはわずかに劣るが同様の超高速動作が
可能であった。また、エミッタ用半導体層３５と第１ベ
ース用半導体層３４−１との間に、ｐ+ 型でＩｎＧａＡ
ｓの第２ベース用半導体層３４−２の薄層を設けている
ことにより、図６のようなヘテロ不連続がエミッタ・べ
ース界面に生じ、ベースへ注入される電子はΔＥC EB に
相当する高いエネルギーを有するようになるため、ベー
ス内の走行時間が短くなり、素子の高速動作性能のさら
なる向上が図れている。また、第１ベース用半導体層３
４−１をＧａx Ｉｎ1-x Ａｓy Ｓｂ1-y にし、組成ｘ，
ｙを変化させ、エミッタ端ではエネルギーギャップ（Ｅ
g ）が大きくコレクタ端に向かって徐々に小さくなるよ
うにすることにより第１ベース用半導体層３４−１内部
で電子を加速する電界を形成することも可能であり、こ
れにより高速性能をさらに向上させることもできる。
であり、高電流密度領域でも電流利得の減少はない。ま
た、電流利得遮断周波数（ｆT ）についても実施例１に
比べると特性的にはわずかに劣るが同様の超高速動作が
可能であった。また、エミッタ用半導体層３５と第１ベ
ース用半導体層３４−１との間に、ｐ+ 型でＩｎＧａＡ
ｓの第２ベース用半導体層３４−２の薄層を設けている
ことにより、図６のようなヘテロ不連続がエミッタ・べ
ース界面に生じ、ベースへ注入される電子はΔＥC EB に
相当する高いエネルギーを有するようになるため、ベー
ス内の走行時間が短くなり、素子の高速動作性能のさら
なる向上が図れている。また、第１ベース用半導体層３
４−１をＧａx Ｉｎ1-x Ａｓy Ｓｂ1-y にし、組成ｘ，
ｙを変化させ、エミッタ端ではエネルギーギャップ（Ｅ
g ）が大きくコレクタ端に向かって徐々に小さくなるよ
うにすることにより第１ベース用半導体層３４−１内部
で電子を加速する電界を形成することも可能であり、こ
れにより高速性能をさらに向上させることもできる。
【００３６】この実施例は、半導体基板１１としてＩｎ
Ｐを用いた格子整合系であるが、半導体基板１１として
ＧａＡｓやＳｉ等の他の材料を用いたヘテロエピ構造や
格子歪を内在する格子歪系でもよい。また、これらの層
構造で受光用の窓を有するデバイス構造にすればベース
層で光を受光でき、ヘテロ接合フォトトランジスタとし
も動作させることができる。
Ｐを用いた格子整合系であるが、半導体基板１１として
ＧａＡｓやＳｉ等の他の材料を用いたヘテロエピ構造や
格子歪を内在する格子歪系でもよい。また、これらの層
構造で受光用の窓を有するデバイス構造にすればベース
層で光を受光でき、ヘテロ接合フォトトランジスタとし
も動作させることができる。
【００３７】また、この実施例では、コレクタ用半導体
層３３にＡｌ0.48Ｉｎ0.52Ａｓを用いているが、一般に
は、Ａｌu Ｇａv Ｉｎ1-u-v Ａｓ（ただし、０≦ｕ≦
１，０≦ｖ≦１）でよく、また、エミッタ用半導体層３
５にＡｌ0.48Ｉｎ0.52Ａｓを用いたが、これはＡｌw Ｇ
ａz Ｉｎ1-w-z Ａｓ（ただし、０≦ｗ≦１，０≦ｚ≦
１）であればよい。また、第１ベース用半導体層３４−
１としてＧａＡｓ0.5 Ｓｂ0.5 を用いたが、これは、Ｇ
ａk Ｉｎ1-k Ａｓy Ｓｂ1-y （ただし、０≦ｘ≦１，０
≦ｙ≦１）であればよく、また、第２ベース用半導体層
３４−２としてＩｎ0.53Ｇａ0.47Ａｓを用いたが、これ
は、Ｇａk Ｉｎ1-k Ｐj Ａｓ1-j （ただし、０≦ｋ≦
１，０≦ｊ≦１）またはＡｌm Ｇａn Ｉｎ1-m-n Ａｓ
（ただし、０≦ｍ≦１，０≦ｎ≦１）であればよい。
層３３にＡｌ0.48Ｉｎ0.52Ａｓを用いているが、一般に
は、Ａｌu Ｇａv Ｉｎ1-u-v Ａｓ（ただし、０≦ｕ≦
１，０≦ｖ≦１）でよく、また、エミッタ用半導体層３
５にＡｌ0.48Ｉｎ0.52Ａｓを用いたが、これはＡｌw Ｇ
ａz Ｉｎ1-w-z Ａｓ（ただし、０≦ｗ≦１，０≦ｚ≦
１）であればよい。また、第１ベース用半導体層３４−
１としてＧａＡｓ0.5 Ｓｂ0.5 を用いたが、これは、Ｇ
ａk Ｉｎ1-k Ａｓy Ｓｂ1-y （ただし、０≦ｘ≦１，０
≦ｙ≦１）であればよく、また、第２ベース用半導体層
３４−２としてＩｎ0.53Ｇａ0.47Ａｓを用いたが、これ
は、Ｇａk Ｉｎ1-k Ｐj Ａｓ1-j （ただし、０≦ｋ≦
１，０≦ｊ≦１）またはＡｌm Ｇａn Ｉｎ1-m-n Ａｓ
（ただし、０≦ｍ≦１，０≦ｎ≦１）であればよい。
【００３８】上記実施例４におけるエミッタ，ベース，
コレクタ各部のエネルギーバンド構造は図８のようにな
っている。コレクタ用半導体層１３に第１ベース用半導
体層１４−１よりエネルギーギャップ（Ｅg ）の大きな
ＩｎＰを用いているにもかかわらず、図８のようにベー
ス・コレクタ界面には電子に対する障壁が発生しないた
め、エネルギーギャップ（Ｅg ）の大きなＩｎＰコレク
タによりトランジスタの耐圧は、例えばベース／コレク
タがＧａＩｎＡｓ／ＧａＩｎＡｓのホモ接合のトランジ
スタの場合の１．５Ｖ程度に比べ２〜３倍以上向上しな
がら、トランジスタのＩc −ＶCE特性の立上りもよく、
高電流密度領域になっても殆ど電流利得の減少はなく、
また、電流利得遮断周波数（ｆT ）の急激な低下も１０
5 Ａ／ｃｍ2 程度の電流密度領域ではみられなかった。
コレクタ各部のエネルギーバンド構造は図８のようにな
っている。コレクタ用半導体層１３に第１ベース用半導
体層１４−１よりエネルギーギャップ（Ｅg ）の大きな
ＩｎＰを用いているにもかかわらず、図８のようにベー
ス・コレクタ界面には電子に対する障壁が発生しないた
め、エネルギーギャップ（Ｅg ）の大きなＩｎＰコレク
タによりトランジスタの耐圧は、例えばベース／コレク
タがＧａＩｎＡｓ／ＧａＩｎＡｓのホモ接合のトランジ
スタの場合の１．５Ｖ程度に比べ２〜３倍以上向上しな
がら、トランジスタのＩc −ＶCE特性の立上りもよく、
高電流密度領域になっても殆ど電流利得の減少はなく、
また、電流利得遮断周波数（ｆT ）の急激な低下も１０
5 Ａ／ｃｍ2 程度の電流密度領域ではみられなかった。
【００３９】このように、電流利得遮断周波数（ｆT ）
が通常より高電流密度領域まで伸びるのは、図８のよう
なヘテロ不連続のため電子がコレクタへ入る時に△Ｅc
BCに相当するエネルギーを得るため電子速度が急上昇す
るためであり、この構造により素子の高速動作性能も向
上した。
が通常より高電流密度領域まで伸びるのは、図８のよう
なヘテロ不連続のため電子がコレクタへ入る時に△Ｅc
BCに相当するエネルギーを得るため電子速度が急上昇す
るためであり、この構造により素子の高速動作性能も向
上した。
【００４０】また、エミッタ用半導体層４５と第１ベー
ス用半導体層１４−１との間に、ｐ+ 型でＩｎＧａＡｓ
の第２ベース用半導体層１４−２の薄層を設けているこ
とにより、図８のようなヘテロ不連続がエミッタ・べー
ス界面に生じ、ベースへ注入される電子はΔＥC EB に相
当する高いエネルギーを有するようになるため、ベース
内の走行時間が短くなり、素子の高速動作性能のさらな
る向上が図れている。
ス用半導体層１４−１との間に、ｐ+ 型でＩｎＧａＡｓ
の第２ベース用半導体層１４−２の薄層を設けているこ
とにより、図８のようなヘテロ不連続がエミッタ・べー
ス界面に生じ、ベースへ注入される電子はΔＥC EB に相
当する高いエネルギーを有するようになるため、ベース
内の走行時間が短くなり、素子の高速動作性能のさらな
る向上が図れている。
【００４１】また、第１ベース用半導体層１４−１のＧ
ａx Ｉｎ1-x Ａｓy Ｓｂ1-y において組成ｘ，ｙを変化
させ、エミッタ端ではエネルギーギャップ（Ｅg ）が大
きくコレクタ端に向かって徐々に小さくなるようにする
ことにより第１ベース用半導体層１４−１内部で電子を
加速する電界を形成することも可能であり、これにより
高速性能をさらに向上させることもできる。
ａx Ｉｎ1-x Ａｓy Ｓｂ1-y において組成ｘ，ｙを変化
させ、エミッタ端ではエネルギーギャップ（Ｅg ）が大
きくコレクタ端に向かって徐々に小さくなるようにする
ことにより第１ベース用半導体層１４−１内部で電子を
加速する電界を形成することも可能であり、これにより
高速性能をさらに向上させることもできる。
【００４２】この実施例は、半導体基板１１としてＩｎ
Ｐを用いた格子整合系であるが、半導体基板１１として
ＧａＡｓやＳｉ等の他の材料を用いたヘテロエピ構造や
格子歪を内在する格子歪系でもよい。また、これらの層
構造で受光用の窓を有するデバイス構造にすればベース
層で光を受光でき、ヘテロ接合フォトトランジスタとし
も動作させることができる。
Ｐを用いた格子整合系であるが、半導体基板１１として
ＧａＡｓやＳｉ等の他の材料を用いたヘテロエピ構造や
格子歪を内在する格子歪系でもよい。また、これらの層
構造で受光用の窓を有するデバイス構造にすればベース
層で光を受光でき、ヘテロ接合フォトトランジスタとし
も動作させることができる。
【００４３】また、この実施例では、コレクタ用半導体
層１３にＩｎＰを用いているが、一般には、Ｇａu Ｉｎ
1-u Ｐv Ａｓ1-v （ただし、０≦ｕ≦１，０≦ｖ≦１）
でよく、また、エミッタ用半導体層４５にＡｌ0.48Ｉｎ
0.52Ａｓを用いているが、これも一般にはＡｌw Ｇａz
Ｉｎ1-w-z Ａｓ（ただし、０≦ｗ≦１，０≦ｚ≦１）で
あればよい。
層１３にＩｎＰを用いているが、一般には、Ｇａu Ｉｎ
1-u Ｐv Ａｓ1-v （ただし、０≦ｕ≦１，０≦ｖ≦１）
でよく、また、エミッタ用半導体層４５にＡｌ0.48Ｉｎ
0.52Ａｓを用いているが、これも一般にはＡｌw Ｇａz
Ｉｎ1-w-z Ａｓ（ただし、０≦ｗ≦１，０≦ｚ≦１）で
あればよい。
【００４４】
【発明の効果】以上説明したように、本発明に係るヘテ
ロ接合トランジスタは、コレクタにベースよりエネルギ
ーギャップの大きなＧａＩｎＰＡｓやＡｌＧａＩｎＡｓ
半導体材料を用いるヘテロ接合トランジスタにおいて、
ｐ型の第１ベース用半導体層としてＧａx Ｉｎ1-x Ａｓ
y Ｓｂ1-y 、ｐ型の第２ベース用半導体層としてＧａk
Ｉｎ1-k Ｐj Ａｓ1-j またはＡｌm Ｇａn Ｉｎ1-m-n Ａ
ｓを用い、かつ、前記第２ベース用半導体層と第１ベー
ス用半導体層との接合部はスタガード型バンド構造を有
し、第１ベース用半導体層とコレクタ用半導体層との接
合部はスタガード型バンド構造もしくは伝導帯のエネル
ギー不連続がゼロである構造を有することにより、ベー
ス・コレクタ界面に電子の通過の妨げになる障壁が発生
しないため、従来のような電子障壁を除去するための組
成変化層やスペーサ層が不要になり、トランジスタのＩ
c −ＶCE特性の立上がりも良好である。
ロ接合トランジスタは、コレクタにベースよりエネルギ
ーギャップの大きなＧａＩｎＰＡｓやＡｌＧａＩｎＡｓ
半導体材料を用いるヘテロ接合トランジスタにおいて、
ｐ型の第１ベース用半導体層としてＧａx Ｉｎ1-x Ａｓ
y Ｓｂ1-y 、ｐ型の第２ベース用半導体層としてＧａk
Ｉｎ1-k Ｐj Ａｓ1-j またはＡｌm Ｇａn Ｉｎ1-m-n Ａ
ｓを用い、かつ、前記第２ベース用半導体層と第１ベー
ス用半導体層との接合部はスタガード型バンド構造を有
し、第１ベース用半導体層とコレクタ用半導体層との接
合部はスタガード型バンド構造もしくは伝導帯のエネル
ギー不連続がゼロである構造を有することにより、ベー
ス・コレクタ界面に電子の通過の妨げになる障壁が発生
しないため、従来のような電子障壁を除去するための組
成変化層やスペーサ層が不要になり、トランジスタのＩ
c −ＶCE特性の立上がりも良好である。
【００４５】また、エミッタ・ベース間には、伝導帯不
連続（ΔＥc EB ）が発生するため、電子は高いエネルギ
ーでベースに注入され、高速に走行できるように設計で
きる。また、ベース・コレクタ接合部をスタガード型の
ヘテロ構造になるように層組成を設定することにより、
コレクタ入口で、電子はΔＥc bc に相当するエネルギー
を得て電子速度が急増するため、高電流密度領域になっ
ても、ほとんど電流利得の減少はなく、また、電流利得
遮断導波数（ｆT ）の急激な低下も１０5 Ａ／ｃｍ2 程
度の電流密度領域ではみられず、コレクタ内の平均電子
速度は極めて大きくなる。なお、第１のベース用半導体
層としてＧａＩｎＡｓＳｂを用いることにより、コレク
タ層の材料組成に合わせてΔＥc を設計でき、素子の高
速性能を大きく向上させることができる。
連続（ΔＥc EB ）が発生するため、電子は高いエネルギ
ーでベースに注入され、高速に走行できるように設計で
きる。また、ベース・コレクタ接合部をスタガード型の
ヘテロ構造になるように層組成を設定することにより、
コレクタ入口で、電子はΔＥc bc に相当するエネルギー
を得て電子速度が急増するため、高電流密度領域になっ
ても、ほとんど電流利得の減少はなく、また、電流利得
遮断導波数（ｆT ）の急激な低下も１０5 Ａ／ｃｍ2 程
度の電流密度領域ではみられず、コレクタ内の平均電子
速度は極めて大きくなる。なお、第１のベース用半導体
層としてＧａＩｎＡｓＳｂを用いることにより、コレク
タ層の材料組成に合わせてΔＥc を設計でき、素子の高
速性能を大きく向上させることができる。
【００４６】また、この層構造は、共鳴トンネル構造を
有するバイポーラトランジスタやホットエレクトロント
ランジスタ等にも適用可能であり、それらの性能や機能
向上にも効果がある。
有するバイポーラトランジスタやホットエレクトロント
ランジスタ等にも適用可能であり、それらの性能や機能
向上にも効果がある。
【図１】本発明の第１の実施例を示す断面略図である。
【図２】本発明の第１の実施例におけるエネルギーバン
ド図である。
ド図である。
【図３】本発明の第２の実施例を示す断面略図である。
【図４】本発明の第２の実施例におけるエネルギーバン
ド図である。
ド図である。
【図５】本発明の第３の実施例を示す断面略図である。
【図６】本発明の第３の実施例におけるエネルギーバン
ド図である。
ド図である。
【図７】本発明の第４の実施例を示す断面略図である。
【図８】本発明の第４の実施例におけるエネルギーバン
ド図である。
ド図である。
【図９】従来のベース・コレクタ間に組成変化層を有す
るダブルヘテロ構造トランジスタのエネルギーバンド図
である。
るダブルヘテロ構造トランジスタのエネルギーバンド図
である。
【図１０】従来のベース・コレクタ間にスペーサ層を有
するダブルヘテロ構造トランジスタのエネルギーバンド
図である。
するダブルヘテロ構造トランジスタのエネルギーバンド
図である。
１１ 半導体基板 １２−１ 第１サブコレクタ用半導体層 １２−２ 第２サブコレクタ用半導体層 １３ コレクタ用半導体層 １４−１ 第１ベース用半導体層 １４−２ 第２ベース用半導体層 １５ エミッタ用半導体層 １６ エミッタ電極付用半導体層 １７ エミッタ電極付用半導体層 １８ コレクタ電極 １９ ベース電極 ２０ エミッタ電極 ２２ 第２サブコレクタ用半導体層 ２３ コレクタ用半導体層 ２４−１ 第１ベース用半導体層 ２４−２ 第２ベース用半導体層 ３２ 第１サブコレクタ用半導体層 ３３ コレクタ用半導体層 ３４−１ 第１ベース用半導体層 ３４−２ 第２ベース用半導体層 ３５ エミッタ用半導体層 ３６ エミッタ電極付用半導体層 ４５ エミッタ用半導体層 ４６ エミッタ電極付用半導体層
Claims (5)
- 【請求項１】 半導体基板上に、ｎ型でＧａu Ｉｎ1-u
Ｐv Ａｓ1-v （ただし、０≦ｕ≦１，０≦ｖ≦１）のコ
レクタ用半導体層と、ｐ型でＧａx Ｉｎ1-xＡｓy Ｓｂ
1-y （ただし、０≦ｘ≦１，０≦ｙ≦１）の第１ベース
用半導体層と、ｐ型でＧａk Ｉｎ1-k Ｐj Ａｓ1-j （た
だし、０≦ｋ≦１，０≦ｊ≦１）またはＡｌm Ｇａn Ｉ
ｎ1-m-n Ａｓ（ただし、０≦ｍ≦１，０≦ｎ≦１）の第
２ベース用半導体層と、ｎ型で、かつ前記第２ベース用
半導体層に比べ広いエネルギーバンドギャップを有する
Ｇａw Ｉｎ1-w Ｐz Ａｓ1-z （ただし、０≦ｗ≦１，０
≦ｚ≦１）のエミッタ用半導体層とが積層されており、
かつ、前記第２ベース用半導体層と第１ベース用半導体
層との接合部はスタガード型バンド構造を有し、第１ベ
ース用半導体層とコレクタ用半導体層との接合部はスタ
ガード型バンド構造もしくは伝導帯のエネルギー不連続
がゼロである構造を有することを特徴とするヘテロ接合
トランジスタ。 - 【請求項２】 半導体基板上に、ｎ型でＡｌu Ｇａv Ｉ
ｎ1-u-v Ａｓ（ただし、０≦ｕ≦１，０≦ｖ≦１）のコ
レクタ用半導体層と、ｐ型でＧａx Ｉｎ1-xＡｓy Ｓｂ
1-y （ただし、０≦ｘ≦１，０≦ｙ≦１）の第１ベース
用半導体層と、ｐ型でＧａk Ｉｎ1-k Ｐj Ａｓ1-j （た
だし、０≦ｋ≦１，０≦ｊ≦１）またはＡｌm Ｇａn Ｉ
ｎ1-m-n Ａｓ（ただし、０≦ｍ≦１，０≦ｎ≦１）の第
２ベース用半導体層と、ｎ型で、かつ前記第２ベース用
半導体層に比べ広いエネルギーバンドギャップを有する
Ｇａw Ｉｎ1-w Ｐz Ａｓ1-z （ただし、０≦ｗ≦１，０
≦ｚ≦１）のエミッタ用半導体層とが積層されており、
かつ、前記第２ベース用半導体層と第１ベース用半導体
層との接合部はスタガード型バンド構造を有し、第１ベ
ース用半導体層とコレクタ用半導体層との接合部はスタ
ガード型バンド構造もしくは伝導帯のエネルギー不連続
がゼロである構造を有することを特徴とするヘテロ接合
トランジスタ。 - 【請求項３】 半導体基板上に、ｎ型でＡｌu Ｇａv Ｉ
ｎ1-u-v Ａｓ（ただし、０≦ｕ≦１，０≦ｖ≦１）のコ
レクタ用半導体層と、ｐ型でＧａx Ｉｎ1-xＡｓy Ｓｂ
1-y （ただし、０≦ｘ≦１，０≦ｙ≦１）の第１ベース
用半導体層と、ｐ型でＧａk Ｉｎ1-k Ｐj Ａｓ1-j （た
だし、０≦ｋ≦１，０≦ｊ≦１）またはＡｌm Ｇａn Ｉ
ｎ1-m-n Ａｓ（ただし、０≦ｍ≦１，０≦ｎ≦１）の第
２ベース用半導体層と、ｎ型で、かつ前記第２ベース用
半導体層に比べ広いエネルギーバンドギャップを有する
Ａｌw Ｇａz Ｉｎ1-w-z Ａｓ（ただし、０≦ｗ≦１，０
≦ｚ≦１）のエミッタ用半導体層とが積層されており、
かつ、前記第２ベース用半導体層と第１ベース用半導体
層との接合部はスタガード型バンド構造を有し、第１ベ
ース用半導体層とコレクタ用半導体層との接合部はスタ
ガード型バンド構造もしくは伝導帯のエネルギー不連続
がゼロである構造を有することを特徴とするヘテロ接合
トランジスタ。 - 【請求項４】 半導体基板上に、ｎ型でＧａu Ｉｎ1-u
Ｐv Ａｓ1-v （ただし、０≦ｕ≦１，０≦ｖ≦１）のコ
レクタ用半導体層と、ｐ型でＧａx Ｉｎ1-xＡｓy Ｓｂ
1-y （ただし、０≦ｘ≦１，０≦ｙ≦１）の第１ベース
用半導体層と、ｐ型でＧａk Ｉｎ1-k Ｐj Ａｓ1-j （た
だし０≦ｋ≦１，０≦ｊ≦１）またはＡｌm Ｇａn Ｉｎ
1-m-n Ａｓ（ただし、０≦ｍ≦１，０≦ｎ≦１）の第２
ベース用半導体層と、ｎ型で、かつ前記第２ベース用半
導体層に比べ広いエネルギーバンドギャップを有するＡ
ｌw Ｇａz Ｉｎ1-w-z Ａｓ（ただし、０≦ｗ≦１，０≦
ｚ≦１）エミッタ用半導体層とが積層されており、か
つ、前記第２ベース用半導体層と第１ベース用半導体層
との接合部はスタガード型バンド構造を有し、第１ベー
ス用半導体層とコレクタ用半導体層との接合部はスタガ
ード型バンド構造もしくは伝導帯のエネルギー不連続が
ゼロである構造を有することを特徴とするヘテロ接合ト
ランジスタ。 - 【請求項５】 半導体基板がＩｎＰからなり、この半導
体基板上に順次形成されるコレクタ用半導体層，第１ベ
ース用半導体層、第２ベース用半導体層およびエミッタ
用半導体層が前記ＩｎＰからなる半導体基板と格子整合
するに十分な組成比に選定されていることを特徴とする
請求項１乃至４のいずれかに記載のヘテロ接合トランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14890492A JP3282115B2 (ja) | 1992-05-18 | 1992-05-18 | ヘテロ接合トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14890492A JP3282115B2 (ja) | 1992-05-18 | 1992-05-18 | ヘテロ接合トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05326546A JPH05326546A (ja) | 1993-12-10 |
| JP3282115B2 true JP3282115B2 (ja) | 2002-05-13 |
Family
ID=15463273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14890492A Expired - Lifetime JP3282115B2 (ja) | 1992-05-18 | 1992-05-18 | ヘテロ接合トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3282115B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3628873B2 (ja) | 1998-04-28 | 2005-03-16 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US6992337B2 (en) * | 2004-04-02 | 2006-01-31 | Agilent Technologies, Inc. | Gallium arsenide antimonide (GaAsSB)/indium phosphide (InP) heterojunction bipolar transistor (HBT) having reduced tunneling probability |
| JP5098193B2 (ja) * | 2005-03-23 | 2012-12-12 | ソニー株式会社 | ヘテロ接合バイポーラトランジスタ |
| JP6193738B2 (ja) * | 2013-11-19 | 2017-09-06 | 日本電信電話株式会社 | 半導体薄膜の作製方法およびヘテロ接合バイポーラトランジスタ |
| JP6240061B2 (ja) * | 2014-12-25 | 2017-11-29 | 日本電信電話株式会社 | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
-
1992
- 1992-05-18 JP JP14890492A patent/JP3282115B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05326546A (ja) | 1993-12-10 |
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