JPS60187058A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の利用分野） 本発明はサイリスタなどの半導体装置に係シ、特に、サ
イリスタ構造中の一方のトランジスタ要素の、電流増幅
率を抑制することにより、電流遮断性能を向上させてな
るゲートターンオフサイリスタに関するものである。

（発明の背景） ゲートターンオフサイリスタ（以後、ＧＴＯサイリスタ
ヒ略する）は、ゲートから電流を引き抜くゲート制御に
より電流遮断が可能なサイ１ｊスタであシ、モータの速
度制御用インバータ装置などに実用化されている。

サイリスタのターンオフ利得Ｇｏｆｆ　（導通時のオン
電流と電流遮断に要するターンオフゲート電流の比）は
、良く知られているように、下式で与えられる。

ここに、α、２　は、サイリスタ構造中のゲート制御端
子をそのベースに有する方のトランジスタ要素の電流増
幅率であル、またα１□は、他方のトランジスタ要素の
電流増幅率である。

以後、この明細書では、よシ一般的であるＰベース型の
サイリスタについて述べ、α、２をα（ｎｐｎ）。

α１□をα（ｐｎｐ）　と称する。

サイリスタ１Ｃｔｄいて、電流遮断性能を向上させるー
すなわち、ターンオフ利得Ｇｏｆｆを大きくするために
は、ＧＴＯサイリスタは、前記の式から理解さ°れる如
く、α。、すなわちα（ｎｐｎ）を大きくして、α、２
すなわちα（ｐｎｐ）　を小さく抑制する必要がある。

α（ｐｎｐ）を抑制する手法として４従来よシ、以下の
二つの方法があった。

第１の方法は、金などの重金属をドーピングするもので
ある。第１図を参照して、この方法を説明する。

第１図（＆）はサイリスタの断面構造を示している。

周知のように、サイリスタはアノード電極Ａに接続する
Ｐエミッタ（Ｐｌ、、層）、詔よびこれに隣るＮ　ヘー
　スＣＮＢ　層）を有し、これに続くＰベース（ＰＢ　
層）はゲート電極Ｇに接続され、さらにこれに隣接する
Ｎエミッタ（Ｎ、層）はカソード電極Ｋに接続される。

実際のＧＴＯサイリスタは特開昭５６−１３１９１号公
報に示される様に第１図に示した単位のＰＮＰＮ構造を
１半導体基板内に並列に、多数個配置し複合化したもの
であるが、説明の簡単化のために、図示を省略しである
。

重金属は、一般に基板全面にドーピングされるが、第１
図では、これが実質的な効果を示すＮＢ層にのみ点々を
付して示した。

また、第１図（ｂ）は不純物分布を示し、横軸（サイリ
スタの各層の厚み方向）の距離Ｘは、第１図（ＩＬ）と
同じスケールで表わしである。また、縦軸は不純物濃度
（個／ｃｄ）を示している。第１図（ｅｌは、サイリス
タを構成する１対のトランジスタ要素によって表わした
等価回路図である。

重金属のドーピングによりＮＢ　層のキャリアライフタ
イムを低下せしめ、これによってキャリアのベースへの
到達係数を小さくし、その結果として、α（ｐｎｐ）を
抑制するものである。

α（ｐｕｐ）を抑制する第２の方法は、Ｐエミッタ短絡
方式である。第２図を参照してこの方法を説明する。第
２図（ａ）　、　（ｂ）　、　（ｃ）の相互の関係は第
１図の場合と同じにしである。

第２図（ａｌ　、　（ｂ）に示す如く、八　層を１層を
介してアノード電極Ａに接続する構造−換言すれば、Ｐ
ｌ、、層を１層で短絡した構造が特徴である。

等価的には、第２図（Ｃ）に示したように、　ｐｎｐト
ランジスタのエミッタとベース間を抵抗でシャントした
構成に相当する。この等価的なシャント抵抗値Ｒにより
、ｐｎｐ　）ランジスタの実効的なエミッタ注入効率を
小さくして、α（ｐｎｐ）を抑制するものである。

重金属ドーピング方式は、サイリスタとしての基本的機
能項目を損なうことなく、サイリスタ累子の電流遮断性
能を向上させ得るという利点がある。しかし、その反面
、ＮＢ層のライフタイムが低いために、オン電圧の増加
や、漏れ電流の増大を生じ、さらに、高温での種々の性
能の低下が惹起されるという欠点がある。

また、一方のＰエミッタ短絡方式では、ライフタイムを
高いレベルに維持できるので前者の欠点を克服できる利
点を有する反面、Ｐ８　層をＮ＋層（抵抗Ｒ）で短絡す
るために、電圧の逆阻止機能を喪失するという欠点があ
る。

ＧＴＯサイリスタは、初期には、主に電圧型インバータ
装置に適用された。この装置では、サイリスタ素子に印
加される電圧は順電圧のみで、逆電圧の印加がないため
、ＧＴＯサイリスタに、逆耐圧性能の要求は存在しなか
った。

しかし、ＧＴＯサイリスタの応用が広まるに従い、電圧
型インバータの他にも電流型インバータ、コンバータ、
チョッパへの適用が始まっている。

これら装置では、サイリスタ素子に対して、順電圧と同
じ大きさの逆電圧が印加される。

そのために、性能の高いＰエミッタ短絡ｆｉｌ　ＧＴＯ
サイリスタの場合は、ダイオードを直列に挿入する必要
があシ、装置の大型化と効率の低下をきたすという欠点
がある。

このような欠点を解消するために、重金属のドーピング
無しでα（ｐｎｐ　）を小さくすることができ、しかも
逆阻止機能を有するＧＴＯサイリスタの実現が要求され
ている。

（発明の目的） 本発明は、上記した従来方法のそれぞれの欠点を改善し
−即ち、逆電圧阻止機能を維持しながら、しかも他の諸
特性の低下を引き起すことなしに、電流遮断性能の高い
ＧＴＯサイリスタを実現することにある。

（発明の概要） 前述の目的を達成するために、本発明は、α（ｐｎｐ）
を小さくするために、Ｎベースに隣接するＰエミッタの
不純物濃度をＮベースの不純物濃度より低くすることに
より、エミッタ接合の注入効率を抑制するように構成し
た点に特徴がある。

（発明の実施例） 本発明の実施例を第３図に示した。第３図（ａ）。

（ｂ）　、　ｆｅ）の相互の関係は、第１図の場合と同
じにしである。第３図ｆａｌは本発明の単位ＧＴＯサイ
リスタの断面図である。

本発明の特徴は、通常のサイリスタ（ＰＦ、層−ＮＢ層
−ＰＢ層−ＮＦ、層）構造に対して、Ｎ３層に隣接する
ＰＥ層に、不純物濃度の低いＰ型層（以下、π層と称す
）を設けたことにある。

この場合の不純物分布を第３図（ｂ）に示したが、これ
から明らかなように・π層の不純物濃度は、ＮＢ　層の
ものよルも低く設定する。

一般に知られているように、ＰＮ接合の注入効率γは次
式で表わされる。

ここにρ（８ＰＥ）　、ρ（８ＮＢ）は、それぞれ、Ｐ
Ｉ、層、ＮＢ　層の注入キャリア拡散長に関与する領域
のシート抵抗であり、次の式 で表現されるものである。

上式から判るように、ρ（ＳＮＢ）Ｋ比較してρ（ｓｐ
ｇ）が十分に低い場合−即ち、Ｐｌｉ、層の不純物濃度
がｌ’ｔＪＥ層のそれに比べて十分に高い場合は、注入
効率γがはゾ１となり、また、両者が等しい場合はγ＝
０．５となる。さらに・ρ（ｓｐＥ）がρ（ＳＮＢ）に
比べて十分に高いとき−即ち、ＰＦ。

の不純物濃度がＮ８層のそれに比べて十分に低い場合は
、注入効率γははゾ０となる。

したがって、容易に理解されるように、本発明の如く、
ＰＦ、層のＮＢ層と接する側に、濃度の低いπ層を設け
ることにょシ、当該ＰＮ接合の注入効率を低く抑制する
ことが可能である。

本発明の構造は、第３図（ｅ）の等価回路に示すように
−ｐｎｐ）ランジスタのエミッタとベースとの間を、容
駄Ｃでシャントした構成と考えられるＧＴＯサイリスタ
のターンオン時には、アノード電流が容ｆ＆Ｃにバイパ
スして、これを充電することになるので、α（ｐｎＰ）
　を実効的に低下させることができる。また、そのター
ンオフ時には、前記ｗｐ＊ｃの放電々流により、ｐｎｐ
　）ランジスタを累速くターンオフさせることができる
。

このことを、第４図を使用してさらに詳細に説明する。

第４図（ａ）は、本発明のＧＴＯサイリスタのターンオ
ン動作を説明するための模式図である。

ターンオンゲート電流　工、が、ＰＢ　層からＮＥ層に
流れると、ＮＦ、層よシＰＢ層に電子が注入される。注
入された電子は、点線矢印で示すように、コレクタとし
て作用するＮＢ層を通シ、さらにπ層を通過してＰＥ層
に流れる。

この時、π−ＮＢ　エミッタ接合では、π層の濃度がＮ
Ｂ層の濃度よシ低いためＫ、π層からＮＢ層への正孔の
注入がほとんど生じないようにすることができる。Ｐ８
　層から、矢印１ｏで示したように注入された正孔は、
π層のキャリア濃度を高めるために使用される。

前述のような経過により、π層では正孔濃度が急速に高
まり、ついにはＮＢ層の電子一度を超えるようになる。

この時、ＮＢ層への正孔の注入が生じ、ＧＴＯサイリス
タはターンオンし、アノード電流が矢印１１のように流
れる。ターンオン稜の電流導通期間では、π層は、２ｇ
層より注入された正孔により光調されるので、ＮＢ　層
への良好なエミッタとして動作する。

第４図（ｂ）は、本発明のサイリスタのターンオフ動作
を説明するための模式図である。ターンオフゲート電流
２１はＰＢ層の過剰キャリアを掃引し、アノード電流を
矢印２２で示すように、ゲートＧＫ引込む。π層からＮ
Ｂ層に注入された正孔は、π層の過剰キャリアの急速な
減少によシ、矢印２３で示すようにπ層に逆戻りするの
で、ＮＢ層の過剰キャリアは急速に掃引される。

前述の機構により、サイリスタ素子のターンオフ能力が
高められる。

本発明のＧＴＯサイリスタには、また電圧阻止性力があ
る。なぜならば、ＮＢ　層の一面全面に形成されたπ−
ＮＢ接合は良好な電圧阻止性能があり、また前記接合は
アノード電極に露出短絡しないからである。

本発明のＧＴＯサイリスタの逆電圧阻止特性について、
さらに第５図を参照して説明する。

第５図（ａ）　（ｂ）は、従来詔よび本発明のＧＴＯサ
イリスタの端面パシベーシ目ン３ｏの構造を示す概略断
面図である。

第５図（ａ）は、従来の逆耐圧特性を有するＧＴ’０サ
イリスタの端面構造である。一般に、順電圧を担持する
ＰＢ−ＮＢ接合の電界を緩和するために、ベベリングと
称し、不純物濃度の低いＮ８層側の断面積が小さくなる
ように、端面を傾斜加工することが行なわれている。

ところが、同図（ａ）から明らかなように、この傾斜＋
！　Ｐ、　−ＮＢ接合においては、負のベベリングとな
る。このために１逆電圧担持状態においては、却って電
界強度が高くなフ、逆耐圧が低下する。

一方、第５図（ｂ）は・本発明のＧＴＯサイリスタの端
面構造の一例である。この場合は、逆電圧の印加時にお
いて、π層は不純物濃度が低いので、空乏層（図中の斜
線部分）が充分波かや、逆耐圧の低下が生じない。

換言すると、本発明のＧＴＯサイリスタでは、１つのベ
ベリングによって、頴阻止接合と逆阻止接合の両方が正
のベベリングとなるので、耐電圧特性の向上が容易であ
る。そして、この実施例のようＫ、アノード電極Ａが２
８層のみに設けられていてもよい。α（ｐｎｐ）　を抑
制する点では第３図の如く、π層にもＹノード電極Ａが
設けられている方が良い。

さらに、本発明のＧＴＯサイリスクは、π−ＮＢ接合の
前記した動作機能によって電流遮断特性を向上させるも
のであるので、明らかなように、金などの重金属ドーピ
ングが不要である。

したがって、オン電圧の増加や漏れ電流の増大が無く、
さらに高温での緒特性の低下もないという利点がある。

第６図は、本発明のＧＴＯサイリスタの製法の一例を示
す工程図である。

まず、Ｎ形シリコン基板に対し、その片面にπ層エピタ
キシャル成長を施すことにより、π−ＮＢ接合を形成す
る。

次に・Ｐバー１層拡散、Ｎエミツタ層拡散、およびＰエ
ミッタ層拡散を順次に実施することによシ接合全体を完
成させる。

これ以降は通常の工程であシ、電極形成、表面パシベー
シロンなどの処理によシ、サイリスタ素子を完成させ・
これをパッケージに組立てる。

以上のように、本発明のＧＴＯサイリスタは、従来の製
造法に比較して、その初工程でπ層エピタキシャル成長
を施すことを追加するのみであシ、製品化する上での困
難性は全くない。

（発明の効果） 以上述べたように、本発明によれば、逆電圧阻止能力が
あシ、しかも重金属ドーピングの不要な高性能のＧＴＯ
ザイリスタを得る′ことができる。

また、その製法にも何ら困難性や複雑性はなく、したが
ってコストの大幅な増加もない。さらに、逆ｔｉ阻止特
性については、むしろ従来の構造よシも優れたものが得
られる。

【図面の簡単な説明】

第１図（ａ）　（ｂ）　（ｃ）および第２図（ａｌ　（
ｂ）　（ｃ）は従来のＧＴＯサイリスタの概略構成、不
純物濃度分布および等価回路を示す図、第３図本発明の
一実施例について、その概略構成、不純物濃度分布、お
よび等価回路を示す図、第４図はその動作を説明するた
めの断面模式図、第５図ｆａ）　（ｂ）は、従来例およ
び本発明の逆電圧阻止能力を説明するための、端面パッ
シベーション構造の断面模式図、第６図は本発明のＧＴ
Ｏサイリスタの製法の一例を示す工程図である。 Ａ・・・アノード、Ｇ・・・ゲート、Ｋ・・・カソード
、Ｎ　・・・Ｎベース層、Ｎｏ　・・・Ｎエミツタ層、
Ｐ　・・・Ｐベース層、ＰＥ　・・・Ｐエミッタ層代理
人弁理士　平　木　道　人 才１図 に 才２図 に 才３図 に 才４図 オ　５　図 第　６　図

Claims (3)

【特許請求の範囲】
1. （１）半導体基板は、その−力の主面に露出し第１導電
   型を有する第１層と、前記第１層に隣接する第１導電型
   の第２層と、前記第２層に隣接する第２導電型の第３層
   と、前記第３層に隣接し・かつ基板の他方主面に露出す
   る第１導電型の第４層と、前記第４層に隣接し半導体基
   板の他方の主面に露出する第２導電型の第５層を有し、
   前記第１層および第２層の少くとも第１層に導電接続さ
   れる第１の主電極と、前記第５層に導電接続される第２
   の主電極と、前記第４層に接続されるゲート電極とを具
   備し、互いに隣接し、かつ相異なる導電型を有する層の
   間にはＰＮ接合が形成されてなる半導体装置において、
   前記第２層の不純物濃度が前記第３層の不純物濃度よシ
   も小さく選定されたことを特徴とする半導体装置。
2. （２）第２層が半導体基板の一方の主面に露出している
   ことを特徴とする特許 記載め半導体装置・
3. （３）半導縁基板は第４層側よりも第２層側の力が断面
   積が小さくなるようベベリング加工されていることを特
   徴とする前記特許請求の範囲第１項又は第２項記載の半
   導体装置。