JP3160330B2 - Ｍｏｓアノードショート構造を有する半導体素子 - Google Patents
Ｍｏｓアノードショート構造を有する半導体素子Info
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Description
【０００１】
【産業上の利用分野】本発明は、高速スイッチング・低
損失を要する、バイポーラ型接合を有する電力用半導体
素子としての静電誘導サイリスタ（ＳＩサイリスタ）、
ゲートターンオフサイリスタ（ＧＴＯ）、及び絶縁ゲー
トバイポーラトランジスタ（Insulated Gate Bipolar T
ransistor)（ＩＧＢＴ）等において、アノード電極構造
の最適化を図り、ターンオフ性能及びターンオン性能の
トレードオフを改善できる、ＭＯＳアノードショート構
造を有する半導体素子に関する。
損失を要する、バイポーラ型接合を有する電力用半導体
素子としての静電誘導サイリスタ（ＳＩサイリスタ）、
ゲートターンオフサイリスタ（ＧＴＯ）、及び絶縁ゲー
トバイポーラトランジスタ（Insulated Gate Bipolar T
ransistor)（ＩＧＢＴ）等において、アノード電極構造
の最適化を図り、ターンオフ性能及びターンオン性能の
トレードオフを改善できる、ＭＯＳアノードショート構
造を有する半導体素子に関する。
【０００２】
【従来の技術】従来、高耐圧化を狙ったオン（on）性能
重視の構造として、アノード側にｎバッファ層を設けた
ものが作られている。この構造に対し、オフ性能を向上
させるには、ｎバッファ層を有さない構造によりオン電
圧を低く保持しつつ、ターンオフ性能の改善できる、静
電誘導効果を利用したアノードショート構造や、ｎバッ
ファ層をアノード側にｎ+ 層で短絡した構造がＧＴＯの
例で提案されている。静電誘導効果を利用したアノード
ショート構造は例えば、文献“新形アノードショート構
造のＳＩサイリスタ”電気学会電子デバイス研究会, ED
D-87-66,pp.37 〜49（１９８７年１０月７日) に開示さ
れている通りである。或いはまた、特開平１−９３１６
９号公報「電力用半導体素子」に開示されている通りで
ある。またｎバッファ層をアノード側にｎ+ 層で短絡し
たＧＴＯの構造としては、例えば、文献“Ｎバッファと
新型アノードショート構造を採用した６ｋＶＧＴＯサイ
リスタ”電気学会電子デバイス研究会，EDD-87-65,pp.2
7 〜35（１９８７年１０月７日）において開示されてい
る通りである。後者の構造をＳＩサイリスタに適用した
例を図７に示す。
重視の構造として、アノード側にｎバッファ層を設けた
ものが作られている。この構造に対し、オフ性能を向上
させるには、ｎバッファ層を有さない構造によりオン電
圧を低く保持しつつ、ターンオフ性能の改善できる、静
電誘導効果を利用したアノードショート構造や、ｎバッ
ファ層をアノード側にｎ+ 層で短絡した構造がＧＴＯの
例で提案されている。静電誘導効果を利用したアノード
ショート構造は例えば、文献“新形アノードショート構
造のＳＩサイリスタ”電気学会電子デバイス研究会, ED
D-87-66,pp.37 〜49（１９８７年１０月７日) に開示さ
れている通りである。或いはまた、特開平１−９３１６
９号公報「電力用半導体素子」に開示されている通りで
ある。またｎバッファ層をアノード側にｎ+ 層で短絡し
たＧＴＯの構造としては、例えば、文献“Ｎバッファと
新型アノードショート構造を採用した６ｋＶＧＴＯサイ
リスタ”電気学会電子デバイス研究会，EDD-87-65,pp.2
7 〜35（１９８７年１０月７日）において開示されてい
る通りである。後者の構造をＳＩサイリスタに適用した
例を図７に示す。
【０００３】図７において、１はアノード電極、２はゲ
ート電極、３はカソード電極、４はアノードｐエミッタ
層（ｐE ）層、５はｎ+ ショート層、６はｎバッファ
層、７は高抵抗半導体層、８はｐゲート層、９はパッシ
ベーション膜、８′はカソードｎエミッタ層（ｎE ）層
である。図７においてはｎバッファ層６の厚さと不純物
濃度を所定の値に設定することによって、高抵抗半導体
層７中に広がる空乏層中の電界を高い値に保持できるた
め、高耐圧を比較的得やすい構造である。しかし、ｎバ
ッファ層６中に蓄積される電子の蓄積効果のためアノー
ドｐエミッタ層４からの過剰な正孔注入を引き起こす。
ｎバッファ層６中に蓄積される電子の流出を助けるため
に図７においてはｎ+ ショート層５を設けた構造となっ
ている。
ート電極、３はカソード電極、４はアノードｐエミッタ
層（ｐE ）層、５はｎ+ ショート層、６はｎバッファ
層、７は高抵抗半導体層、８はｐゲート層、９はパッシ
ベーション膜、８′はカソードｎエミッタ層（ｎE ）層
である。図７においてはｎバッファ層６の厚さと不純物
濃度を所定の値に設定することによって、高抵抗半導体
層７中に広がる空乏層中の電界を高い値に保持できるた
め、高耐圧を比較的得やすい構造である。しかし、ｎバ
ッファ層６中に蓄積される電子の蓄積効果のためアノー
ドｐエミッタ層４からの過剰な正孔注入を引き起こす。
ｎバッファ層６中に蓄積される電子の流出を助けるため
に図７においてはｎ+ ショート層５を設けた構造となっ
ている。
【０００４】しかし、従来のｎバッファ層（６）を有す
るアノードショート構造は、耐圧を確保することが主目
的であり、ｎバッファ層（６）の濃度を増加した場合、
アノードショート率を上昇してオフ性能を向上させるこ
とは難しい。アノードショート率を上昇し過ぎた場合、
オン電圧が急上昇し、ひいてはサイリスタがオンに至る
ラッチアップ動作が不可能となり、トランジスタ動作に
なるといった不具合が生ずる。この場合、オフロス（of
f-loss）は下がるがオンロス（on-loss)は急上昇する。
オン（on）性能とオフ（off)性能とのトレードオフを改
善し、両性能ともに改善し、両立させることは従来のｎ
バッファ構造を有する半導体素子においては極めて難し
い。
るアノードショート構造は、耐圧を確保することが主目
的であり、ｎバッファ層（６）の濃度を増加した場合、
アノードショート率を上昇してオフ性能を向上させるこ
とは難しい。アノードショート率を上昇し過ぎた場合、
オン電圧が急上昇し、ひいてはサイリスタがオンに至る
ラッチアップ動作が不可能となり、トランジスタ動作に
なるといった不具合が生ずる。この場合、オフロス（of
f-loss）は下がるがオンロス（on-loss)は急上昇する。
オン（on）性能とオフ（off)性能とのトレードオフを改
善し、両性能ともに改善し、両立させることは従来のｎ
バッファ構造を有する半導体素子においては極めて難し
い。
【０００５】
【発明が解決しようとする課題】本発明の目的は、ｎバ
ッファ層を有するサイリスタ構造において、オン性能と
オフ性能とのトレードオフの優れた、ＭＯＳアノードシ
ョート構造を有する半導体素子を提供することにある。
ッファ層を有するサイリスタ構造において、オン性能と
オフ性能とのトレードオフの優れた、ＭＯＳアノードシ
ョート構造を有する半導体素子を提供することにある。
【０００６】
【課題を解決するための手段】本発明の構成は下記に示
す通りである。即ち、本発明は、カソードｎエミッタ層
（８′）と、該カソードｎエミッタ層（８′）に接した
カソード電極（３）と、カソード側ｐベース層もしくは
カソード側ｐゲート層（８）と、該カソード側ｐベース
層もしくはカソード側ｐゲート層（８）に接したゲート
電極（２）と、高抵抗半導体層（７）と、ｎバッファ層
（６）と、及びアノードｐエミッタ層（４）からなる層
が積層化形成されたバイポーラ型の半導体素子におい
て、アノードｐエミッタ層（４）にエッチング加工を施
し、該エッチング溝（１２）に面するアノードｐエミッ
タ層（４）端にｎ+ ショート層として働くＭＯＳアノ
ードショート層（５″）を、アノードｐエミッタ層
（４）には接し、ｎバッファ層（６）には接しないよう
に配置し、該エッチング溝（１２）からｎ+ ショート
層として働くＭＯＳアノードショート層（５″）の一部
にかかる間をＳｉＯ2 膜（１０）で被った上でアノー
ド側全体に金属を被覆してアノード電極（１）を形成し
た、ＭＯＳアノードショート構造を有する半導体素子と
しての構成を有する。
す通りである。即ち、本発明は、カソードｎエミッタ層
（８′）と、該カソードｎエミッタ層（８′）に接した
カソード電極（３）と、カソード側ｐベース層もしくは
カソード側ｐゲート層（８）と、該カソード側ｐベース
層もしくはカソード側ｐゲート層（８）に接したゲート
電極（２）と、高抵抗半導体層（７）と、ｎバッファ層
（６）と、及びアノードｐエミッタ層（４）からなる層
が積層化形成されたバイポーラ型の半導体素子におい
て、アノードｐエミッタ層（４）にエッチング加工を施
し、該エッチング溝（１２）に面するアノードｐエミッ
タ層（４）端にｎ+ ショート層として働くＭＯＳアノ
ードショート層（５″）を、アノードｐエミッタ層
（４）には接し、ｎバッファ層（６）には接しないよう
に配置し、該エッチング溝（１２）からｎ+ ショート
層として働くＭＯＳアノードショート層（５″）の一部
にかかる間をＳｉＯ2 膜（１０）で被った上でアノー
ド側全体に金属を被覆してアノード電極（１）を形成し
た、ＭＯＳアノードショート構造を有する半導体素子と
しての構成を有する。
【０００７】或いはまた、本発明は、エッチング溝の底
部にはｎ+ ショート補助層（５′）を設けたことを特徴
とする、ＭＯＳアノードショート構造を有する半導体素
子としての構成を有する。
部にはｎ+ ショート補助層（５′）を設けたことを特徴
とする、ＭＯＳアノードショート構造を有する半導体素
子としての構成を有する。
【０００８】
【作用】図２乃至図５は本発明によるＭＯＳアノードシ
ョート構造を有する半導体素子の動作原理説明図であ
る。各図中において、それぞれエネルギーバンド図、キ
ャリアの動き、Ｖ−Ｉ特性（アノード・カソード間の電
圧−電流特性）に対応する模式図を含んでいる。半導体
素子として、ＳＩサイリスタの各動作における各構造の
作用を説明する。
ョート構造を有する半導体素子の動作原理説明図であ
る。各図中において、それぞれエネルギーバンド図、キ
ャリアの動き、Ｖ−Ｉ特性（アノード・カソード間の電
圧−電流特性）に対応する模式図を含んでいる。半導体
素子として、ＳＩサイリスタの各動作における各構造の
作用を説明する。
【０００９】図２は点弧特性である。図２において印加
順方向電圧ＶD 約２５Ｖ程度で低い場合を示している。
この時ＭＯＳチャンネル（１１）はほとんど働いていな
い。つまり、この状態ではＭＯＳアノードショートが存
在しない場合のような動作となり、逆阻止形サイリスタ
の動作となる。
順方向電圧ＶD 約２５Ｖ程度で低い場合を示している。
この時ＭＯＳチャンネル（１１）はほとんど働いていな
い。つまり、この状態ではＭＯＳアノードショートが存
在しない場合のような動作となり、逆阻止形サイリスタ
の動作となる。
【００１０】図３はターンオン特性である。ＶD として
は、例えば、順方向耐圧の１／２として、約１２５０Ｖ
と高い場合を示している。この時、ＭＯＳチャンネル
（１１）は、カソードｎエミッタ層（８′）よりの電子
注入、つまりｎバッファ層（６）を介して流れ込む動作
をする。また、これに伴ない正孔はアノードｐエミッタ
層（４）よりｎＭＯＳチャネル（１１）をさけて注入が
始まる。つまりＳＩサイリスタがオン動作に移行するの
で、ＶD は急激に下がりＭＯＳチャネル（１１）は消滅
し、正孔注入は更に多量に生ずる。つまり再び逆阻止形
サイリスタ動作と近くなる。
は、例えば、順方向耐圧の１／２として、約１２５０Ｖ
と高い場合を示している。この時、ＭＯＳチャンネル
（１１）は、カソードｎエミッタ層（８′）よりの電子
注入、つまりｎバッファ層（６）を介して流れ込む動作
をする。また、これに伴ない正孔はアノードｐエミッタ
層（４）よりｎＭＯＳチャネル（１１）をさけて注入が
始まる。つまりＳＩサイリスタがオン動作に移行するの
で、ＶD は急激に下がりＭＯＳチャネル（１１）は消滅
し、正孔注入は更に多量に生ずる。つまり再び逆阻止形
サイリスタ動作と近くなる。
【００１１】図４は導通特性である。ＶD は導通時のた
めオン電圧程度で２．５Ｖ程度と低い場合を示してい
る。この時ＭＯＳチャンネル（１１）は動作していな
い。つまり逆阻止形サイリスタの動作となり、オン電圧
は従来のアノードショート構造を有するサイリスタのも
のよりも低い。
めオン電圧程度で２．５Ｖ程度と低い場合を示してい
る。この時ＭＯＳチャンネル（１１）は動作していな
い。つまり逆阻止形サイリスタの動作となり、オン電圧
は従来のアノードショート構造を有するサイリスタのも
のよりも低い。
【００１２】図５はターンオフ特性である。ゲート電極
（２）より正孔電流を引き出す場合、ゲート電極
（２），カソード電極（３）間に逆バイアスがかかり、
キャリアが激減しｐゲート層（８）の周囲が空乏化して
いく。ｐゲート層（８）とカソードｎエミッタ層
（８′）間に広がる空乏層形成により、カソードｎエミ
ッタ層（８′）からの電子注入が停止し、アノード・カ
ソード間電圧ＶD が上昇するに伴ない、ＭＯＳチャネル
（１１）が導通し、高抵抗半導体層（７）中及びｎバッ
ファ層（６）中に浮遊残留する電子はｎ+ ショート補助
層（５′）からＭＯＳチャネル（１１）を介してＭＯＳ
アノードショート層（５″）に導通し、アノード電極
（１）へと掃き出される。この動作時においては、ター
ンオン動作の時とは異なり、電子注入がカソードｎエミ
ッタ層（８′）から生じていないため、正孔注入の再結
合過程は残留電子との再結合が主となり、ｎバッファ層
（６）とアノードｐエミッタ層（４）との間がキャリア
再結合過程の起こりやすい場所となる。ターンオフ後期
のテイル電流を積極的に低減化処理できることになる。
つまり、ターンオフ動作ではＭＯＳチャネル（１１）が
積極的に動作し続けるため、アノードショートの効果が
強力に効くことになり、ターンオフタイムが短縮化さ
れ、テイル電流の低減化特性が得られる。
（２）より正孔電流を引き出す場合、ゲート電極
（２），カソード電極（３）間に逆バイアスがかかり、
キャリアが激減しｐゲート層（８）の周囲が空乏化して
いく。ｐゲート層（８）とカソードｎエミッタ層
（８′）間に広がる空乏層形成により、カソードｎエミ
ッタ層（８′）からの電子注入が停止し、アノード・カ
ソード間電圧ＶD が上昇するに伴ない、ＭＯＳチャネル
（１１）が導通し、高抵抗半導体層（７）中及びｎバッ
ファ層（６）中に浮遊残留する電子はｎ+ ショート補助
層（５′）からＭＯＳチャネル（１１）を介してＭＯＳ
アノードショート層（５″）に導通し、アノード電極
（１）へと掃き出される。この動作時においては、ター
ンオン動作の時とは異なり、電子注入がカソードｎエミ
ッタ層（８′）から生じていないため、正孔注入の再結
合過程は残留電子との再結合が主となり、ｎバッファ層
（６）とアノードｐエミッタ層（４）との間がキャリア
再結合過程の起こりやすい場所となる。ターンオフ後期
のテイル電流を積極的に低減化処理できることになる。
つまり、ターンオフ動作ではＭＯＳチャネル（１１）が
積極的に動作し続けるため、アノードショートの効果が
強力に効くことになり、ターンオフタイムが短縮化さ
れ、テイル電流の低減化特性が得られる。
【００１３】以上説明したように、本発明の動作原理は
ＭＯＳアノードショート構造において、ＶD の上昇に伴
ないＭＯＳチャネルが働き、電子の掃き出しが活性化す
る特性を利用したものである。これによって、オン動作
では逆阻止形サイリスタの動作に近く、オン性能が優
れ、オフ動作ではアノードショート型の如くオフ性能の
優れるデバイス特性が得られる。
ＭＯＳアノードショート構造において、ＶD の上昇に伴
ないＭＯＳチャネルが働き、電子の掃き出しが活性化す
る特性を利用したものである。これによって、オン動作
では逆阻止形サイリスタの動作に近く、オン性能が優
れ、オフ動作ではアノードショート型の如くオフ性能の
優れるデバイス特性が得られる。
【００１４】
【実施例】図１は本発明のＭＯＳアノードショート構造
を有する半導体素子としての実施例を示し、ＭＯＳアノ
ードショート構造を有する静電誘導サイリスタの模式的
断面構造図を示す。図１において、１はアノード電極、
２はゲート電極、３はカソード電極である。４はアノー
ドｐエミッタ層、５′はｎ+ ショート補助層、５″は従
来例（図７）におけるｎ+ ショート層（５）と同様に働
くＭＯＳアノードショート層である。６はｎバッファ
層、７は高抵抗半導体層である。８はｐゲート層もしく
はｐベース層であり、８′はカソードｎエミッタ層であ
る。９はゲート・カソード間のパッシベーション膜であ
る。１０はＭＯＳアノードショート構造の絶縁膜として
働くＳｉＯ2 膜である。１１はＭＯＳアノードショート
構造におけるＭＯＳチャネルを示す。
を有する半導体素子としての実施例を示し、ＭＯＳアノ
ードショート構造を有する静電誘導サイリスタの模式的
断面構造図を示す。図１において、１はアノード電極、
２はゲート電極、３はカソード電極である。４はアノー
ドｐエミッタ層、５′はｎ+ ショート補助層、５″は従
来例（図７）におけるｎ+ ショート層（５）と同様に働
くＭＯＳアノードショート層である。６はｎバッファ
層、７は高抵抗半導体層である。８はｐゲート層もしく
はｐベース層であり、８′はカソードｎエミッタ層であ
る。９はゲート・カソード間のパッシベーション膜であ
る。１０はＭＯＳアノードショート構造の絶縁膜として
働くＳｉＯ2 膜である。１１はＭＯＳアノードショート
構造におけるＭＯＳチャネルを示す。
【００１５】製造方法を簡単に説明すると以下の通りで
ある。ＳＩサイリスタ（図１）に適用すべく、アノード
ｐエミッタ層（ｐE 層）（４）をｎバッファ層（６）に
至るまで局部的にエッチング除去し、エッチング溝（１
２）を形成し、形成された島状アノードｐエミッタ層
（ｐE 層）（４）の端にアノードｐエミッタ層（４）よ
りも薄い、ｎ+ ショート層と同じ役割をするＭＯＳアノ
ードショート層（５″）を設ける。また、上記のエッチ
ングした場所の中央にｎ+ ショート補助層（５′）を設
けても良い。ＭＯＳアノードショート層（５″）とｎ+
ショート補助層（５′）に至るまでのアノードｐエミッ
タ層（ｐE 層）（４）領域表面にＭＯＳチャネル（１
１）を形成してＭＯＳ動作を生じさせる、ＳｉＯ2 膜
（１０）を設ける。この上にアノード電極（１）を蒸着
する。カソード側の構造の製造方法は図７の従来例と同
様である。
ある。ＳＩサイリスタ（図１）に適用すべく、アノード
ｐエミッタ層（ｐE 層）（４）をｎバッファ層（６）に
至るまで局部的にエッチング除去し、エッチング溝（１
２）を形成し、形成された島状アノードｐエミッタ層
（ｐE 層）（４）の端にアノードｐエミッタ層（４）よ
りも薄い、ｎ+ ショート層と同じ役割をするＭＯＳアノ
ードショート層（５″）を設ける。また、上記のエッチ
ングした場所の中央にｎ+ ショート補助層（５′）を設
けても良い。ＭＯＳアノードショート層（５″）とｎ+
ショート補助層（５′）に至るまでのアノードｐエミッ
タ層（ｐE 層）（４）領域表面にＭＯＳチャネル（１
１）を形成してＭＯＳ動作を生じさせる、ＳｉＯ2 膜
（１０）を設ける。この上にアノード電極（１）を蒸着
する。カソード側の構造の製造方法は図７の従来例と同
様である。
【００１６】以下、ＭＯＳアノードショート構造を有す
る半導体素子としての実施例の特徴を述べる。図１にお
いて、アノード電極（１）とＳｉＯ2 膜（１０）とアノ
ードｐエミッタ層（４）によってＭＯＳ構造が形成さ
れ、ｎショート補助層（５′）もしくはｎバッファ層内
のキャリアがＭＯＳチャネル（１１）の導通によって、
ＭＯＳアノードショート層（５″）へ導かれると云う動
作を行なっている。
る半導体素子としての実施例の特徴を述べる。図１にお
いて、アノード電極（１）とＳｉＯ2 膜（１０）とアノ
ードｐエミッタ層（４）によってＭＯＳ構造が形成さ
れ、ｎショート補助層（５′）もしくはｎバッファ層内
のキャリアがＭＯＳチャネル（１１）の導通によって、
ＭＯＳアノードショート層（５″）へ導かれると云う動
作を行なっている。
【００１７】このＭＯＳアノードショート構造によって
等価的に形成されるｎチャネルＭＯＳＦＥＴはＭＯＳア
ノードショート層（５″）をソースと見ることができ、
基板として働くアノードｐエミッタ層（４）は上記の等
価的なソースに短絡されている。等価的にドレインとし
て働くｎバッファ層（６）もしくはｎ+ ショート補助層
（５′）の電位は、上記の等価的なソースの電位、即
ち、アノード電極（１）の電位に比較して、零もしいは
負電位であり、ｎバッファ層（６）内に蓄積される電子
の量が多ければ多い程、負電位の値は大きくなる。しか
し、この電位差は高々シリコンの場合で約１Ｖであり、
極めて低い。ＭＯＳアノードショート構造によって形成
される上記の等価的なｎチャネルＭＯＳＦＥＴはＭＯＳ
アノード短絡動作を実行中は、ソースに比べてドレイン
の電位が負電位であることから、等価的なｎチャネルＭ
ＯＳＦＥＴの逆バイアス動作となる。そして、この逆バ
イアスは１Ｖ程度以下であり、ＭＯＳアノード短絡の抵
抗値を下げることがＭＯＳアノードショートの性能上、
極めて重要である。この等価的なｎチャネルＭＯＳＦＥ
Ｔのチャネル長、絶縁膜であるＳｉＯ2 膜１０の厚さ、
ＭＯＳチャネル（１１）部分におけるチャネルの不純物
密度あるいはチャネルドーピングのレベル、全体として
のチャネル幅及びＭＯＳアノードショートの総チャネル
数（もしくはＭＯＳアノードショートの形成のピッチ）
及びＭＯＳチャネル（１１）を形成する面方位として例
えば（１００）面を採用すること等がＭＯＳアノードシ
ョートの抵抗を決定する要因であり、通常のＭＯＳＦＥ
Ｔのオン抵抗を下げるための手段が同様に有効に働くと
云える。
等価的に形成されるｎチャネルＭＯＳＦＥＴはＭＯＳア
ノードショート層（５″）をソースと見ることができ、
基板として働くアノードｐエミッタ層（４）は上記の等
価的なソースに短絡されている。等価的にドレインとし
て働くｎバッファ層（６）もしくはｎ+ ショート補助層
（５′）の電位は、上記の等価的なソースの電位、即
ち、アノード電極（１）の電位に比較して、零もしいは
負電位であり、ｎバッファ層（６）内に蓄積される電子
の量が多ければ多い程、負電位の値は大きくなる。しか
し、この電位差は高々シリコンの場合で約１Ｖであり、
極めて低い。ＭＯＳアノードショート構造によって形成
される上記の等価的なｎチャネルＭＯＳＦＥＴはＭＯＳ
アノード短絡動作を実行中は、ソースに比べてドレイン
の電位が負電位であることから、等価的なｎチャネルＭ
ＯＳＦＥＴの逆バイアス動作となる。そして、この逆バ
イアスは１Ｖ程度以下であり、ＭＯＳアノード短絡の抵
抗値を下げることがＭＯＳアノードショートの性能上、
極めて重要である。この等価的なｎチャネルＭＯＳＦＥ
Ｔのチャネル長、絶縁膜であるＳｉＯ2 膜１０の厚さ、
ＭＯＳチャネル（１１）部分におけるチャネルの不純物
密度あるいはチャネルドーピングのレベル、全体として
のチャネル幅及びＭＯＳアノードショートの総チャネル
数（もしくはＭＯＳアノードショートの形成のピッチ）
及びＭＯＳチャネル（１１）を形成する面方位として例
えば（１００）面を採用すること等がＭＯＳアノードシ
ョートの抵抗を決定する要因であり、通常のＭＯＳＦＥ
Ｔのオン抵抗を下げるための手段が同様に有効に働くと
云える。
【００１８】図１に示した実施例ではＭＯＳアノードシ
ョート構造を有する静電誘導サイリスタを例として説明
したが、他の構造の半導体デバイスとして、例えば、ゲ
ートターンオフサイリスタや、絶縁ゲートバイポーラト
ランジスタ（ＩＧＢＴ）、或いは平面ゲート形ＳＩサイ
リスタ、埋込みゲート形ＳＩサイリスタ等においても本
発明に係るＭＯＳアノードショート構造を適用すること
は容易に考えられる拡張例である。
ョート構造を有する静電誘導サイリスタを例として説明
したが、他の構造の半導体デバイスとして、例えば、ゲ
ートターンオフサイリスタや、絶縁ゲートバイポーラト
ランジスタ（ＩＧＢＴ）、或いは平面ゲート形ＳＩサイ
リスタ、埋込みゲート形ＳＩサイリスタ等においても本
発明に係るＭＯＳアノードショート構造を適用すること
は容易に考えられる拡張例である。
【００１９】
【発明の効果】図６は２５００Ｖ／３００Ａ級素子にお
いてカソード側構造は一定（ＳＩサイリスタ構造）にし
て、アノード側構造が従来例（図７）の場合と本発明の
ＭＯＳアノードショート構造の例（図１）の場合とのタ
ーンオンロス（turn-on-loss）Ｅonとターンオフロス
（turn-off-loss)Ｅoff の関係を図示したものである。
スイッチング条件としては、ＶD ＝１２５０Ｖ、ＩT ＝
３００Ａ、Ｔj ＝１２５℃である。従来例に比べ、本発
明においてはターンオンロスＥon及びターンオフロスＥ
off のトレードオフが改善され、優れていることがわか
る。
いてカソード側構造は一定（ＳＩサイリスタ構造）にし
て、アノード側構造が従来例（図７）の場合と本発明の
ＭＯＳアノードショート構造の例（図１）の場合とのタ
ーンオンロス（turn-on-loss）Ｅonとターンオフロス
（turn-off-loss)Ｅoff の関係を図示したものである。
スイッチング条件としては、ＶD ＝１２５０Ｖ、ＩT ＝
３００Ａ、Ｔj ＝１２５℃である。従来例に比べ、本発
明においてはターンオンロスＥon及びターンオフロスＥ
off のトレードオフが改善され、優れていることがわか
る。
【図１】本発明の実施例としてのＭＯＳアノードショー
ト構造を有する半導体素子（静電誘導サイリスタ）の模
式的断面構造図
ト構造を有する半導体素子（静電誘導サイリスタ）の模
式的断面構造図
【図２】本発明のＭＯＳアノードショート構造を有する
半導体素子の動作原理説明図であって、点弧特性の説明
図（エネルギーバンド図，キャリアの動き，Ｖ−Ｉ特性
の様子）
半導体素子の動作原理説明図であって、点弧特性の説明
図（エネルギーバンド図，キャリアの動き，Ｖ−Ｉ特性
の様子）
【図３】本発明のＭＯＳアノードショート構造を有する
半導体素子の動作原理説明図であって、ターンオン特性
の説明図（エネルギーバンド図，キャリアの動き，Ｖ−
Ｉ特性の様子）
半導体素子の動作原理説明図であって、ターンオン特性
の説明図（エネルギーバンド図，キャリアの動き，Ｖ−
Ｉ特性の様子）
【図４】本発明のＭＯＳアノードショート構造を有する
半導体素子の動作原理説明図であって、導通特性の説明
図（エネルギーバンド図，キャリアの動き，Ｖ−Ｉ特性
の様子）
半導体素子の動作原理説明図であって、導通特性の説明
図（エネルギーバンド図，キャリアの動き，Ｖ−Ｉ特性
の様子）
【図５】本発明のＭＯＳアノードショート構造を有する
半導体素子の動作原理説明図であって、ターンオフ特性
の説明図（エネルギーバンド図，キャリアの動き，Ｖ−
Ｉ特性の様子）
半導体素子の動作原理説明図であって、ターンオフ特性
の説明図（エネルギーバンド図，キャリアの動き，Ｖ−
Ｉ特性の様子）
【図６】本発明のよるＭＯＳアノードショート構造を有
する半導体素子と、従来例によるアノードショート構造
を有する半導体素子のターンオンロスＥonとターンオフ
ロスＥoff とのトレードオフ関係の比較図
する半導体素子と、従来例によるアノードショート構造
を有する半導体素子のターンオンロスＥonとターンオフ
ロスＥoff とのトレードオフ関係の比較図
【図７】本発明の先行技術としての従来形アノードショ
ート構造を有する静電誘導サイリスタの模式的断面構造
図
ート構造を有する静電誘導サイリスタの模式的断面構造
図
１ アノード電極 ２ ゲート電極 ３ カソード電極 ４ アノードｐエミッタ層（ｐE 層） ５ ｎ+ ショート層 ５′ ｎ+ ショート補助層 ５″ ＭＯＳアノードショート層 ６ ｎバッファ層（ｎバッファ） ７ 高抵抗半導体層（ｎi 層） ８ ｐゲート層もしくはｐベース層 ８′ カソードｎエミッタ層（ｎE 層） ９ パッシベーション膜 １０ ＳｉＯ2 膜 １１ ＭＯＳチャネル １２ エッチング溝
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−262373（ＪＰ，Ａ) 特開 昭56−81971（ＪＰ，Ａ) 特開 昭63−155768（ＪＰ，Ａ) 特開 平３−58482（ＪＰ，Ａ) 特開 平５−190835（ＪＰ，Ａ) 特開 平４−240775（ＪＰ，Ａ) 特開 平３−194971（ＪＰ，Ａ) 特開 平１−165169（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/74 H01L 29/744
Claims (2)
- 【請求項１】 カソードｎエミッタ層と、該カソードｎ
エミッタ層に接したカソード電極と、カソード側ｐベー
ス層もしくはカソード側ｐゲート層と、該カソード側ｐ
ベース層もしくはカソード側ｐゲート層に接したゲート
電極と、高抵抗半導体層と、ｎバッファ層と、及びアノ
ードｐエミッタ層からからなる層が積層化形成されたパ
イポーラ型半導体素子において、アノードｐエミッタ層
にエッチング加工を施し、該エッチング溝に面するアノ
ードｐエミッタ層端にｎ+ ショート層として働くＭＯ
Ｓアノードショート層を、アノードｐエミッタ層には接
し、ｎバッファ層には接しないように配置し、該エッチ
ング溝よりｎ+ ショート層として働くＭＯＳアノード
ショート層の一部にかかる間をＳｉＯ2 膜で被覆した
上でアノード側全体を金属で被覆した、ＭＯＳアノード
ショート構造を有する半導体素子。 - 【請求項２】 前記エッチング溝の底部には、ｎ+ シ
ョート補助層を設けることを特徴とする前記請求項１記
載のＭＯＳアノードショート構造を有する半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28064691A JP3160330B2 (ja) | 1991-10-01 | 1991-10-01 | Ｍｏｓアノードショート構造を有する半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28064691A JP3160330B2 (ja) | 1991-10-01 | 1991-10-01 | Ｍｏｓアノードショート構造を有する半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0595112A JPH0595112A (ja) | 1993-04-16 |
| JP3160330B2 true JP3160330B2 (ja) | 2001-04-25 |
Family
ID=17627959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28064691A Expired - Fee Related JP3160330B2 (ja) | 1991-10-01 | 1991-10-01 | Ｍｏｓアノードショート構造を有する半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3160330B2 (ja) |
-
1991
- 1991-10-01 JP JP28064691A patent/JP3160330B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0595112A (ja) | 1993-04-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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