JPH0241182B2 - - Google Patents
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- JPH0241182B2 JPH0241182B2 JP56057225A JP5722581A JPH0241182B2 JP H0241182 B2 JPH0241182 B2 JP H0241182B2 JP 56057225 A JP56057225 A JP 56057225A JP 5722581 A JP5722581 A JP 5722581A JP H0241182 B2 JPH0241182 B2 JP H0241182B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
Description
【発明の詳細な説明】
本発明は静電誘導サイリスタに関する。
静電誘導サイリスタ（Static Induction
Thyristor以下SIサイリスタと略称する）は、静
電誘導型トランジスタあるいは電界効果型トラン
ジスタのドレインに少数キヤリヤ注入手段を具備
するものとして知られ、オン状態において少数キ
ヤリヤが注入され導電に寄与するので、高導通状
態を得ることができる半導体スイツチング装置で
ある。
Thyristor以下SIサイリスタと略称する）は、静
電誘導型トランジスタあるいは電界効果型トラン
ジスタのドレインに少数キヤリヤ注入手段を具備
するものとして知られ、オン状態において少数キ
ヤリヤが注入され導電に寄与するので、高導通状
態を得ることができる半導体スイツチング装置で
ある。
従来のSIサイリスタの原理的な構成は、pn接
合ダイオードのｎ（ｐ）型領域中に主電流通路と
なるチヤンネル領域を残してｐ（ｎ）型ゲート領
域およびこれに連なるゲート電極を形成したもの
である。このようなSIサイリスタは、オン状態に
おいてゲート電極とダイオードのｎ（ｐ）型領域
に連なる主電極間にゲート電極が負（正）となる
極性の所定の制御電圧を印加することにより、ゲ
ート領域から空乏層が延びこの空乏層がチヤンネ
ル領域をピンチオフすることによつてオフ状態に
移行する（ターンオフ）。また、ダイオードの一
対の主電極間に主電圧が印加され、かつ上述の制
御電圧が印加されたオフ状態において、制御電圧
を除去することによりオン状態に移行する（ター
ンオン）。
合ダイオードのｎ（ｐ）型領域中に主電流通路と
なるチヤンネル領域を残してｐ（ｎ）型ゲート領
域およびこれに連なるゲート電極を形成したもの
である。このようなSIサイリスタは、オン状態に
おいてゲート電極とダイオードのｎ（ｐ）型領域
に連なる主電極間にゲート電極が負（正）となる
極性の所定の制御電圧を印加することにより、ゲ
ート領域から空乏層が延びこの空乏層がチヤンネ
ル領域をピンチオフすることによつてオフ状態に
移行する（ターンオフ）。また、ダイオードの一
対の主電極間に主電圧が印加され、かつ上述の制
御電圧が印加されたオフ状態において、制御電圧
を除去することによりオン状態に移行する（ター
ンオン）。
SIサイリスタを特に高速スイツチング回路に用
いる場合には上述のターンオンおよびターンオフ
の双方について高速化させる必要がある。
いる場合には上述のターンオンおよびターンオフ
の双方について高速化させる必要がある。
この点、上述した原理的構成を有する接合ゲー
ト型SIサイリスタでは、高耐圧化あるいは電圧阻
止ゲイン｛（オフ状態での主電圧）／（主電圧を
阻止するに要する制御電圧）｝の向上のためにチ
ヤンネル領域を長くしたものにおいては、ターン
オン時にｎ（ｐ）型領域（エミツタ領域）からチ
ヤンネル領域を通つてｉ型領域（ベース領域）へ
の電子（ホール）の注入が阻害されるので、ター
ンオンが遅れるという問題点があつた。
ト型SIサイリスタでは、高耐圧化あるいは電圧阻
止ゲイン｛（オフ状態での主電圧）／（主電圧を
阻止するに要する制御電圧）｝の向上のためにチ
ヤンネル領域を長くしたものにおいては、ターン
オン時にｎ（ｐ）型領域（エミツタ領域）からチ
ヤンネル領域を通つてｉ型領域（ベース領域）へ
の電子（ホール）の注入が阻害されるので、ター
ンオンが遅れるという問題点があつた。
本発明の目的は上述した従来の問題点を解決
し、スイツチング時間の短い静電誘導サイリスタ
を提供することにある。
し、スイツチング時間の短い静電誘導サイリスタ
を提供することにある。
この目的を達成するために本発明の特徴とする
ところは、接合ゲート型SIサイリスタにおいてそ
の主電流通路に隣接する部分のSIサイリスタ基体
表面に誘電体層を形成しかつこの誘電体層上に接
合ゲート型SIサイリスタのゲート電極と電気的に
接続された絶縁ゲート電極を形成した点にある。
ところは、接合ゲート型SIサイリスタにおいてそ
の主電流通路に隣接する部分のSIサイリスタ基体
表面に誘電体層を形成しかつこの誘電体層上に接
合ゲート型SIサイリスタのゲート電極と電気的に
接続された絶縁ゲート電極を形成した点にある。
本発明SIサイリスタはターンオン時に、ゲート
領域と反対導電型の一方のエミツタ領域となる半
導体領域の主表面に接続された主電極とゲート電
極間に、ゲート領域とこれに隣接する半導体領域
間のpn接合が順バイアスされる電圧を印加して
用いられる。それにより、表面に電極が設けられ
た誘電体層に隣接した半導体基体表面に多数キヤ
リヤが誘起され、この多数キヤリヤがターンオン
に寄与するのでターンオンが加速される。そのた
めには、上述の誘電体層およびその上に形成され
る電極はSIサイリスタの主電流通路に隣接した位
置に形成される。具体的には、誘電体層およびそ
の上の電極と主電流通路との間の距離はキヤリヤ
の拡散長以内とすることが望ましい。
領域と反対導電型の一方のエミツタ領域となる半
導体領域の主表面に接続された主電極とゲート電
極間に、ゲート領域とこれに隣接する半導体領域
間のpn接合が順バイアスされる電圧を印加して
用いられる。それにより、表面に電極が設けられ
た誘電体層に隣接した半導体基体表面に多数キヤ
リヤが誘起され、この多数キヤリヤがターンオン
に寄与するのでターンオンが加速される。そのた
めには、上述の誘電体層およびその上に形成され
る電極はSIサイリスタの主電流通路に隣接した位
置に形成される。具体的には、誘電体層およびそ
の上の電極と主電流通路との間の距離はキヤリヤ
の拡散長以内とすることが望ましい。
以下、本発明について実施例により詳細に説明
する。
する。
第１図に本発明の第１の実施例を示す。第１図
において、一対の主表面１０１および１０２間に
はp+アノード層４、n-ベース層５、n+カソード
層６がこの順で積層されており、この積層体が主
電流通路となる。主表面１０２にはn+カソード
層に隣接する部分で凹部が形成され底面１０３が
形成されている。n+カソード層６はこの凹部に
より囲まれたメサ状部の頂面に形成されている。
n-ベース層内部には主電流通路をとり囲むよう
にp+ゲート領域８が形成されている。p+ゲート
領域８は凹部の底面１０３に露出している。
において、一対の主表面１０１および１０２間に
はp+アノード層４、n-ベース層５、n+カソード
層６がこの順で積層されており、この積層体が主
電流通路となる。主表面１０２にはn+カソード
層に隣接する部分で凹部が形成され底面１０３が
形成されている。n+カソード層６はこの凹部に
より囲まれたメサ状部の頂面に形成されている。
n-ベース層内部には主電流通路をとり囲むよう
にp+ゲート領域８が形成されている。p+ゲート
領域８は凹部の底面１０３に露出している。
本実施例SIサイリスタの半導体基体は上述の構
成を有する単位構造が図面の左右方向に多数連続
的に形成されているものである。それゆえ凹部は
図面ではその半分側のみ示されている。
成を有する単位構造が図面の左右方向に多数連続
的に形成されているものである。それゆえ凹部は
図面ではその半分側のみ示されている。
上述の半導体基体のメサ状部側面、すなわち主
表面１０２から凹部の底面１０３に至る部分は
SiO2膜７が形成されている。また、p+アノード
層が露出する主表面１０１にはアノード電極１
が、n+カソード層が露出する主表面１０２には
カソード電極２がそれぞれ形成されている。更に
p+ゲート領域８が露出する凹部の底面１０３お
よびSiO2膜７上には一体に形成されたゲート電
極３が形成されている。
表面１０２から凹部の底面１０３に至る部分は
SiO2膜７が形成されている。また、p+アノード
層が露出する主表面１０１にはアノード電極１
が、n+カソード層が露出する主表面１０２には
カソード電極２がそれぞれ形成されている。更に
p+ゲート領域８が露出する凹部の底面１０３お
よびSiO2膜７上には一体に形成されたゲート電
極３が形成されている。
本実施例では、p+ゲート領域８およびゲート
電極３が接合ゲートを形成し、SiO2膜７および
ゲート電極３が絶縁ゲートを形成する。そしてこ
れらのゲートはいずれも主電流通路に隣接して形
成されている。
電極３が接合ゲートを形成し、SiO2膜７および
ゲート電極３が絶縁ゲートを形成する。そしてこ
れらのゲートはいずれも主電流通路に隣接して形
成されている。
本実施例SIサイリスタを、そのアノード・カソ
ード電極間に主電圧が印加され、ゲート・カソー
ド電極間にゲート領域・ベース層間のpn接合が
逆バイアスされる極性の所定の制御電圧が印加さ
れたオフ状態からターンオンするには、ゲート・
カソード電極間の制御電圧を解除し、かわりに上
述したpn接合が順バイアスされる極性の電圧を
印加する。この電圧（ターンオン用ゲート電圧と
呼ぶ）により、半導体基体のSiO2膜７に隣接し
た部分にはキヤリヤ（電子）が瞬間的に発生する
ので、接合型ゲート構造の場合に比較して非常に
速くカソード層６からの電子に対する主電流通路
内の電位障壁を消滅させることができる。したが
つてカソード層６から電子がベース層５に非常に
速く注入される。注入された電子は電界によつ
て、アノード層前面まで走行し、n-p+接合に存
在するアノード層側のホールに対する電位障壁を
低くする。アノード層前面に到達する電子の量が
増加し上記の電位障壁が消滅すると、アノード層
からベース層へのホール注入が起るようになる。
このホールの注入によりカソードからベース層へ
の電子の注入が促進され、その結果さらにアノー
ド層からベース層へのホールの注入が促進され、
オン状態になる。オン状態になれば上述のターン
オン用ゲート電圧は解除してもよい。
ード電極間に主電圧が印加され、ゲート・カソー
ド電極間にゲート領域・ベース層間のpn接合が
逆バイアスされる極性の所定の制御電圧が印加さ
れたオフ状態からターンオンするには、ゲート・
カソード電極間の制御電圧を解除し、かわりに上
述したpn接合が順バイアスされる極性の電圧を
印加する。この電圧（ターンオン用ゲート電圧と
呼ぶ）により、半導体基体のSiO2膜７に隣接し
た部分にはキヤリヤ（電子）が瞬間的に発生する
ので、接合型ゲート構造の場合に比較して非常に
速くカソード層６からの電子に対する主電流通路
内の電位障壁を消滅させることができる。したが
つてカソード層６から電子がベース層５に非常に
速く注入される。注入された電子は電界によつ
て、アノード層前面まで走行し、n-p+接合に存
在するアノード層側のホールに対する電位障壁を
低くする。アノード層前面に到達する電子の量が
増加し上記の電位障壁が消滅すると、アノード層
からベース層へのホール注入が起るようになる。
このホールの注入によりカソードからベース層へ
の電子の注入が促進され、その結果さらにアノー
ド層からベース層へのホールの注入が促進され、
オン状態になる。オン状態になれば上述のターン
オン用ゲート電圧は解除してもよい。
本実施例SIサイリスタをオン状態からターンオ
フさせるには、ゲート・カソード電極間にゲート
電極が負となる極性の所定の制御電圧を印加す
る。ターンオフ動作において、ゲート領域８はベ
ース層５から正孔をゲート電極に掃き出す働きを
する。すなわちゲート・カソード電極間にゲート
電極が負電位となる電圧を印加すると、オン状態
時にアノード層から注入され主電流通路を通つて
流れていた主電流がゲート領域８を通つてゲート
電極３から流出するようになる。この場合、ベー
ス層５からホールがゲート領域８に掃き出され、
このホールはゲート電極３とゲート領域８の境界
で電子と再結合して消滅する。更に、負のゲート
電圧印加によりピンチオフ状態となるように絶縁
ゲート構造を主電流通路に沿つて設けることによ
り電圧阻止特性も改善される。
フさせるには、ゲート・カソード電極間にゲート
電極が負となる極性の所定の制御電圧を印加す
る。ターンオフ動作において、ゲート領域８はベ
ース層５から正孔をゲート電極に掃き出す働きを
する。すなわちゲート・カソード電極間にゲート
電極が負電位となる電圧を印加すると、オン状態
時にアノード層から注入され主電流通路を通つて
流れていた主電流がゲート領域８を通つてゲート
電極３から流出するようになる。この場合、ベー
ス層５からホールがゲート領域８に掃き出され、
このホールはゲート電極３とゲート領域８の境界
で電子と再結合して消滅する。更に、負のゲート
電圧印加によりピンチオフ状態となるように絶縁
ゲート構造を主電流通路に沿つて設けることによ
り電圧阻止特性も改善される。
このように、本実施例SIサイリスタによればス
イツチング時間、特にターンオン時間が短くな
る。そのためには、ターンオン用ゲート電圧によ
り半導体基体・SiO2膜界面に誘起される電子が、
ターンオンを十分に加勢できるように、主電流通
路の近くに存在するようにしなければならない。
本実施例ではSiO2膜７およびその上に形成され
るゲート電極３を主電流通路に隣接させて設け、
上述の要求を十分に満たしている。
イツチング時間、特にターンオン時間が短くな
る。そのためには、ターンオン用ゲート電圧によ
り半導体基体・SiO2膜界面に誘起される電子が、
ターンオンを十分に加勢できるように、主電流通
路の近くに存在するようにしなければならない。
本実施例ではSiO2膜７およびその上に形成され
るゲート電極３を主電流通路に隣接させて設け、
上述の要求を十分に満たしている。
第２図に本発明の第２の実施例を示す。第２図
において第１図と同一もしくは同等の部分は第１
図におけると同じ符号で示し、詳細な説明は省略
する。本実施例では、ゲート領域８の底部から主
表面１０２と略平行に延びる板状のゲート層９が
付加されている。ゲート層９はその一部がカソー
ド層６を主表面１０１に投影して生ずる投影部に
含まれるようにされ、かつ互いの端部が一定の距
離離されるように形成されている。この構成上の
特徴に基づき、本実施例ではターンオフ時に空乏
層によりピンチオフされるべき部分が上述した第
１の実施例と比較し狭くできる。したがつて、低
い制御電圧で主電圧阻止が可能となり、電圧阻止
ゲインが増大する。
において第１図と同一もしくは同等の部分は第１
図におけると同じ符号で示し、詳細な説明は省略
する。本実施例では、ゲート領域８の底部から主
表面１０２と略平行に延びる板状のゲート層９が
付加されている。ゲート層９はその一部がカソー
ド層６を主表面１０１に投影して生ずる投影部に
含まれるようにされ、かつ互いの端部が一定の距
離離されるように形成されている。この構成上の
特徴に基づき、本実施例ではターンオフ時に空乏
層によりピンチオフされるべき部分が上述した第
１の実施例と比較し狭くできる。したがつて、低
い制御電圧で主電圧阻止が可能となり、電圧阻止
ゲインが増大する。
また、ゲート層９の厚さおよび不純物濃度を選
定することにより、このゲート層９をも主電流通
路の一部として利用し得る。すなわち、カソー
ド・アノード電極間の主電流通路はこの場合、
n+nn-p+ダイオード構造と、n+npn-p+サイリス
タ構造となる。このように、本実施例によれば第
１の実施例での効果に加え、電流容量を犠牲にせ
ずにターンオフゲインを増大させることが可能で
ある。
定することにより、このゲート層９をも主電流通
路の一部として利用し得る。すなわち、カソー
ド・アノード電極間の主電流通路はこの場合、
n+nn-p+ダイオード構造と、n+npn-p+サイリス
タ構造となる。このように、本実施例によれば第
１の実施例での効果に加え、電流容量を犠牲にせ
ずにターンオフゲインを増大させることが可能で
ある。
本実施例でのようにベース層５１の不純物濃度
をベース層５のそれよりも増大させれば、ターン
オン時あるいはオン状態時にカソード層６からの
電子の注入が起りやすくなるので、ターンオン時
間の短縮あるいは順方向オン電圧の低減に効果が
ある。
をベース層５のそれよりも増大させれば、ターン
オン時あるいはオン状態時にカソード層６からの
電子の注入が起りやすくなるので、ターンオン時
間の短縮あるいは順方向オン電圧の低減に効果が
ある。
特に本実施例では、絶縁ゲート構造により誘起
された電子が、カソード層からの電子に対する主
電流通路内の電位障壁を消滅させ、カソード層か
らベース層５への電子の注入を促進させる効果に
加え、誘起された電子が直接上述のn+npn-p+サ
イリスタのターンオンに寄与するという効果があ
る。したがつて、p+n-pnn+サイリスタ領域のタ
ーンオンが接合型ゲートのみを有するこの種SIサ
イリスタの場合よりも速くなるのである。
された電子が、カソード層からの電子に対する主
電流通路内の電位障壁を消滅させ、カソード層か
らベース層５への電子の注入を促進させる効果に
加え、誘起された電子が直接上述のn+npn-p+サ
イリスタのターンオンに寄与するという効果があ
る。したがつて、p+n-pnn+サイリスタ領域のタ
ーンオンが接合型ゲートのみを有するこの種SIサ
イリスタの場合よりも速くなるのである。
このように、本実施例によれば高い電圧阻止ゲ
インが得られると同時に大電流を高速でスイツチ
ングできるという効果がある。
インが得られると同時に大電流を高速でスイツチ
ングできるという効果がある。
第３図に本発明の第３の実施例を示す。第３図
において第２図の実施例と異なる点は絶縁ゲート
構造の配置にある。すなわち、本実施例では第２
図の実施例におけるダイオード構造部分のカソー
ド層６を除去し、かわりに溝１０４を形成し、こ
の溝１０４の側面および底面にSiO2膜を形成し
更にその表面にゲート電極３を形成して絶縁ゲー
ト構造としたものである。
において第２図の実施例と異なる点は絶縁ゲート
構造の配置にある。すなわち、本実施例では第２
図の実施例におけるダイオード構造部分のカソー
ド層６を除去し、かわりに溝１０４を形成し、こ
の溝１０４の側面および底面にSiO2膜を形成し
更にその表面にゲート電極３を形成して絶縁ゲー
ト構造としたものである。
本実施例によれば、ターンオン時にゲート層９
が互いに対向する部分（チヤンネルと称する）に
絶縁ゲート構造により誘起された電子が高速で注
入されるので、ターンオン動作が更に加速され
る。また、本実施例のような板状ゲート層を有す
る構造においては、チヤンネル幅を狭くすればダ
イオード面積が狭まり、ゲート層９とベース層５
および５１との間のpn接合の拡散電位によりチ
ヤンネルに空乏層が生ずることと相俟つてターン
オン時間が長くなる傾向がある。しかし本実施例
によれば、絶縁ゲート構造によりターンオン動作
が加速されるので、チヤンネル幅を狭くして電圧
阻止ゲインを増大させたとしても、ターンオン時
間は左程増大されない。したがつて、第２図の実
施例と比較してターンオン時間を長くさせずに電
圧阻止ゲインを増大させ得るという効果を有す
る。
が互いに対向する部分（チヤンネルと称する）に
絶縁ゲート構造により誘起された電子が高速で注
入されるので、ターンオン動作が更に加速され
る。また、本実施例のような板状ゲート層を有す
る構造においては、チヤンネル幅を狭くすればダ
イオード面積が狭まり、ゲート層９とベース層５
および５１との間のpn接合の拡散電位によりチ
ヤンネルに空乏層が生ずることと相俟つてターン
オン時間が長くなる傾向がある。しかし本実施例
によれば、絶縁ゲート構造によりターンオン動作
が加速されるので、チヤンネル幅を狭くして電圧
阻止ゲインを増大させたとしても、ターンオン時
間は左程増大されない。したがつて、第２図の実
施例と比較してターンオン時間を長くさせずに電
圧阻止ゲインを増大させ得るという効果を有す
る。
第４図に本発明の第４の実施例を示す。第４図
において、第３図と異なる点は絶縁ゲート構造の
配置にある。すなわち、本実施例では絶縁ゲート
のためのSiO2膜およびその表面に形成されるゲ
ート電極が主表面１０２のチヤンネルに対向する
部分に形成された溝１０４の底部にのみ設けられ
ている。
において、第３図と異なる点は絶縁ゲート構造の
配置にある。すなわち、本実施例では絶縁ゲート
のためのSiO2膜およびその表面に形成されるゲ
ート電極が主表面１０２のチヤンネルに対向する
部分に形成された溝１０４の底部にのみ設けられ
ている。
本実施例によれば、第３図の実施例と比較して
溝１０４の側面に絶縁ゲート構造がないので、そ
の分同一面積の半導体基体中でのカソード層面
積、すなわち主電流通路を増大できるという効果
がある。また、ゲート電極３をメサ状部の側面に
形成する必要がないので、ゲート電極３の形成が
容易になるという効果がある。
溝１０４の側面に絶縁ゲート構造がないので、そ
の分同一面積の半導体基体中でのカソード層面
積、すなわち主電流通路を増大できるという効果
がある。また、ゲート電極３をメサ状部の側面に
形成する必要がないので、ゲート電極３の形成が
容易になるという効果がある。
なお、上述の第３図および第４図において、カ
ソード電極２およびゲート電極３はそれぞれ分割
されて示されているが、使用にあたつては、それ
ぞれ同種の電極は互いに電気的に接続されるもの
である。
ソード電極２およびゲート電極３はそれぞれ分割
されて示されているが、使用にあたつては、それ
ぞれ同種の電極は互いに電気的に接続されるもの
である。
第５図に本発明の第５の実施例を示す。本実施
例は、第２図の実施例において、ベース層５の不
純物濃度を１×1013cm-3以下に低くし、かつアノ
ード電極１とベース層５を高不純物濃度のn+型
領域１１と比較的高い不純物濃度のｎ型層５２を
用いて短絡した構造にしてある。本実施例ではア
ノード・カソード電極間に主電圧を印加した場
合、ベース層５の不純物濃度が非常に小さくなつ
ているので、この層の全領域が空乏層となり、ほ
ぼ一様の電界強度が得られる。この場合、周知の
ようにベース層５の不純物濃度が本実施例での場
合よりも高い場合、すなわち電界強度がベース層
５の厚さ方向で直線的に減少する場合に比較し
て、ベース層５の厚さが同じ場合、ほぼ２倍の最
大阻止電圧を実現できる。換言すれば、最大阻止
電圧が同じならば、ベース層の厚さを第２図の実
施例と比較して約半分とすることができる。した
がつてこの場合、ベース層５での順電圧降下は小
さくなり、同時にターンオン、ターンオフ動作も
速くなる。
例は、第２図の実施例において、ベース層５の不
純物濃度を１×1013cm-3以下に低くし、かつアノ
ード電極１とベース層５を高不純物濃度のn+型
領域１１と比較的高い不純物濃度のｎ型層５２を
用いて短絡した構造にしてある。本実施例ではア
ノード・カソード電極間に主電圧を印加した場
合、ベース層５の不純物濃度が非常に小さくなつ
ているので、この層の全領域が空乏層となり、ほ
ぼ一様の電界強度が得られる。この場合、周知の
ようにベース層５の不純物濃度が本実施例での場
合よりも高い場合、すなわち電界強度がベース層
５の厚さ方向で直線的に減少する場合に比較し
て、ベース層５の厚さが同じ場合、ほぼ２倍の最
大阻止電圧を実現できる。換言すれば、最大阻止
電圧が同じならば、ベース層の厚さを第２図の実
施例と比較して約半分とすることができる。した
がつてこの場合、ベース層５での順電圧降下は小
さくなり、同時にターンオン、ターンオフ動作も
速くなる。
また、本実施例では、ターンオフ時に、ベース
層内の残留キヤリヤ（電子）がn+領域１１を通
つてアノード電極へ掃き出されるので、ターンオ
フ動作が非常に速くなる。したがつて、本実施例
によればオン状態での順電圧降下が低く、かつ高
速高耐圧で電流容量の大きなSIサイリスタが実現
できる。
層内の残留キヤリヤ（電子）がn+領域１１を通
つてアノード電極へ掃き出されるので、ターンオ
フ動作が非常に速くなる。したがつて、本実施例
によればオン状態での順電圧降下が低く、かつ高
速高耐圧で電流容量の大きなSIサイリスタが実現
できる。
なお、第５図では第２図の実施例にn--型ベー
ス層およびｎ型層５２、n+型領域１１を導入し
た例について述べたが、これらの構成は第２図の
みならず、上述のすべての実施例に適用できるも
のである。
ス層およびｎ型層５２、n+型領域１１を導入し
た例について述べたが、これらの構成は第２図の
みならず、上述のすべての実施例に適用できるも
のである。
上述の各実施例のSIサイリスタは、従来公知の
半導体装置製造技術、例えば半導体結晶技術、酸
化技術、拡散技術、イオン注入技術、CVD技術、
蒸着技術、リソグラフイ技術等を用い容易に製造
できる。
半導体装置製造技術、例えば半導体結晶技術、酸
化技術、拡散技術、イオン注入技術、CVD技術、
蒸着技術、リソグラフイ技術等を用い容易に製造
できる。
上述の実施例では絶縁ゲートのためにSiO2膜
を用いた例で説明したが、本発明はこれに限定さ
れるものではなく、例えばSi3N4膜やAl2O3膜等、
他の絶縁物あるいは誘電体を使用し得る。また、
各半導体層あるいは領域の導電型をｎとｐで反転
させたものであつて良いことは勿論である。更
に、アノード層をカソード層と同じ主表面側に、
カソード層およびゲート領域とベース層を介して
離間させて形成し、アノード層露出部にアノード
電極を設けて成る横型SIサイリスタ構造とするこ
とも可能である。また、カソード電極とゲート電
極とを、同一高さにそろえたものであつてもよ
い。
を用いた例で説明したが、本発明はこれに限定さ
れるものではなく、例えばSi3N4膜やAl2O3膜等、
他の絶縁物あるいは誘電体を使用し得る。また、
各半導体層あるいは領域の導電型をｎとｐで反転
させたものであつて良いことは勿論である。更
に、アノード層をカソード層と同じ主表面側に、
カソード層およびゲート領域とベース層を介して
離間させて形成し、アノード層露出部にアノード
電極を設けて成る横型SIサイリスタ構造とするこ
とも可能である。また、カソード電極とゲート電
極とを、同一高さにそろえたものであつてもよ
い。
以上説明したように、本発明によればスイツチ
ング動作、特にターンオン動作の速いSIサイリス
タを得るのに効果がある。
ング動作、特にターンオン動作の速いSIサイリス
タを得るのに効果がある。
第１図ないし第５図はそれぞれ本発明の実施例
を示す要部拡大断面図である。 １……アノード電極、２……カソード電極、３
……ゲート電極、４……アノード層、５……ベー
ス層、６……カソード層、７……SiO2膜、８…
…ゲート領域、９……ゲート層。
を示す要部拡大断面図である。 １……アノード電極、２……カソード電極、３
……ゲート電極、４……アノード層、５……ベー
ス層、６……カソード層、７……SiO2膜、８…
…ゲート領域、９……ゲート層。
Claims (1)
- 【特許請求の範囲】 １ 一対の主表面を有し、他方の主表面が凹凸状
を有し、一方の主表面に隣接する一方導電型の第
１のエミツタ領域と、第１のエミツタ領域に隣接
して第１のエミツタ領域との間に第１のpn接合
を形成する他方導電型のベース領域と、他方の主
表面の凹凸状の頂面及びベース領域に隣接しベー
ス領域よりも高不純物濃度を有する他方導電型の
第２のエミツタ領域と、他方の主表面の凹凸状の
底面及びベース領域に隣接しベース領域との間に
第２のpn接合を形成するゲート領域とを有する
半導体基体と、 半導体基体の第１及び第２のエミツタ領域の露
出部に形成された一対の主電極と、 半導体基体のゲート領域の露出部に形成された
接合ゲート電極と、 半導体基体の他方の主表面の頂面と底面とを連
絡する側面上にあつて一部が第２のエミツタ領域
上に位置するように形成された誘電体層と、 誘電体層上に設けられた一部が誘電体層を介し
て第２のエミツタ領域上に延び、接合ゲートと電
気的に接続された絶縁ゲート電極と、 を具備することを特徴とする静電誘導サイリス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5722581A JPS57172765A (en) | 1981-04-17 | 1981-04-17 | Electrostatic induction thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5722581A JPS57172765A (en) | 1981-04-17 | 1981-04-17 | Electrostatic induction thyristor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57172765A JPS57172765A (en) | 1982-10-23 |
| JPH0241182B2 true JPH0241182B2 (ja) | 1990-09-14 |
Family
ID=13049581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5722581A Granted JPS57172765A (en) | 1981-04-17 | 1981-04-17 | Electrostatic induction thyristor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57172765A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6144463A (ja) * | 1984-08-08 | 1986-03-04 | Toyo Electric Mfg Co Ltd | サイリスタのエミツタ短絡構造 |
| CH670173A5 (ja) * | 1986-06-03 | 1989-05-12 | Bbc Brown Boveri & Cie | |
| JP3052648B2 (ja) * | 1993-02-21 | 2000-06-19 | 日産自動車株式会社 | 半導体装置 |
| JP2561413B2 (ja) * | 1993-02-23 | 1996-12-11 | 日産自動車株式会社 | 半導体装置 |
| EP1128443B1 (en) * | 1998-10-09 | 2009-12-30 | The Kansai Electric Power Co., Inc. | Field-effect semiconductor device and fabrication method thereof |
| JP5230970B2 (ja) * | 2007-06-18 | 2013-07-10 | ローム株式会社 | 半導体装置 |
| US8766317B2 (en) | 2007-06-18 | 2014-07-01 | Rohm Co., Ltd. | Semiconductor device |
| CN106024864A (zh) * | 2016-06-28 | 2016-10-12 | 长安大学 | P沟碳化硅静电感应晶闸管及其制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5599774A (en) * | 1979-01-26 | 1980-07-30 | Semiconductor Res Found | Electrostatic induction type thyristor |
| JPS55108768A (en) * | 1979-02-13 | 1980-08-21 | Semiconductor Res Found | Electrostatic induction thyristor |
-
1981
- 1981-04-17 JP JP5722581A patent/JPS57172765A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5599774A (en) * | 1979-01-26 | 1980-07-30 | Semiconductor Res Found | Electrostatic induction type thyristor |
| JPS55108768A (en) * | 1979-02-13 | 1980-08-21 | Semiconductor Res Found | Electrostatic induction thyristor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57172765A (en) | 1982-10-23 |
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