JP3321185B2 - 高耐圧半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 24
- 230000000903 blocking effect Effects 0.000 claims description 32
- 230000015556 catabolic process Effects 0.000 claims description 19
- 239000004020 conductor Substances 0.000 claims 1
- 238000011084 recovery Methods 0.000 description 19
- 238000009792 diffusion process Methods 0.000 description 17
- 238000010586 diagram Methods 0.000 description 16
- 239000012535 impurity Substances 0.000 description 12
- 238000002347 injection Methods 0.000 description 12
- 239000007924 injection Substances 0.000 description 12
- 230000003071 parasitic effect Effects 0.000 description 11
- 230000000694 effects Effects 0.000 description 10
- 238000009825 accumulation Methods 0.000 description 4
- 239000000969 carrier Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- KRTSDMXIXPKRQR-AATRIKPKSA-N monocrotophos Chemical compound CNC(=O)\C=C(/C)OP(=O)(OC)OC KRTSDMXIXPKRQR-AATRIKPKSA-N 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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Description
［発明の目的］
【０００１】
【産業上の利用分野】本発明は、電力用の高耐圧半導体
装置に関する。
装置に関する。
【０００２】図２８は、従来の高耐圧ダイオードの要部
断面構造と不純物濃度分布およびオン状態のキャリア濃
度分布を示している。ｎ- 型シリコンからなる高抵抗ベ
ース層１の一方の面にｐ+ 型アノード層２を介してアノ
ード電極３が形成され、他方の面にｎ+ 型カソード層４
を介してカソード電極５が形成されている。阻止電圧４
５００Ｖ級の高耐圧ダイオードの場合、各部の不純物濃
度および寸法は、高抵抗ベース層１が不純物濃度１．０
×１０13〜１．８×１０13／cm 3 （以下、／ 3 と表
記）、厚み４５０〜９００μm 、ｐ+ 型アノード層２お
よびｎ+ 型カソード層４は表面濃度１×１０19／ 3 、
厚み１４〜７０μm に設定される。この様な高耐圧ダイ
オードにおいて、１００Ａ／cm 2 （以下、／ 2 と表
記）程度の電流でオン電圧約２．６Ｖが得られる。高耐
圧特性は接合終端部をベベル構造とすることで達成され
ている。
断面構造と不純物濃度分布およびオン状態のキャリア濃
度分布を示している。ｎ- 型シリコンからなる高抵抗ベ
ース層１の一方の面にｐ+ 型アノード層２を介してアノ
ード電極３が形成され、他方の面にｎ+ 型カソード層４
を介してカソード電極５が形成されている。阻止電圧４
５００Ｖ級の高耐圧ダイオードの場合、各部の不純物濃
度および寸法は、高抵抗ベース層１が不純物濃度１．０
×１０13〜１．８×１０13／cm 3 （以下、／ 3 と表
記）、厚み４５０〜９００μm 、ｐ+ 型アノード層２お
よびｎ+ 型カソード層４は表面濃度１×１０19／ 3 、
厚み１４〜７０μm に設定される。この様な高耐圧ダイ
オードにおいて、１００Ａ／cm 2 （以下、／ 2 と表
記）程度の電流でオン電圧約２．６Ｖが得られる。高耐
圧特性は接合終端部をベベル構造とすることで達成され
ている。
【０００３】従来の高耐圧ダイオードでは、高注入状態
において高抵抗ベース層１には多量のキャリアが蓄積し
ている。そのキャリア分布は図２８に示す通りである。
特に電子注入および正孔注入があるｎ+ 型カソード層４
およびｐ+ 型アノード層２の近傍で高いキャリア濃度を
示す。この様に多量のキャリアが蓄積している結果、逆
バイアスを印加したオフ時には大きい逆回復電流が流れ
る。例えば上述した素子パラメータの場合、逆方向印加
電圧１０００Ｖ，電流変化率ｄｉ／ｄｔ＝２００Ａ／cm
2 でオフした時、１０ｍＡ（１００Ａ／cm2 ）程度の逆
回復電流が流れる。したがってこの逆回復電流により大
きい電力を消費し、発熱を生じる。これは、高速のスイ
ッチングを妨げる原因となる。
において高抵抗ベース層１には多量のキャリアが蓄積し
ている。そのキャリア分布は図２８に示す通りである。
特に電子注入および正孔注入があるｎ+ 型カソード層４
およびｐ+ 型アノード層２の近傍で高いキャリア濃度を
示す。この様に多量のキャリアが蓄積している結果、逆
バイアスを印加したオフ時には大きい逆回復電流が流れ
る。例えば上述した素子パラメータの場合、逆方向印加
電圧１０００Ｖ，電流変化率ｄｉ／ｄｔ＝２００Ａ／cm
2 でオフした時、１０ｍＡ（１００Ａ／cm2 ）程度の逆
回復電流が流れる。したがってこの逆回復電流により大
きい電力を消費し、発熱を生じる。これは、高速のスイ
ッチングを妨げる原因となる。
【０００４】高耐圧ダイオードの逆回復特性を改善する
方法として、ｐ+ 型アノード層の表面不純物濃度を下
げ、その厚みを薄くすることが有効であることは知られ
ている（例えば、IEEE TRANSACTIONS OF ELECTRON DEVI
CES ，VOL-23，NO.8 1976 MASAYOSHI et al，“High
Current Characteristics of Asymmetrical P-i-N Dio
des Having Low Foward Voltage Drops ”）。これは、
ｐ+ 型アノード層側の正孔注入効率を下げることによっ
て、逆回復時の初期に空乏層が拡がる接合付近のキャリ
アをオン状態で少なくしておくことができるためといわ
れる。
方法として、ｐ+ 型アノード層の表面不純物濃度を下
げ、その厚みを薄くすることが有効であることは知られ
ている（例えば、IEEE TRANSACTIONS OF ELECTRON DEVI
CES ，VOL-23，NO.8 1976 MASAYOSHI et al，“High
Current Characteristics of Asymmetrical P-i-N Dio
des Having Low Foward Voltage Drops ”）。これは、
ｐ+ 型アノード層側の正孔注入効率を下げることによっ
て、逆回復時の初期に空乏層が拡がる接合付近のキャリ
アをオン状態で少なくしておくことができるためといわ
れる。
【０００５】しかしながら、ｐ＋型アノード層の表面濃
度を下げることは、アノード電極とのオーミック接触を
十分低抵抗にすることを困難にする。電力用として必要
な良好なオーミック接触をとるためにはアノード層の表
面濃度を１×１０１９／ｃｍ ３程度にすることが必要で
ある。またアノード層の濃度を低くしてしかも厚みを薄
くすると、逆バイアス印加時にアノード層内に伸びる空
乏層がアノード電極にまで達する状態になり、十分な高
耐圧特性が得られなくなる。
度を下げることは、アノード電極とのオーミック接触を
十分低抵抗にすることを困難にする。電力用として必要
な良好なオーミック接触をとるためにはアノード層の表
面濃度を１×１０１９／ｃｍ ３程度にすることが必要で
ある。またアノード層の濃度を低くしてしかも厚みを薄
くすると、逆バイアス印加時にアノード層内に伸びる空
乏層がアノード電極にまで達する状態になり、十分な高
耐圧特性が得られなくなる。
【０００６】
【発明が解決しようとする課題】以上のように従来の高
耐圧ダイオードでは、厚い高抵抗ベース層でのキャリア
蓄積に起因してオフ時に大きい逆回復電流が流れ、これ
により高速スイッチングが妨げられる。またアノード側
での蓄積キャリアを少なくするためにアノード層を比較
的低濃度で薄いものとすると、良好なオーミック電極の
形成ができなくなり、また高耐圧特性が得られなくな
る、という問題があった。同様の問題は、高耐圧ダイオ
ードに限られず、同様のダイオード構造を内蔵するサイ
リスタやバイポーラトランジスタ等の他の素子にもあ
る。本発明はこの様な問題を解決して、逆回復特性を改
善して低消費電力化，高速化を可能とした高耐圧半導体
装置を提供することを目的とする。 ［発明の構成］
耐圧ダイオードでは、厚い高抵抗ベース層でのキャリア
蓄積に起因してオフ時に大きい逆回復電流が流れ、これ
により高速スイッチングが妨げられる。またアノード側
での蓄積キャリアを少なくするためにアノード層を比較
的低濃度で薄いものとすると、良好なオーミック電極の
形成ができなくなり、また高耐圧特性が得られなくな
る、という問題があった。同様の問題は、高耐圧ダイオ
ードに限られず、同様のダイオード構造を内蔵するサイ
リスタやバイポーラトランジスタ等の他の素子にもあ
る。本発明はこの様な問題を解決して、逆回復特性を改
善して低消費電力化，高速化を可能とした高耐圧半導体
装置を提供することを目的とする。 ［発明の構成］
【０００７】
【課題を解決するための手段】本発明に係る高耐圧半導
体装置は、第１導電型半導体層、この第１導電型半導体
層の一方の表面部に形成された第２導電型半導体層、お
よびこの第２導電型半導体層の表面部に形成された第２
導電型で高濃度のコンタクト層と、このコンタクト層内
に形成された第１導電型で高濃度の電流ブロッキング層
と、前記コンタクト層と電流ブロッキング層に同時にコ
ンタクトして形成された主電極とを備え、かつ前記電流
ブロッキング層は前記コンタクト層よりも深く形成され
ていることを特徴としている。
体装置は、第１導電型半導体層、この第１導電型半導体
層の一方の表面部に形成された第２導電型半導体層、お
よびこの第２導電型半導体層の表面部に形成された第２
導電型で高濃度のコンタクト層と、このコンタクト層内
に形成された第１導電型で高濃度の電流ブロッキング層
と、前記コンタクト層と電流ブロッキング層に同時にコ
ンタクトして形成された主電極とを備え、かつ前記電流
ブロッキング層は前記コンタクト層よりも深く形成され
ていることを特徴としている。
【０００８】
【０００９】
【００１０】
【００１１】
【実施例】以下、本発明の実施例を説明する。以下の実
施例では、第１導電型をｎ型，第２導電型をｐ型とす
る。
施例では、第１導電型をｎ型，第２導電型をｐ型とす
る。
【００１２】図１(a) (b) は、一実施例の高耐圧ダイオ
ードのアノード側平面図とそのＡ―Ａ′断面図である。
高抵抗のｎ- 型ベース層１の一方の面には選択的に高濃
度のｐ型エミッタ層（アノード層）２が拡散形成されて
いる。ｐ型アノード層２は、ｎ- 型ベース層１に拡散形
成されたアノード層本体であるｐ+ 型層２1 と、その表
面部に拡散形成されたより高濃度のｐ++型層２2 により
構成されている。またｐ++型層２2 の中には、図１(a)
に示すようにストライプパターンをもった複数本の高濃
度のｎ++型層６が拡散形成されている。そしてｐ++型層
２2 とｎ++型層６に同時にコンタクトするようにアノー
ド電極４が形成されている。
ードのアノード側平面図とそのＡ―Ａ′断面図である。
高抵抗のｎ- 型ベース層１の一方の面には選択的に高濃
度のｐ型エミッタ層（アノード層）２が拡散形成されて
いる。ｐ型アノード層２は、ｎ- 型ベース層１に拡散形
成されたアノード層本体であるｐ+ 型層２1 と、その表
面部に拡散形成されたより高濃度のｐ++型層２2 により
構成されている。またｐ++型層２2 の中には、図１(a)
に示すようにストライプパターンをもった複数本の高濃
度のｎ++型層６が拡散形成されている。そしてｐ++型層
２2 とｎ++型層６に同時にコンタクトするようにアノー
ド電極４が形成されている。
【００１３】ｐ++型層２2 は、アノード電極４がアノー
ド層２に対して低抵抗のオーミックコンタクトをとるた
めのコンタクト層であり、ｎ++型層６は、アノード層２
からｎ- 型ベース層１への正孔注入の面積を減ずるため
の、電流ブロッキング層である。したがってこれらのｐ
++型層２2 とｎ++型層６は、低抵抗接触と正孔注入量の
兼ね合いで所定の面積比をもって互いに分散した状態で
形成される。
ド層２に対して低抵抗のオーミックコンタクトをとるた
めのコンタクト層であり、ｎ++型層６は、アノード層２
からｎ- 型ベース層１への正孔注入の面積を減ずるため
の、電流ブロッキング層である。したがってこれらのｐ
++型層２2 とｎ++型層６は、低抵抗接触と正孔注入量の
兼ね合いで所定の面積比をもって互いに分散した状態で
形成される。
【００１４】ｎ- 型ベース層１の他方の面には高濃度の
ｎ+ 型カソード層３が全面に形成され、これにカソード
電極５が形成されている。ｎ- 型ベース層１のアノード
側に露出する面は、酸化膜７で覆われている。
ｎ+ 型カソード層３が全面に形成され、これにカソード
電極５が形成されている。ｎ- 型ベース層１のアノード
側に露出する面は、酸化膜７で覆われている。
【００１５】より具体的な各部の不純物濃度および形状
の例を説明する。図２は、この実施例のダイオードのア
ノード側のｐ＋＋型層２２とこれに隣接するｎ＋＋型層
６からなる基本構成部分の断面を取り出して、そのＡ−
Ａ′，Ｂ−Ｂ′断面の不純物濃度分布を示している。ｎ
−型べース層１は、厚さが４５０μｍ，不純物濃度１×
１０１３／ｃｍ ３であり、ｐ＋型層２１は、拡散深さ
１．５μｍ，表面濃度１×１０１７／ｃｍ ３であり、ｐ
＋＋型層２２は拡散深さ０．３μｍ，表面濃度１×１０
１９／ｃｍ ３であり、ｎ＋＋型層６は拡散深さ０．４μ
ｍ，表面濃度１×１０１９／ｃｍ ３であり、ｎ＋型カソ
ード層３は拡散深さ１５μｍ，表面濃度１×１０２０／
ｃｍ ３である。ｐ＋型層２１のｎ＋＋型層６下の部分の
シート抵抗ρは、 ５００Ω／□＜ρ＜２００００Ω／□
の例を説明する。図２は、この実施例のダイオードのア
ノード側のｐ＋＋型層２２とこれに隣接するｎ＋＋型層
６からなる基本構成部分の断面を取り出して、そのＡ−
Ａ′，Ｂ−Ｂ′断面の不純物濃度分布を示している。ｎ
−型べース層１は、厚さが４５０μｍ，不純物濃度１×
１０１３／ｃｍ ３であり、ｐ＋型層２１は、拡散深さ
１．５μｍ，表面濃度１×１０１７／ｃｍ ３であり、ｐ
＋＋型層２２は拡散深さ０．３μｍ，表面濃度１×１０
１９／ｃｍ ３であり、ｎ＋＋型層６は拡散深さ０．４μ
ｍ，表面濃度１×１０１９／ｃｍ ３であり、ｎ＋型カソ
ード層３は拡散深さ１５μｍ，表面濃度１×１０２０／
ｃｍ ３である。ｐ＋型層２１のｎ＋＋型層６下の部分の
シート抵抗ρは、 ５００Ω／□＜ρ＜２００００Ω／□
【００１６】の範囲に設定することが望ましい。交互に
ストライプ状に配列されるｎ++型層６の幅ｄ1 と、ｐ++
型層２2 の幅ｄ2 とは、ｄ1 ≦ｄ2 に設定されるが、具
体的にこの実施例ではｄ1 ＝ｄ2 である。また逆回復時
の電流集中を考慮して、ｄ1 ＜１５μm に設定すること
が望ましい。これにより、破壊耐量の向上が図られる。
ストライプ状に配列されるｎ++型層６の幅ｄ1 と、ｐ++
型層２2 の幅ｄ2 とは、ｄ1 ≦ｄ2 に設定されるが、具
体的にこの実施例ではｄ1 ＝ｄ2 である。また逆回復時
の電流集中を考慮して、ｄ1 ＜１５μm に設定すること
が望ましい。これにより、破壊耐量の向上が図られる。
【００１７】図２には、以上のような不純物濃度分布お
よび形状寸法に設定した高耐圧ダイオードのオン状態
（高注入状態）でのｎ- 型ベース層１内でのキャリア濃
度分布が、従来例（破線）と共に示されている。
よび形状寸法に設定した高耐圧ダイオードのオン状態
（高注入状態）でのｎ- 型ベース層１内でのキャリア濃
度分布が、従来例（破線）と共に示されている。
【００１８】この実施例によれば、ｐ型アノード層２
が、従来に比べると低濃度のｐ＋型層２１を主体とし、
かつアノード層２からの正孔注入を抑制するブロッキン
グ層としてｎ＋＋型層６を設けたことによって、図２に
示すように高注入状態においては、ｎ−型ベース層１内
でのキャリア濃度分布が、カソード側で１×１０１７／
ｃｍ ３であるのに対して、アノード側ではこれより一桁
以上少ない１×１０１６／ｃｍ ３程度になる。この様に
ｎ−型べース層１内でのアノード側でのキャリア濃度が
少なくなる結果、逆回復特性が改善される。
が、従来に比べると低濃度のｐ＋型層２１を主体とし、
かつアノード層２からの正孔注入を抑制するブロッキン
グ層としてｎ＋＋型層６を設けたことによって、図２に
示すように高注入状態においては、ｎ−型ベース層１内
でのキャリア濃度分布が、カソード側で１×１０１７／
ｃｍ ３であるのに対して、アノード側ではこれより一桁
以上少ない１×１０１６／ｃｍ ３程度になる。この様に
ｎ−型べース層１内でのアノード側でのキャリア濃度が
少なくなる結果、逆回復特性が改善される。
【００１９】図３は、この実施例のダイオードでの逆回
復特性を従来例と比較して示している。電流密度１００
Ａ／ｃｍ ２（オン電圧２．６Ｖ）で、印加電圧１０００
Ｖ、ｄｉ／ｄｔ＝−２００Ａ／μｓｅｃでの波形であ
る。
復特性を従来例と比較して示している。電流密度１００
Ａ／ｃｍ ２（オン電圧２．６Ｖ）で、印加電圧１０００
Ｖ、ｄｉ／ｄｔ＝−２００Ａ／μｓｅｃでの波形であ
る。
【００２０】ところで、アノード層２内に注入ブロッキ
ング層としてｎ+ 型層６を形成したことにより、逆回復
時に寄生トランジスタ効果が生じる可能性がある。これ
は図４に示すように、逆回復電流がアノード層２のｐ+
型層２1 内を横方向に流れて、ｐ+ 型層２1 とｎ++型層
６の間の電圧Ｖがビルトイン電圧（０．５Ｖ）以上の順
方向バイアスとなることにより発生する。したがってこ
れを抑制することが必要である。
ング層としてｎ+ 型層６を形成したことにより、逆回復
時に寄生トランジスタ効果が生じる可能性がある。これ
は図４に示すように、逆回復電流がアノード層２のｐ+
型層２1 内を横方向に流れて、ｐ+ 型層２1 とｎ++型層
６の間の電圧Ｖがビルトイン電圧（０．５Ｖ）以上の順
方向バイアスとなることにより発生する。したがってこ
れを抑制することが必要である。
【００２１】ｎ++型層６直下のｐ+ 型層２1 中の横方向
電圧降下Ｖの値は、ｎ++型層６直下のｐ+ 型層２1 のシ
ート抵抗ρp+とそこを流れる電流密度ｉと、ｎ++型層６
の幅ｄ1 を用いて、 Ｖ＝ρp+（ｉ／２）（ｄ1 2 ／４)
電圧降下Ｖの値は、ｎ++型層６直下のｐ+ 型層２1 のシ
ート抵抗ρp+とそこを流れる電流密度ｉと、ｎ++型層６
の幅ｄ1 を用いて、 Ｖ＝ρp+（ｉ／２）（ｄ1 2 ／４)
【００２２】と表すことができる。この電圧Ｖがビルト
イン電圧０．５ボルトよりも小さければ、ｎ++ｐ+ ｎ-
ｎ+ の寄生トランジスタが動作することはなく、スイッ
チング損失が低減される。
イン電圧０．５ボルトよりも小さければ、ｎ++ｐ+ ｎ-
ｎ+ の寄生トランジスタが動作することはなく、スイッ
チング損失が低減される。
【００２３】以上の寄生トランジスタ動作防止の条件
を、ｎ++型層６とｐ++型層２2 の分散配置のあらゆる場
合を想定してより一般化して説明すれば、次のようにな
る。素子に流れる電流の密度をｉ［Ａ／cm2 ］、ｎ++型
層６直下のｐ+ 型層２1 のシート抵抗をρp （Ω／
□）、ｎ++型層６の領域の点の集合をＡ（ａ）、ｎ++型
層６の領域とｐ++型層２2 の領域の境界上の点の集合を
Ｂ（ｂ）とする。このとき、このとき任意の点ａからｂ
までの距離をｄabとして、 Ｄ＝max （min ｄab） を満たす距離Ｄ［cm］、およびｎ++型層６とｐ+ 型層２1
間の接合電圧をＶ［ボルト］としたとき、 Ｖ＞ρp+（ｉ／２）Ｄ2 を満たせばよい。図５は、以上の寄生トランジスタが動
作する条件をシート抵抗ρp+およびｎ++型層６の幅ｄ1
との関係で示したものである。
を、ｎ++型層６とｐ++型層２2 の分散配置のあらゆる場
合を想定してより一般化して説明すれば、次のようにな
る。素子に流れる電流の密度をｉ［Ａ／cm2 ］、ｎ++型
層６直下のｐ+ 型層２1 のシート抵抗をρp （Ω／
□）、ｎ++型層６の領域の点の集合をＡ（ａ）、ｎ++型
層６の領域とｐ++型層２2 の領域の境界上の点の集合を
Ｂ（ｂ）とする。このとき、このとき任意の点ａからｂ
までの距離をｄabとして、 Ｄ＝max （min ｄab） を満たす距離Ｄ［cm］、およびｎ++型層６とｐ+ 型層２1
間の接合電圧をＶ［ボルト］としたとき、 Ｖ＞ρp+（ｉ／２）Ｄ2 を満たせばよい。図５は、以上の寄生トランジスタが動
作する条件をシート抵抗ρp+およびｎ++型層６の幅ｄ1
との関係で示したものである。
【００２４】アノード層のｐ＋型層２１のシート抵抗が
２００００Ω／□の場合で、電流密度（電流集中がある
場合にはその最大電流値と同じ）が１００Ａ／ｃｍ ２で
ある時、ｄｌ＝１５μｍで、Ｖｊ＝０．５Ｖとなる。こ
のことから、ｄｌ＜１５μｍとすることが寄生トランジ
スタ効果を抑制するために必要である。電流密度が２０
０Ａ／ｃｍ ２のときは、ｄｌ＜７．５μｍ、さらに電流
密度が５００Ａ／ｃｍ ２のときは、ｄｌ＜３μｍとす
る。
２００００Ω／□の場合で、電流密度（電流集中がある
場合にはその最大電流値と同じ）が１００Ａ／ｃｍ ２で
ある時、ｄｌ＝１５μｍで、Ｖｊ＝０．５Ｖとなる。こ
のことから、ｄｌ＜１５μｍとすることが寄生トランジ
スタ効果を抑制するために必要である。電流密度が２０
０Ａ／ｃｍ ２のときは、ｄｌ＜７．５μｍ、さらに電流
密度が５００Ａ／ｃｍ ２のときは、ｄｌ＜３μｍとす
る。
【００２５】また素子面積が小さくしたがって電流集中
が少ない時は、ｄ1 を比較的大きく選ぶことができる
が、素子面積が大きく電流集中がある場合にはｄ1 は小
さく、例えば３μm 以下に選ぶことが望ましい。
が少ない時は、ｄ1 を比較的大きく選ぶことができる
が、素子面積が大きく電流集中がある場合にはｄ1 は小
さく、例えば３μm 以下に選ぶことが望ましい。
【００２６】なお、以上のｎ++型層６のパターンと幅ｄ
1 の関係の幾つかの例を、図６に示した。これらのパタ
ーンのいずれを選ぶ場合にも、上述した条件を考慮して
寄生バイポーラトランジスタ効果を抑制することが重要
である。
1 の関係の幾つかの例を、図６に示した。これらのパタ
ーンのいずれを選ぶ場合にも、上述した条件を考慮して
寄生バイポーラトランジスタ効果を抑制することが重要
である。
【００２７】図７〜図１１は、別の実施例の高耐圧ダイ
オードの要部構造と不純物濃度分布およびオン状態のキ
ャリア濃度分布を、先の実施例の図２と対応させて示し
たものである。
オードの要部構造と不純物濃度分布およびオン状態のキ
ャリア濃度分布を、先の実施例の図２と対応させて示し
たものである。
【００２８】図７の実施例では、ｎ- 型ベース層１のア
ノード側寄りにライフタイム・キラーを選択的に導入し
て低キャリアライフタイム領域８を形成している。この
ライフタイム制御は例えばＨ+ またはＨｅ+ 照射等の技
術を利用することにより容易に行うことができる。この
様な低キャリアライフィム領域８を形成することによ
り、逆回復時のバックパワー耐量の向上が図られる。図
８は、ｎ- 型ベース層１のカソード側寄りに先の実施例
と同様にして低キャリアライフタイム領域８を形成した
ものである。図９の実施例では、図７と異なり、低キャ
リアライフタイム領域９をｐ++型層２2 の領域直下に選
択的に形成している。
ノード側寄りにライフタイム・キラーを選択的に導入し
て低キャリアライフタイム領域８を形成している。この
ライフタイム制御は例えばＨ+ またはＨｅ+ 照射等の技
術を利用することにより容易に行うことができる。この
様な低キャリアライフィム領域８を形成することによ
り、逆回復時のバックパワー耐量の向上が図られる。図
８は、ｎ- 型ベース層１のカソード側寄りに先の実施例
と同様にして低キャリアライフタイム領域８を形成した
ものである。図９の実施例では、図７と異なり、低キャ
リアライフタイム領域９をｐ++型層２2 の領域直下に選
択的に形成している。
【００２９】図１０の実施例では、アノード側のみなら
ず、カソード側にもキャリア注入のブロッキング層を設
けている。すなわち、カソード層３をｎ+ 型層３1 とこ
れより高濃度のｎ++型層３2 の二層構造とし、かつｎ++
型層３2 と交互にｐ++型層１０がカソード側表面に形成
されている。ここで、ｎ++型層３2 の幅ｄ3 とｐ++型層
１０の幅ｄ4 は、ｄ3 ＝ｄ4 である。
ず、カソード側にもキャリア注入のブロッキング層を設
けている。すなわち、カソード層３をｎ+ 型層３1 とこ
れより高濃度のｎ++型層３2 の二層構造とし、かつｎ++
型層３2 と交互にｐ++型層１０がカソード側表面に形成
されている。ここで、ｎ++型層３2 の幅ｄ3 とｐ++型層
１０の幅ｄ4 は、ｄ3 ＝ｄ4 である。
【００３０】この実施例によれば、高注入状態でのｎ-
型ベース層１のキャリア濃度がアノード側，カソード側
共に従来より低くなり、したがって逆回復特性はより改
善される。
型ベース層１のキャリア濃度がアノード側，カソード側
共に従来より低くなり、したがって逆回復特性はより改
善される。
【００３１】以上の実施例に於いて、電流ブロッキング
層となる高濃度層例えば、図１の実施例でのｎ++型層６
は、ｐ++型層２2 内にストライプ状に複数本配設した
が、このパターンは種々変形することができる。その変
形例を図１(a) に対応させて、図１１〜図１３に示す。
層となる高濃度層例えば、図１の実施例でのｎ++型層６
は、ｐ++型層２2 内にストライプ状に複数本配設した
が、このパターンは種々変形することができる。その変
形例を図１(a) に対応させて、図１１〜図１３に示す。
【００３２】図１１は、ｎ++型層６をアノード層２内に
拡散形成した後、そのなかに複数のｐ ++ 型層２2 を分散
させて拡散形成している。図１２および図１３は、図１
の実施例と同様に、ｐ++型層２2 を拡散形成した後、複
数のｎ++型層６をストライプ状ではなく散点状に拡散形
成している。本発明は、接合終端部に各種の高耐圧化の
ための構造を導入したダイオードにも適用することがで
きる。その様な実施例を以下に説明する。
拡散形成した後、そのなかに複数のｐ ++ 型層２2 を分散
させて拡散形成している。図１２および図１３は、図１
の実施例と同様に、ｐ++型層２2 を拡散形成した後、複
数のｎ++型層６をストライプ状ではなく散点状に拡散形
成している。本発明は、接合終端部に各種の高耐圧化の
ための構造を導入したダイオードにも適用することがで
きる。その様な実施例を以下に説明する。
【００３３】図１４は、ｐ型アノード層２の外側にｐ+
型のガードリング層１１（１１1 ，１１2 ）を形成した
場合の実施例である。ガードリング層１１の外側にはさ
らに電位固定用のｎ+ 型層１２が形成されている。この
実施例では、アノード側の電流ブロッキング層としての
ｎ++型層６が、接合終端部近傍に選択的に形成されてい
る。カソード側もアノード側と同様に、ｎ+ 型層３とｎ
++型層３2 の二重構造として、接合終端部直下の領域に
電流ブロッキング層としてのｐ++型層１０が形成されて
いる。
型のガードリング層１１（１１1 ，１１2 ）を形成した
場合の実施例である。ガードリング層１１の外側にはさ
らに電位固定用のｎ+ 型層１２が形成されている。この
実施例では、アノード側の電流ブロッキング層としての
ｎ++型層６が、接合終端部近傍に選択的に形成されてい
る。カソード側もアノード側と同様に、ｎ+ 型層３とｎ
++型層３2 の二重構造として、接合終端部直下の領域に
電流ブロッキング層としてのｐ++型層１０が形成されて
いる。
【００３４】図１５は、ｐ型アノード層２の外側にｐ+
型のガードリング層１１（１１1 ，１１2 ）を形成する
と同時に、その接合終端部近傍のｎ- 型ベース層１内に
低キャリアライフタイム領域１３を形成した実施例であ
る。
型のガードリング層１１（１１1 ，１１2 ）を形成する
と同時に、その接合終端部近傍のｎ- 型ベース層１内に
低キャリアライフタイム領域１３を形成した実施例であ
る。
【００３５】図１６は、ｐ型アノード層２の外側にｐ-
型のリサーフ層１４を形成し、さらにこのリサーフ層１
４上からその外側の領域に酸化膜７を介してＳＩＰＯＳ
等の高抵抗膜１５を配設した場合の実施例である。高抵
抗膜１５は、一端がアノード層２に接続され、他端がア
ノード層から所定距離はなれたｎ- 型ベース層内に形成
されたｎ+ 型層１２に接続されている。
型のリサーフ層１４を形成し、さらにこのリサーフ層１
４上からその外側の領域に酸化膜７を介してＳＩＰＯＳ
等の高抵抗膜１５を配設した場合の実施例である。高抵
抗膜１５は、一端がアノード層２に接続され、他端がア
ノード層から所定距離はなれたｎ- 型ベース層内に形成
されたｎ+ 型層１２に接続されている。
【００３６】図１７は、図１６の構造を基本として、こ
れに圧接用電極１６，１７を適用する場合の実施例であ
る。圧接用電極１６，１７が圧接する領域の外側は例え
ばポリイミドやエンキャップシリコンコーンゴム等の絶
縁物１８で覆われている。図１８は、図１７の実施例に
対して更に、ｎ- 型ベース層１内に低キャリアライフタ
イム領域１３を形成した実施例である。
れに圧接用電極１６，１７を適用する場合の実施例であ
る。圧接用電極１６，１７が圧接する領域の外側は例え
ばポリイミドやエンキャップシリコンコーンゴム等の絶
縁物１８で覆われている。図１８は、図１７の実施例に
対して更に、ｎ- 型ベース層１内に低キャリアライフタ
イム領域１３を形成した実施例である。
【００３７】以上では、高耐圧ダイオードの実施例を説
明したが、本発明は同様のｐｎ接合部を持つ他の素子に
も適用することが可能である。以下にその様な実施例を
説明する。
明したが、本発明は同様のｐｎ接合部を持つ他の素子に
も適用することが可能である。以下にその様な実施例を
説明する。
【００３８】図１９は、サイリスタの実施例である。ｎ
- 型ベース層１の一方の面にｐ型ベース層２１が形成さ
れ、このｐ型ベース層２１の表面にｎ型エミッタ層２２
が形成されている。ｎ型エミッタ層２２は、ｎ型層２２
1 と、その表面部に形成された高濃度コンタクト等であ
る複数のｎ+ 型層２２2 とから構成され、ｎ+ 型層２２
2 の間には電流ブロッキング層としてｐ+ 型層２３が形
成されている。
- 型ベース層１の一方の面にｐ型ベース層２１が形成さ
れ、このｐ型ベース層２１の表面にｎ型エミッタ層２２
が形成されている。ｎ型エミッタ層２２は、ｎ型層２２
1 と、その表面部に形成された高濃度コンタクト等であ
る複数のｎ+ 型層２２2 とから構成され、ｎ+ 型層２２
2 の間には電流ブロッキング層としてｐ+ 型層２３が形
成されている。
【００３９】ｎ- 型ベース層１の他方の面には、ｐ型エ
ミッタ層２４が形成されている。この実施例では、ｐ型
エミッタ層２４側にもカソード側と同様の構造を採用し
ている。すなわちｐ型エミッタ層２４は、ｐ型層２４1
と、その表面部に複数個分散形成された高濃度のｐ+ 型
層２４2 により構成され、ｐ+ 型層２４2 の間に電流ブ
ロッキング層としてｎ+ 型層２５が形成されている。図
２０は、この実施例のサイリスタでのカソード側拡散パ
ターンとアノード側拡散パターンの一例を示している。
ミッタ層２４が形成されている。この実施例では、ｐ型
エミッタ層２４側にもカソード側と同様の構造を採用し
ている。すなわちｐ型エミッタ層２４は、ｐ型層２４1
と、その表面部に複数個分散形成された高濃度のｐ+ 型
層２４2 により構成され、ｐ+ 型層２４2 の間に電流ブ
ロッキング層としてｎ+ 型層２５が形成されている。図
２０は、この実施例のサイリスタでのカソード側拡散パ
ターンとアノード側拡散パターンの一例を示している。
【００４０】ｎ型エミッタ層２２にはｐ+ 型層２３にも
同時にコンタクトするカソード電極２６が形成され、ｐ
型エミッタ層２４にはｎ+ 型層２５にも同時にコンタク
トするアノード電極２７が形成されている。ｐ型ベース
層２１にはゲート電極２８が形成されている。
同時にコンタクトするカソード電極２６が形成され、ｐ
型エミッタ層２４にはｎ+ 型層２５にも同時にコンタク
トするアノード電極２７が形成されている。ｐ型ベース
層２１にはゲート電極２８が形成されている。
【００４１】ｐ型ベース層２１の端部には、先の図１６
の実施例と同様にｐ- 型リサーフ層１４が形成され、こ
の上に絶縁膜７を介して高抵抗体膜１５が配設されてい
る。高抵抗体膜１５は、一端部がｎ型エミッタ層２２に
接続され、他端部がｎ型ベース層１に形成された電位固
定用のｎ+ 型層１２に接続されている。アノード側につ
いても同様に、ｐ型エミッタ層２４の端部にｐ- 型リサ
ーフ層２８が形成され、この上に絶縁膜２９を介して高
抵抗体膜３１が配設されている。高抵抗体膜３１は、一
端部がｐ型エミッタ層２４に接続され、他端部がｎ型ベ
ース層１に形成された電位固定用のｎ+ 型層３０に接続
されている。
の実施例と同様にｐ- 型リサーフ層１４が形成され、こ
の上に絶縁膜７を介して高抵抗体膜１５が配設されてい
る。高抵抗体膜１５は、一端部がｎ型エミッタ層２２に
接続され、他端部がｎ型ベース層１に形成された電位固
定用のｎ+ 型層１２に接続されている。アノード側につ
いても同様に、ｐ型エミッタ層２４の端部にｐ- 型リサ
ーフ層２８が形成され、この上に絶縁膜２９を介して高
抵抗体膜３１が配設されている。高抵抗体膜３１は、一
端部がｐ型エミッタ層２４に接続され、他端部がｎ型ベ
ース層１に形成された電位固定用のｎ+ 型層３０に接続
されている。
【００４２】この実施例によれば、アノード側，カソー
ド側共に過剰なキャリア注入が抑えられて、オン状態で
のアノード電極，カソード電極近くのキャリア蓄積が低
減される。また、カソード側では、ｎ+ 型層２２1 とｐ
+ 型層２３の配置により先の実施例と同様の条件を満た
す事で寄生ｐｎｐトランジスタ動作を防止することがで
き、アノード側でもｐ+ 型層２４2 とｎ+ 型層２５の配
置によってやはり同様に寄生ｎｐｎトランジスタ動作を
防止することができる。以上により、サイリスタのター
ンオフ特性が改善される。
ド側共に過剰なキャリア注入が抑えられて、オン状態で
のアノード電極，カソード電極近くのキャリア蓄積が低
減される。また、カソード側では、ｎ+ 型層２２1 とｐ
+ 型層２３の配置により先の実施例と同様の条件を満た
す事で寄生ｐｎｐトランジスタ動作を防止することがで
き、アノード側でもｐ+ 型層２４2 とｎ+ 型層２５の配
置によってやはり同様に寄生ｎｐｎトランジスタ動作を
防止することができる。以上により、サイリスタのター
ンオフ特性が改善される。
【００４３】図２１は、ターンオン用のＭＯＳゲートを
もつサイリスタに本発明を適用した実施例である。ｎ-
型ベース層１の一方の面に選択的にｐ型ベース層２１が
形成され、その表面部にｎ型エミッタ層２２が形成され
ている。ｎ型エミッタ層２２は、エミッタ本体となるｎ
型層２２1 とその表面部に形成された高濃度のｎ+ 型層
２２2 とからなり、ｎ+ 型層２２2 の間には電流ブロッ
キング層としてｐ+ 型層２３が形成されている。ｎ型エ
ミッタ層２２とｎ- 型ベース層１に挟まれた領域のｐ型
ベース層２１上にゲート絶縁膜３２を介してゲート電極
３３が形成されている。
もつサイリスタに本発明を適用した実施例である。ｎ-
型ベース層１の一方の面に選択的にｐ型ベース層２１が
形成され、その表面部にｎ型エミッタ層２２が形成され
ている。ｎ型エミッタ層２２は、エミッタ本体となるｎ
型層２２1 とその表面部に形成された高濃度のｎ+ 型層
２２2 とからなり、ｎ+ 型層２２2 の間には電流ブロッ
キング層としてｐ+ 型層２３が形成されている。ｎ型エ
ミッタ層２２とｎ- 型ベース層１に挟まれた領域のｐ型
ベース層２１上にゲート絶縁膜３２を介してゲート電極
３３が形成されている。
【００４４】ｐ型ベース層２１の外側には、ゲート電極
３３に一部重なる状態でｐ- 型層３４が形成され、更に
その外側に絶縁膜７を介して高抵抗体膜１５が形成され
ている。高抵抗体膜１３は一端部がｐ- 型層３４に接続
され、他端部が電位固定用のｎ+ 型層１２に接続されて
いる。アノード側の構造は、先の図１９の実施例と同様
である。
３３に一部重なる状態でｐ- 型層３４が形成され、更に
その外側に絶縁膜７を介して高抵抗体膜１５が形成され
ている。高抵抗体膜１３は一端部がｐ- 型層３４に接続
され、他端部が電位固定用のｎ+ 型層１２に接続されて
いる。アノード側の構造は、先の図１９の実施例と同様
である。
【００４５】この実施例の素子は、ターンオン時、ゲー
ト電極３３にカソードに対して正の電圧を印加する、こ
れにより、ゲート電極３３下のチャネルを通してｎ型エ
ミッタ層２２から電子がｎ- 型ベース層１に注入され
る。ターンオフ時は、ゲート電極３３はカソードに対し
て零または負とする。そして図では示されていないゲー
ト電極により、カソード側にホール排出を行うことで、
素子はターンオフする。
ト電極３３にカソードに対して正の電圧を印加する、こ
れにより、ゲート電極３３下のチャネルを通してｎ型エ
ミッタ層２２から電子がｎ- 型ベース層１に注入され
る。ターンオフ時は、ゲート電極３３はカソードに対し
て零または負とする。そして図では示されていないゲー
ト電極により、カソード側にホール排出を行うことで、
素子はターンオフする。
【００４６】この実施例によっても、先の実施例のサイ
リスタと同様に、過剰キャリア蓄積の抑制と寄生トラン
ジスタ効果の抑制によって、電力損失の小さい高速ター
ンオフが可能になる。
リスタと同様に、過剰キャリア蓄積の抑制と寄生トラン
ジスタ効果の抑制によって、電力損失の小さい高速ター
ンオフが可能になる。
【００４７】図２２は、ターンオフ用のＭＯＳゲートを
持つサイリスタに本発明を適用した実施例である。この
実施例では、ｐ型ベース層２１の表面にｎ型エミッタ層
２２が形成され、更にｎ型エミッタ層２２の端部表面に
選択的にｐ+ 型ソース層３５が形成されている。ｐ+ 型
ソース層とｐ型ベース層２１により挟まれた領域のｎ型
エミッタ層２２上にゲート絶縁膜３６を介してゲート電
極３７が形成されている。ターンオン用ゲート部は図で
は示されていない。アノード側の構造は先の実施例と同
様である。
持つサイリスタに本発明を適用した実施例である。この
実施例では、ｐ型ベース層２１の表面にｎ型エミッタ層
２２が形成され、更にｎ型エミッタ層２２の端部表面に
選択的にｐ+ 型ソース層３５が形成されている。ｐ+ 型
ソース層とｐ型ベース層２１により挟まれた領域のｎ型
エミッタ層２２上にゲート絶縁膜３６を介してゲート電
極３７が形成されている。ターンオン用ゲート部は図で
は示されていない。アノード側の構造は先の実施例と同
様である。
【００４８】この実施例の素子は、図示しないゲート電
極によりベース電流を供給してターンオンする。ターン
オフ時はゲート電極３７にカソードに対して負の電圧を
印加する。これにより、ｎ- 型ベース層１のホールはｐ
型ベース層２１を介し、ゲート電極３７下のチャネルを
介して、ｐ+ 型ソース層３５からカソード電極２６に排
出される。この実施例によっても、先の実施例と同様の
効果が得られる。
極によりベース電流を供給してターンオンする。ターン
オフ時はゲート電極３７にカソードに対して負の電圧を
印加する。これにより、ｎ- 型ベース層１のホールはｐ
型ベース層２１を介し、ゲート電極３７下のチャネルを
介して、ｐ+ 型ソース層３５からカソード電極２６に排
出される。この実施例によっても、先の実施例と同様の
効果が得られる。
【００４９】図２３は、図２２の実施例を変形した実施
例である。この実施例では、ｎ- 型ベース層１のアノー
ド側にｎ型バッファ層３８が設けられ、このｎ型バッフ
ァ層３８の表面部に先の実施例と同様の電流ブロッキン
グ層を持つアノード構造が構成されている。またアノー
ド側はエミッタ短絡構造となっている。この実施例によ
っても、先の実施例と同様の効果が得られる。
例である。この実施例では、ｎ- 型ベース層１のアノー
ド側にｎ型バッファ層３８が設けられ、このｎ型バッフ
ァ層３８の表面部に先の実施例と同様の電流ブロッキン
グ層を持つアノード構造が構成されている。またアノー
ド側はエミッタ短絡構造となっている。この実施例によ
っても、先の実施例と同様の効果が得られる。
【００５０】図２４は、本発明をバイポーラトランジス
タに適用した実施例である。ｎ- 型ベース層１の一方の
面にｐ型エミッタ層４１が形成され、他方の面にｐ型コ
レクタ層４３が形成されている。ｐ型エミッタ層４１
は、ｐ型層４１1 とその表面部に分散配置された高濃度
ｐ+ 型層４１2 により構成され、ｐ+ 型層４１2 の間に
電流ブロッキング層としてｎ+ 型層４２が形成されてい
る。ｐ型コレクタ層４３は、ｐ型層４３1 とその表面部
に分散配置された高濃度ｐ+ 型層４３2 により構成さ
れ、ｐ+ 型層４３2 の間に電流ブロッキング層としてｎ
+ 型層４４が形成されている。
タに適用した実施例である。ｎ- 型ベース層１の一方の
面にｐ型エミッタ層４１が形成され、他方の面にｐ型コ
レクタ層４３が形成されている。ｐ型エミッタ層４１
は、ｐ型層４１1 とその表面部に分散配置された高濃度
ｐ+ 型層４１2 により構成され、ｐ+ 型層４１2 の間に
電流ブロッキング層としてｎ+ 型層４２が形成されてい
る。ｐ型コレクタ層４３は、ｐ型層４３1 とその表面部
に分散配置された高濃度ｐ+ 型層４３2 により構成さ
れ、ｐ+ 型層４３2 の間に電流ブロッキング層としてｎ
+ 型層４４が形成されている。
【００５１】ｐ型エミッタ層４１にはエミッタ電極４５
が形成され、ｐ型コレクタ層４３にはコレクタ電極４６
が形成され、ｎ- 型ベース層１にはベース電極４７が形
成されている。ｐ型エミッタ層４１およびｐ型コレクタ
層４３の端部には、図１９，図３１の実施例と同様の高
耐圧化のための構造が採用されている。この実施例によ
っても同様に逆回復特性の改善効果が得られる。
が形成され、ｐ型コレクタ層４３にはコレクタ電極４６
が形成され、ｎ- 型ベース層１にはベース電極４７が形
成されている。ｐ型エミッタ層４１およびｐ型コレクタ
層４３の端部には、図１９，図３１の実施例と同様の高
耐圧化のための構造が採用されている。この実施例によ
っても同様に逆回復特性の改善効果が得られる。
【００５２】図２５は、本発明をバイポーラトランジス
タに適用した他の実施例である。この実施例では、ｎ-
型ベース層１が高抵抗コレクタ層となるプレーナ構造を
採用している。すなわち、ｎ- 型ベース層１の一方の面
にｐ型ベース層５１が拡散形成され、このｐ型ベース層
５１の表面にｎ型エミッタ層５２が拡散形成されてい
る。ｎ型エミッタ層５２は、ｎ型層５２1 とその表面部
に分散配置された高濃度ｎ+ 型層５２2 により構成さ
れ、ｎ+ 型層５２2 の間に電流ブロッキング層としてｐ
+ 型層５３が形成されている。
タに適用した他の実施例である。この実施例では、ｎ-
型ベース層１が高抵抗コレクタ層となるプレーナ構造を
採用している。すなわち、ｎ- 型ベース層１の一方の面
にｐ型ベース層５１が拡散形成され、このｐ型ベース層
５１の表面にｎ型エミッタ層５２が拡散形成されてい
る。ｎ型エミッタ層５２は、ｎ型層５２1 とその表面部
に分散配置された高濃度ｎ+ 型層５２2 により構成さ
れ、ｎ+ 型層５２2 の間に電流ブロッキング層としてｐ
+ 型層５３が形成されている。
【００５３】エミッタ電極４５は、ｐ+ 型層５３とｎ+
型層５２2 に同時にコンタクトとする状態で形成されて
いる。ｎ- 型ベース層１の他方の面には全面にｎ+ 型コ
レクタ層５４が形成されて、これにコレクタ電極４６が
形成されている。ｐ型ベース層５１にはベース電極４７
が形成されている。ｐ型ベース層５１の終端部には、先
の各実施例と同様の高耐圧化のための構造が採用されて
いる。この実施例によっても、優れた逆回復特性が得ら
れる。図２６および図２７は、カソード側電極と同一平
面に主接合の接合終端部をもつＩＧＢＴのアノード側ｐ
ｎ部に本発明を適用した実施例である。
型層５２2 に同時にコンタクトとする状態で形成されて
いる。ｎ- 型ベース層１の他方の面には全面にｎ+ 型コ
レクタ層５４が形成されて、これにコレクタ電極４６が
形成されている。ｐ型ベース層５１にはベース電極４７
が形成されている。ｐ型ベース層５１の終端部には、先
の各実施例と同様の高耐圧化のための構造が採用されて
いる。この実施例によっても、優れた逆回復特性が得ら
れる。図２６および図２７は、カソード側電極と同一平
面に主接合の接合終端部をもつＩＧＢＴのアノード側ｐ
ｎ部に本発明を適用した実施例である。
【００５４】この様なｐｎ接合部（ガードリング，リサ
ーフ，抵抗性フィールドプレート，フィールドプレート
等）は、高抵抗ベース層の理論耐圧の７０〜９０％程度
の耐圧が限界である。このため求める素子耐圧を実現す
るためには、高抵抗ベース層の不純物濃度を通常の素子
（例えば、ベベル構造を持つ素子）に比べて低く設計す
る必要がある。これによって悪くなったターンオフ損失
とオン抵抗のトレードオフを、ｎバッファ層の挿入と本
発明の構造の採用によって、改善することができる。す
なわちその様な接合終端部を持つあらゆる素子（ＭＣ
Ｔ，ＩＧＢＴ，ＥＳＴ，ＧＴＯ等）に関して、本発明を
適用してターンオフ損失とオン抵抗のトレードオフを改
善することができる。
ーフ，抵抗性フィールドプレート，フィールドプレート
等）は、高抵抗ベース層の理論耐圧の７０〜９０％程度
の耐圧が限界である。このため求める素子耐圧を実現す
るためには、高抵抗ベース層の不純物濃度を通常の素子
（例えば、ベベル構造を持つ素子）に比べて低く設計す
る必要がある。これによって悪くなったターンオフ損失
とオン抵抗のトレードオフを、ｎバッファ層の挿入と本
発明の構造の採用によって、改善することができる。す
なわちその様な接合終端部を持つあらゆる素子（ＭＣ
Ｔ，ＩＧＢＴ，ＥＳＴ，ＧＴＯ等）に関して、本発明を
適用してターンオフ損失とオン抵抗のトレードオフを改
善することができる。
【００５５】
【発明の効果】以上説明したように本発明によれば、エ
ミッタ層に電流ブロッキング層を設けることによって、
高注入状態での素子内部のキャリア濃度分布を制御し、
また逆回復時の寄生トランジスタ効果を抑制することに
よって、逆回復特性を改善して低消費電力化，高速化を
図った高耐圧半導体装置を得ることができる。
ミッタ層に電流ブロッキング層を設けることによって、
高注入状態での素子内部のキャリア濃度分布を制御し、
また逆回復時の寄生トランジスタ効果を抑制することに
よって、逆回復特性を改善して低消費電力化，高速化を
図った高耐圧半導体装置を得ることができる。
【図１】本発明の一実施例のダイオードの平面図とその
Ａ―Ａ′断面図。
Ａ―Ａ′断面図。
【図２】図１の要部断面構造とその不純物濃度分布およ
びオン状態のキャリア濃度分布を示す図。
びオン状態のキャリア濃度分布を示す図。
【図３】図１の素子の逆回復特性を従来例と比較して示
す図。
す図。
【図４】寄生トランジスタ効果を説明するための図。
【図５】寄生トランジスタ効果を抑制するために望まし
い範囲を説明するための図。
い範囲を説明するための図。
【図６】図１の素子のカソード拡散パターン例を示す
図。
図。
【図７】別の実施例のダイオードを図２に対応させて示
す図。
す図。
【図８】更に別の実施例のダイオードを図２に対応させ
て示す図。
て示す図。
【図９】更に別の実施例のダイオードを図２に対応させ
て示す図。
て示す図。
【図１０】更に別の実施例のダイオードを図２に対応さ
せて示す図。
せて示す図。
【図１１】アノード側拡散層パターンの他の例を図１
(a) に対応させて示す図。
(a) に対応させて示す図。
【図１２】アノード側拡散層パターンの他の例を図１
(a) に対応させて示す図。
(a) に対応させて示す図。
【図１３】アノード側拡散層パターンの他の例を図１
(a) に対応させて示す図。
(a) に対応させて示す図。
【図１４】ガードリング構造を持つ実施例のダイオード
を示す図。
を示す図。
【図１５】図１４の構造に低キャリアライフタイム領域
を形成した実施例のダイオードを示す図。
を形成した実施例のダイオードを示す図。
【図１６】リサーフ層と高抵抗膜を持つ接合終端構造の
実施例のダイオードを示す図。
実施例のダイオードを示す図。
【図１７】圧接電極構造の実施例のダイオードを示す
図。
図。
【図１８】図１７の構造に低キャリアライフタイム領域
を形成した実施例のダイオードを示す図。
を形成した実施例のダイオードを示す図。
【図１９】本発明をサイリスタに適用した実施例を示す
図。
図。
【図２０】図１９のカソードおよびアノードの拡散パタ
ーン例を示す図。
ーン例を示す図。
【図２１】本発明をＭＯＳゲート付サイリスタに適用し
た実施例を示す図。
た実施例を示す図。
【図２２】ＭＯＳゲート付サイリスタの他の実施例を示
す図。
す図。
【図２３】図２２の構造を変形した実施例を示す図。
【図２４】本発明をバイポーラトランジスタに適用した
実施例を示す図。
実施例を示す図。
【図２５】バイポーラトランジスタの他の実施例を示す
図。
図。
【図２６】本発明をＩＧＢＴに適用した実施例を示す
図。
図。
【図２７】本発明をＩＧＢＴに適用した他の実施例を示
す図。
す図。
【図２８】従来の高耐圧ダイオードの要部構造と不純物
濃度分布およびオン状態のキャリア濃度分布を示す図。
濃度分布およびオン状態のキャリア濃度分布を示す図。
１…ｎ- 型ベース層、 ２…ｐ型エミッタ層（アノード層）、 ２1 …ｐ+ 型層、 ２2 …ｐ++型層（コンタクト層）、 ３…ｎ+ 型カソード層、 ３1 …ｎ+ 型層、 ３2 …ｎ++型層（コンタクト層）、 ４…アノード電極、 ５…カソード電極、 ６…ｎ++型層（電流ブロッキング層）、 ７…酸化膜、 ８，９…低キャリアライフタイム領域、 １０…ｐ++型層（電流ブロッキング層）、 １１…ｐ+ 型ガードリング層、 １２，３０…ｎ+ 型層、 １３…低キャリアライフタイム領域、 １４，２８…ｐ- 型リサーフ層、 １５，３１…高抵抗膜、 １６，１７…圧接用電極、 ２１…ｐ型ベース層、 ２２…ｎ型エミッタ層、 ２２1 …ｎ型層、 ２２2 …ｎ+ 型層（コンタクト層）、 ２３…ｐ+ 型層（電流ブロッキング層）、 ２４…ｐ型エミッタ層、 ２４1 …ｐ型層、 ２４2 …ｐ+ 型層（コンタクト層）、 ２５…ｎ+ 型層（電流ブロッキング層）、 ２６…カソード電極、 ２７…アノード電極、 ２８…ゲート電極、 ３２，３６…ゲート絶縁膜、 ３３，３７…ゲート電極、 ４１…ｐ型エミッタ層、 ４１1 …ｐ型層、 ４１2 …ｐ+ 型層（コンタクト層）、 ４２…ｎ+ 型層（電流ブロッキング層）、 ４３…ｐ型コレクタ層、 ４３1 …ｐ型層、 ４３2 …ｐ+ 型層（コンタクト層）、 ４４…ｎ+ 型層（電流ブロッキング層）、 ４５…エミッタ電極、 ４６…コレクタ電極、 ４７…ベース電極、 ５１…ｐ型ベース層、 ５２…ｎ型エミッタ層、 ５２1 …ｎ型層、 ５２2 …ｎ+ 型層（コンタクト層）、 ５３…ｐ+ 型層（電流ブロッキング層）、 ５４…ｎ+ 型層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６５５ (56)参考文献 特開 平２−86173（ＪＰ，Ａ) 特開 平２−150037（ＪＰ，Ａ) 特開 平２−208976（ＪＰ，Ａ) 特開 平２−76265（ＪＰ，Ａ) 特開 平２−12969（ＪＰ，Ａ) 特開 昭57−2566（ＪＰ，Ａ) 特開 昭58−34966（ＪＰ，Ａ) 特開 昭60−164359（ＪＰ，Ａ) 特開 昭57−39572（ＪＰ，Ａ) 特開 昭64−80077（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/861 H01L 21/331 H01L 29/41 H01L 29/732 H01L 29/749 H01L 29/78 655
Claims (4)
- 【請求項１】 第１導電型半導体層、この第１導電型半
導体層の一方の表面部に形成された第２導電型半導体
層、およびこの第２導電型半導体層の表面部に形成され
た第２導電型で高濃度のコンタクト層と、このコンタク
ト層内に形成された第１導電型で高濃度の電流ブロッキ
ング層と、前記コンタクト層と電流ブロッキング層に同
時にコンタクトして形成された主電極とを備え、かつ前
記電流ブロッキング層は前記コンタクト層よりも深く形
成されていることを特徴とする高耐圧半導体装置。 - 【請求項２】 前記電流ブロッキング層はストライプ形
状で形成されていることを特徴とする請求項１に記載の
高耐圧半導体装置。 - 【請求項３】 前記第１導電型半導体層（前記第１導電
型で高濃度の前記第1の電流ブロッキング層を除く。）
は低キャリアライフタイム領域を含むことを特徴とする
請求項１に記載の高耐圧半導体装置。 - 【請求項４】 式 Ｖ f ＞ρ（ｊ／２）Ｄ 2 （ｊ（Ａ／ｃｍ 2 ）は電流密度、ρ（Ω／□）は前記電
流ブロッキング層直下に存在する前記第２導電型半導体
層部分のシート抵抗、Ａ（ａ）は前記電流ブロッキング
層の領域の点の集合、Ｂ（ｂ）は前記コンタクト層と前
記電流ブロッキング層の領域の境界上の点の集合、ｄ ab
（ｃｍ）は任意の点ａとｂ間の距離、（ｍｉｎｄ ab ）
（ｃｍ）はｄ ab の最小値、ｍａｘ（ｍｉｎｄ ab ）は（ｍ
ｉｎｄ ab ）の最大値、Ｄ（ｃｍ）はＤ＝ｍａｘ（ｍｉｎ
ｄ ab ）を満たすＤ、Ｖ f （ボルト）は前記電流ブロッキ
ング層と前記第２導電型半導体層間の接合電圧であ
る。）を満足することを特徴とする請求項１に高耐圧半
導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12953591A JP3321185B2 (ja) | 1990-09-28 | 1991-05-31 | 高耐圧半導体装置 |
| EP19910308637 EP0485059A3 (en) | 1990-09-28 | 1991-09-23 | Semiconductor device including a pin-diode having high breakdown voltage |
| US07/766,076 US5162876A (en) | 1990-09-28 | 1991-09-27 | Semiconductor device having high breakdown voltage |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-259064 | 1990-09-28 | ||
| JP25906490 | 1990-09-28 | ||
| JP12953591A JP3321185B2 (ja) | 1990-09-28 | 1991-05-31 | 高耐圧半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04312981A JPH04312981A (ja) | 1992-11-04 |
| JP3321185B2 true JP3321185B2 (ja) | 2002-09-03 |
Family
ID=26464894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12953591A Expired - Fee Related JP3321185B2 (ja) | 1990-09-28 | 1991-05-31 | 高耐圧半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5162876A (ja) |
| EP (1) | EP0485059A3 (ja) |
| JP (1) | JP3321185B2 (ja) |
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-
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- 1991-05-31 JP JP12953591A patent/JP3321185B2/ja not_active Expired - Fee Related
- 1991-09-23 EP EP19910308637 patent/EP0485059A3/en not_active Ceased
- 1991-09-27 US US07/766,076 patent/US5162876A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101378094B1 (ko) | 2012-07-13 | 2014-03-27 | 주식회사 케이이씨 | 고속 회복 다이오드 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04312981A (ja) | 1992-11-04 |
| US5162876A (en) | 1992-11-10 |
| EP0485059A2 (en) | 1992-05-13 |
| EP0485059A3 (en) | 1992-12-02 |
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