WO2017187477A1 - 半導体装置 - Google Patents

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昭人 西井
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    • H01L29/868—PIN diodes

Definitions

  • the present invention relates to a semiconductor device such as a diode.
  • a parasitic PNP transistor is formed by the P-type cathode layer and the anode-side P-type semiconductor layer (hereinafter referred to as “P-type anode layer”).
  • P-type anode layer the anode-side P-type semiconductor layer
  • the parasitic PNP transistor may operate during the recovery operation, and as a result, the current density in the region of the P-type cathode increases, resulting in a problem that the device may be damaged by heat caused by current concentration. It was.
  • a semiconductor device includes a drift layer, an N-type semiconductor layer and a first P-type semiconductor layer disposed below the drift layer in a state of being adjacent to each other in the lateral direction, and the drift layer.
  • a second P-type semiconductor layer disposed on the layer; an electrode disposed on the second P-type semiconductor layer; and the first P-type semiconductor in contact with the second P-type semiconductor layer and the electrode.
  • an insulating layer disposed above the layer.
  • a semiconductor device includes a drift layer, an N-type semiconductor layer and a first P-type semiconductor layer disposed below the drift layer in a state adjacent to each other in the lateral direction, and the drift layer.
  • a second P-type semiconductor layer disposed on or above the layer; an electrode disposed on the second P-type semiconductor layer; and above the N-type semiconductor layer and on the drift layer, or the N-type
  • a first N-type buffer layer disposed on the semiconductor layer and below the drift layer; and adjacent to the first N-type buffer layer in a lateral direction, above the first P-type semiconductor layer and on the drift
  • a second N-type buffer layer disposed on the layer or on the first P-type semiconductor layer and below the drift layer, and the impurity concentration of the second N-type buffer layer is determined by the first N-type buffer layer It is higher than the impurity concentration.
  • the semiconductor device according to the present invention is a diode of a high voltage power module used under a voltage of 600 V or higher will be described in detail.
  • the semiconductor device according to the present invention is not limited to the diode, but can be applied to an IGBT (Insulated Gate Bipolar Transistor) or the like.
  • related diode a diode related thereto (hereinafter referred to as “related diode”) will be described.
  • the N-type cathode buffer layer 2 is disposed under the drift layer 1.
  • the impurity concentration of the N-type cathode buffer layer 2 is higher than the impurity concentration of the drift layer 1.
  • the N-type cathode layer 3 and the P-type cathode layer 4 are disposed below the N-type cathode buffer layer 2 while being adjacent to each other in the lateral direction. That is, the N-type cathode layer 3 and the P-type cathode layer 4 are disposed below the drift layer 1.
  • the impurity concentration of the N-type cathode layer 3 is higher than the impurity concentration of the N-type cathode buffer layer 2.
  • the P-type anode layer 6 is disposed on the drift layer 1.
  • the P-type anode layer 6 is formed by diffusing impurities, for example.
  • the anode electrode 7 is disposed on the P-type anode layer 6 in ohmic contact therewith.
  • a parasitic PNP bipolar transistor is formed by the P-type cathode layer 4, the P-type anode layer 6, and the N-type semiconductor layer therebetween.
  • a reverse bias state is applied in which a high voltage is applied to the cathode side of the associated diode, and from the PN junction on the anode side according to the voltage applied between the anode electrode 7 and the cathode electrode 5.
  • the depletion layer extends to the cathode side.
  • the related diode may be damaged by the heat rise caused by such current concentration.
  • the diode according to the first embodiment it is possible to suppress a heat rise due to current concentration during the recovery operation.
  • FIG. 3 is a cross-sectional view showing the configuration of the diode according to the first embodiment.
  • constituent elements that are the same as or similar to the related diodes are denoted by the same reference numerals, and different constituent elements are mainly described.
  • the diode according to the first embodiment includes an insulating layer 8 in addition to the constituent elements of the related diode.
  • the insulating layer 8 is disposed above the P-type cathode layer 4 in contact with the P-type anode layer 6 and the anode electrode 7.
  • the insulating layer 8 is in contact with the upper surface of the P-type anode layer 6 while being embedded in the lower surface of the anode electrode 7.
  • the semiconductor layer such as the drift layer 1 may be composed of a wide band gap semiconductor (for example, silicon carbide, gallium nitride, diamond, or the like), or may be composed of another semiconductor (for example, silicon). .
  • a wide band gap semiconductor for example, silicon carbide, gallium nitride, diamond, or the like
  • another semiconductor for example, silicon
  • the insulating layer 8 is in contact with the upper surface of the P-type anode layer 6 in a state of being embedded in the lower surface of the anode electrode 7, but is not limited to this example.
  • the insulating layer 8 may be in contact with the lower surface of the anode electrode 7 while being embedded in the upper surface of the P-type anode layer 6. Even if it is such a structure, the effect similar to Embodiment 1 can be acquired.
  • the insulating layer 8 is embedded in the through hole 7a and P
  • the upper surface of the mold anode layer 6 may be contacted. Even if it is such a structure, the effect similar to Embodiment 1 can be acquired.
  • FIG. 6 is a cross-sectional view showing the configuration of the diode according to Embodiment 2 of the present invention.
  • the same or similar constituent elements as those in the first embodiment are denoted by the same reference numerals, and different constituent elements will be mainly described.
  • N-type anode buffer layers 11 and 12 are provided instead of the insulating layer 8.
  • the P-type anode layer 6 is disposed on the N-type anode buffer layers 11 and 12 and is disposed above the drift layer 1.
  • the N-type anode buffer layer (first N-type buffer layer) 11 is disposed above the N-type cathode layer 3 and on the drift layer 1.
  • the depletion layer in this region does not easily extend to the cathode side by increasing the impurity concentration of the N-type anode buffer layer 12 above the P-type cathode layer 4. be able to.
  • punch-through in the parasitic PNP bipolar transistor during the recovery operation, and consequently current concentration in the region of the P-type cathode layer 4, can be suppressed, so that the breakdown tolerance can be improved.
  • N-type cathode buffer layers 16 and 17 may be provided instead of the N-type cathode buffer layer 2.
  • the N-type cathode buffer layer (third N-type buffer layer) 16 is disposed on the N-type cathode layer 3 and below the drift layer 1.
  • the N-type cathode buffer layer (fourth N-type buffer layer) 17 is disposed on the P-type cathode layer 4 and below the drift layer 1 in a state adjacent to the N-type cathode buffer layer 16 in the lateral direction.
  • the impurity concentration of the N-type cathode buffer layer 17 is higher than the impurity concentration of the N-type cathode buffer layer 16.
  • the impurity concentration of the N-type cathode buffer layer 17 is one digit or more higher than the impurity concentration of the N-type cathode buffer layer 16.
  • the impurity concentration of the drift layer 1 ⁇ the impurity concentration of the N-type cathode buffer layer 16 ⁇ the impurity concentration of the N-type cathode buffer layer 17. Even if it is such a structure, the effect similar to Embodiment 2 can be acquired.
  • the N-type anode buffer layers 11 and 12 may not be provided in the configuration of FIG. That is, the N-type cathode buffer layer (first N-type buffer layer) 16 is disposed on the N-type cathode layer 3 and below the drift layer 1, and the N-type cathode buffer layer (second N-type buffer layer) 17 is N It is disposed on the P-type cathode layer 4 and below the drift layer 1 in a state adjacent to the type cathode buffer layer 16 in the lateral direction.
  • the impurity concentration of the N-type cathode buffer layer 17 is higher than the impurity concentration of the N-type cathode buffer layer 16. Even if it is such a structure, the effect similar to Embodiment 2 can be acquired.
  • FIG. 9 is a cross-sectional view showing a configuration of a diode according to Embodiment 3 of the present invention.
  • constituent elements described in the third embodiment constituent elements that are the same as or similar to those in the first embodiment are denoted by the same reference numerals, and different constituent elements are mainly described.
  • the diode according to the third embodiment includes a P-type anode layer (third P-type semiconductor layer) 19 instead of the insulating layer 8.
  • the P-type anode layer 19 is disposed above the P-type cathode layer 4 in contact with the P-type anode layer 6 and the anode electrode 7.
  • the lifetime ⁇ 1 of the P-type anode layer 19 is shorter than the lifetime ⁇ 2 of the P-type anode layer 6. That is, ⁇ 1 ⁇ 2.
  • the lifetime control is not limited to proton irradiation, and may be performed by other methods.
  • each embodiment and each modification may be freely combined, or each embodiment and each modification may be appropriately modified or omitted. Is possible.
  • 1 drift layer 3 N-type cathode layer, 4 P-type cathode layer, 6, 19 P-type anode layer, 7 anode electrode, 7a through hole, 8 insulating layer, 11, 12 N-type anode buffer layer, 16, 17 N-type Cathode buffer layer.

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Abstract

　リカバリー動作時における、第１Ｐ型半導体層の電界集中を抑制可能な技術を提供することを目的とする。半導体装置は、ドリフト層と、Ｎ型半導体層及び第１Ｐ型半導体層と、第２Ｐ型半導体層と、電極と、絶縁層とを備える。Ｎ型半導体層及び第１Ｐ型半導体層は、互いに横方向に隣接された状態で、ドリフト層の下方に配設されている。絶縁層は、第２Ｐ型半導体層及び電極と接触された状態で、第１Ｐ型半導体層の上方に配設されている。

Description

半導体装置
　本発明は、ダイオードなどの半導体装置に関する。
　従来、ダイオードなどの半導体装置では、電極とドリフト層またはバッファ層との間のオーミック接触をとるために、カソード側に高濃度のＮ型半導体層（以下「Ｎ型カソード層」と記す）を有する裏面構造が配設される。このような構造では、リカバリー動作終盤において、電圧の急激な上昇によりデバイスに損傷を与える可能性があった。この問題を解決するために、例えば特許文献１には、カソード側にＰ型半導体層（以下「Ｐ型カソード層」と記す）を配設した構成が提案されている。このような構成によれば、カソード側からキャリアが注入されるので、電界の変動を緩やかにすることができ、その結果、電圧の急激な上昇を抑制することが可能となる。
特開２０１０－２８３１３２号公報
　しかしながら、Ｐ型カソード層を配設することにより、Ｐ型カソード層と、アノード側のＰ型半導体層（以下「Ｐ型アノード層」と記す）とによって寄生のＰＮＰトランジスタが形成される。このため、リカバリー動作中に、寄生のＰＮＰトランジスタが動作する場合があり、Ｐ型カソードの領域における電流密度が高くなる結果、電流集中によって引き起こされる熱によってデバイスが損傷する場合があるという問題があった。
　そこで、本発明は、上記のような問題点を鑑みてなされたものであり、リカバリー動作時における、Ｐ型カソード領域などの第１Ｐ型半導体層の電界集中を抑制可能な技術を提供することを目的とする。
　本発明の第１局面に係る半導体装置は、ドリフト層と、互いに横方向に隣接された状態で、前記ドリフト層の下方に配設されたＮ型半導体層及び第１Ｐ型半導体層と、前記ドリフト層上に配設された第２Ｐ型半導体層と、前記第２Ｐ型半導体層上に配設された電極と、前記第２Ｐ型半導体層及び前記電極と接触された状態で、前記第１Ｐ型半導体層の上方に配設された絶縁層とを備える。
　本発明の第２局面に係る半導体装置は、ドリフト層と、互いに横方向に隣接された状態で、前記ドリフト層の下方に配設されたＮ型半導体層及び第１Ｐ型半導体層と、前記ドリフト層上または上方に配設された第２Ｐ型半導体層と、前記第２Ｐ型半導体層上に配設された電極と、前記Ｎ型半導体層の上方でかつ前記ドリフト層上、または、前記Ｎ型半導体層上でかつ前記ドリフト層下、に配設された第１Ｎ型バッファ層と、前記第１Ｎ型バッファ層に横方向に隣接された状態で、前記第１Ｐ型半導体層の上方でかつ前記ドリフト層上、または、前記第１Ｐ型半導体層上でかつ前記ドリフト層下、に配設された第２Ｎ型バッファ層とを備え、前記第２Ｎ型バッファ層の不純物濃度は、前記第１Ｎ型バッファ層の不純物濃度よりも高い。
　本発明によれば、絶縁層、または、第１Ｎ型バッファ層の不純物濃度よりも高い第２Ｎ型バッファ層が、第１Ｐ型半導体層の上方に配設されている。これにより、リカバリー動作時における、第１Ｐ型半導体層の電界集中を抑制することができる。
　本発明の目的、特徴、態様及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。
関連ダイオードの構成を示す断面図である。 リカバリー時における関連ダイオードの電流分布のシミュレーション結果を示す図である。 実施の形態１に係るダイオードの構成を示す断面図である。 実施の形態１の変形例に係るダイオードの構成を示す断面図である。 実施の形態１の変形例に係るダイオードの構成を示す断面図である。 実施の形態２に係るダイオードの構成を示す断面図である。 実施の形態２の変形例に係るダイオードの構成を示す断面図である。 実施の形態２の変形例に係るダイオードの構成を示す断面図である。 実施の形態３に係るダイオードの構成を示す断面図である。
　＜実施の形態１＞
　以下、本発明に係る半導体装置が、６００Ｖ以上の電圧下で用いられる高耐圧パワーモジュールのダイオードである場合について詳細に説明する。ただし、本発明に係る半導体装置は、ダイオードに限ったものではなく、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などにも適用することができる。
　まず、本発明の実施の形態１に係るダイオードについて説明する前に、それと関連するダイオード（以下「関連ダイオード」と記す）について説明する。
　図１は、関連ダイオードの構成を示す断面図である。なお、図１以降の図及び説明において、上下などの方向は、便宜上規定されたものにすぎず、装置の取り付け方向によって適宜変更される。
　図１の関連ダイオードは、ドリフト層１と、Ｎ型カソードバッファ層２と、Ｎ型カソード層（Ｎ型半導体層）３と、Ｐ型カソード層（第１Ｐ型半導体層）４と、カソード電極５と、Ｐ型アノード層（第２Ｐ型半導体層）６と、アノード電極（電極）７とを備える。
　ドリフト層１には、例えばＮ型の半導体層が適用される。
　Ｎ型カソードバッファ層２は、ドリフト層１下に配設されている。なお、Ｎ型カソードバッファ層２の不純物濃度は、ドリフト層１の不純物濃度よりも高い。
　Ｎ型カソード層３及びＰ型カソード層４は、互いに横方向に隣接された状態で、Ｎ型カソードバッファ層２下に配設されている。つまり、Ｎ型カソード層３及びＰ型カソード層４は、ドリフト層１下方に配設されている。なお、Ｎ型カソード層３の不純物濃度は、Ｎ型カソードバッファ層２の不純物濃度よりも高い。
　カソード電極５は、Ｎ型カソード層３及びＰ型カソード層４下に、それらとオーミック接触させた状態で配設されている。
　Ｐ型アノード層６は、ドリフト層１上に配設されている。このＰ型アノード層６は、例えば不純物を拡散させることによって形成される。
　アノード電極７は、Ｐ型アノード層６上に、それとオーミック接触させた状態で配設されている。
　以上のように構成された関連ダイオードでは、Ｐ型カソード層４と、Ｐ型アノード層６と、それらの間のＮ型半導体層とによって、寄生のＰＮＰバイポーラトランジスタが形成されている。ここで、リカバリー動作時には、関連ダイオードのカソード側に高電圧が印加される逆バイアス状態になり、アノード電極７とカソード電極５との間に印加される電圧に応じて、アノード側のＰＮ接合から空乏層がカソード側に伸びていく。
　その空乏層が、裏面側のＰ型カソード層４に到達した場合には、パンチスルーが発生する。その際、関連ダイオードのＯＮ状態時にドリフト層１内に蓄積されていたキャリアが、パンチスルーが発生したＰＮＰバイポーラトランジスタの領域を通り抜けるので、この領域の電流密度が上昇し、電流集中が発生する。
　図２は、リカバリー時における関連ダイオード内部の電流分布をシミュレーションにて求めた結果である。図２では、ハッチングの点の密度が大きくなるにつれて、電流が高くなるように、電流分布が図示されている。図２から、Ｐ型カソード層４の領域の電流が高くなっていることが分かる。
　このような電流集中によって引き起こされる熱上昇によって、関連ダイオードが損傷する場合があるという問題があった。これに対して、本実施の形態１に係るダイオードでは、リカバリー動作時の電流集中による熱上昇を抑制することが可能となっている。
　図３は、本実施の形態１に係るダイオードの構成を示す断面図である。以下、本実施の形態１で説明する構成要素のうち、関連ダイオードと同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
　本実施の形態１に係るダイオードは、関連ダイオードの構成要素に加えて、絶縁層８を備える。絶縁層８は、Ｐ型アノード層６及びアノード電極７と接触された状態で、Ｐ型カソード層４の上方に配設されている。本実施の形態１では、絶縁層８は、アノード電極７の下面に埋設された状態で、Ｐ型アノード層６の上面と接触されている。
　以上のような本実施の形態１に係るダイオードによれば、絶縁層８によって、絶縁層８の下方のＰ型カソード層４からキャリアが抜け出しにくくなる。このため、リカバリー動作時における、寄生のＰＮＰバイポーラトランジスタの不要な動作、つまりＰ型カソード層４の領域における電流集中を抑制することができるので、破壊耐量を向上させることができる。
　なお、ドリフト層１などの半導体層は、ワイドバンドギャップ半導体（例えば、炭化珪素、窒化ガリウム、ダイヤモンドなど）から構成されてもよいし、それ以外の半導体（例えば、珪素）から構成されてもよい。ドリフト層１などの半導体層を、ワイドバンドギャップ半導体で構成した場合には、高温下においても安定して動作すること、及び、高速動作などが可能となる。
　＜変形例＞
　以上に説明した実施の形態１では、絶縁層８は、アノード電極７の下面に埋設された状態で、Ｐ型アノード層６の上面と接触されていたが、この例に限ったものではない。
　変形例１として、例えば図４に示すように、絶縁層８は、Ｐ型アノード層６の上面に埋設された状態で、アノード電極７の下面と接触されてもよい。このような構成であっても、実施の形態１と同様の効果を得ることができる。
　変形例２として、例えば図５に示すように、アノード電極７に厚み方向に延在する貫通孔７ａが設けられた構成において、絶縁層８は、貫通孔７ａ内に埋設された状態で、Ｐ型アノード層６の上面と接触されてもよい。このような構成であっても、実施の形態１と同様の効果を得ることができる。
　＜実施の形態２＞
　図６は、本発明の実施の形態２に係るダイオードの構成を示す断面図である。以下、本実施の形態２で説明する構成要素のうち、実施の形態１と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
　本実施の形態２では、絶縁層８の代わりに、Ｎ型アノードバッファ層１１，１２を備える。そして、Ｐ型アノード層６は、Ｎ型アノードバッファ層１１，１２上に配設され、ドリフト層１上方に配設される。
　ここで、Ｎ型アノードバッファ層（第１Ｎ型バッファ層）１１は、Ｎ型カソード層３の上方でかつドリフト層１上に配設されている。
　Ｎ型アノードバッファ層（第２Ｎ型バッファ層）１２は、Ｎ型アノードバッファ層１１に横方向に隣接された状態で、Ｐ型カソード層４の上方でかつドリフト層１上に配設されている。そして、Ｎ型アノードバッファ層１２の不純物濃度は、Ｎ型アノードバッファ層１１の不純物濃度よりも高くなっている。例えば、Ｎ型アノードバッファ層１２の不純物濃度は、Ｎ型アノードバッファ層１１の不純物濃度よりも１桁以上高くなっている。なお、本実施の形態２では、ドリフト層１の不純物濃度＜Ｎ型アノードバッファ層１１の不純物濃度＜Ｎ型アノードバッファ層１２の不純物濃度＜Ｐ型アノード層６の不純物濃度となっている。
　以上のような本実施の形態２に係るダイオードによれば、Ｐ型カソード層４上方のＮ型アノードバッファ層１２の不純物濃度を高くすることによって、この領域の空乏層がカソード側に伸びにくくすることができる。この結果、リカバリー動作時における、寄生のＰＮＰバイポーラトランジスタにおけるパンチスルー、ひいては、Ｐ型カソード層４の領域における電流集中を抑制することができるので、破壊耐量を向上させることができる。
　＜変形例＞
　実施の形態２の構成に対して様々な変形が行われてもよい。
　例えば、変形例１として図７に示すように、Ｎ型カソードバッファ層２の代わりに、Ｎ型カソードバッファ層１６，１７を備えてもよい。
　ここで、Ｎ型カソードバッファ層（第３Ｎ型バッファ層）１６は、Ｎ型カソード層３上でかつドリフト層１下に配設されている。
　Ｎ型カソードバッファ層（第４Ｎ型バッファ層）１７は、Ｎ型カソードバッファ層１６に横方向に隣接された状態で、Ｐ型カソード層４上でかつドリフト層１下に配設されている。そして、Ｎ型カソードバッファ層１７の不純物濃度は、Ｎ型カソードバッファ層１６の不純物濃度よりも高くなっている。例えば、Ｎ型カソードバッファ層１７の不純物濃度は、Ｎ型カソードバッファ層１６の不純物濃度よりも１桁以上高くなっている。なお、本変形例１では、ドリフト層１の不純物濃度＜Ｎ型カソードバッファ層１６の不純物濃度＜Ｎ型カソードバッファ層１７の不純物濃度となっている。このような構成であっても、実施の形態２と同様の効果を得ることができる。
　また例えば、変形例２として図８に示すように、図７の構成において、Ｎ型アノードバッファ層１１，１２を備えなくてもよい。つまり、Ｎ型カソードバッファ層（第１Ｎ型バッファ層）１６が、Ｎ型カソード層３上でかつドリフト層１下に配設され、Ｎ型カソードバッファ層（第２Ｎ型バッファ層）１７が、Ｎ型カソードバッファ層１６に横方向に隣接された状態で、Ｐ型カソード層４上でかつドリフト層１下に配設されている。そして、Ｎ型カソードバッファ層１７の不純物濃度は、Ｎ型カソードバッファ層１６の不純物濃度よりも高くなっている。このような構成であっても、実施の形態２と同様の効果を得ることができる。
　＜実施の形態３＞
　図９は、本発明の実施の形態３に係るダイオードの構成を示す断面図である。以下、本実施の形態３で説明する構成要素のうち、実施の形態１と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
　本実施の形態３に係るダイオードは、絶縁層８の代わりに、Ｐ型アノード層（第３Ｐ型半導体層）１９を備える。このＰ型アノード層１９は、Ｐ型アノード層６及びアノード電極７と接触された状態で、Ｐ型カソード層４の上方に配設されている。そして、Ｐ型アノード層１９のライフタイムτ１は、Ｐ型アノード層６のライフタイムτ２よりも短くなっている。つまり、τ１＜τ２となっている。なお、例えばプロトン照射によって、半導体層に欠陥を生じさせると、当該半導体層のライフタイムを短くすることができる。ただし、ライフタイムの制御は、プロトン照射に限ったものではなく、もちろん他の手法によって行われてもよい。
　以上のような本実施の形態３に係るダイオードによれば、Ｐ型カソード層４上方のＰ型アノード層１９のライフタイムを短くすることによって、寄生のＰＮＰバイポーラトランジスタにおけるパンチスルーが発生した際にアノード側に流れ込んだキャリアの一部が、Ｐ型アノード層１９の領域で消滅する。この結果、リカバリー動作時に、Ｐ型カソード層４の領域における電流集中を緩和することができるので、破壊耐量を向上させることができる。
　複数の実施の形態なお、本発明は、その発明の範囲内において、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。
　本発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。
　１　ドリフト層、３　Ｎ型カソード層、４　Ｐ型カソード層、６，１９　Ｐ型アノード層、７　アノード電極、７ａ　貫通孔、８　絶縁層、１１，１２　Ｎ型アノードバッファ層、１６，１７　Ｎ型カソードバッファ層。

Claims (7)

  1. 　ドリフト層＜１＞と、
    　互いに横方向に隣接された状態で、前記ドリフト層の下方に配設されたＮ型半導体層＜３＞及び第１Ｐ型半導体層＜４＞と、
    　前記ドリフト層上に配設された第２Ｐ型半導体層＜６＞と、
    　前記第２Ｐ型半導体層上に配設された電極＜７＞と、
    　前記第２Ｐ型半導体層及び前記電極と接触された状態で、前記第１Ｐ型半導体層の上方に配設された絶縁層＜８＞と
    を備える、半導体装置。
  2. 　請求項１に記載の半導体装置であって、
    　前記絶縁層＜８＞は、前記電極＜７＞の下面に埋設されている、半導体装置。
  3. 　請求項１に記載の半導体装置であって、
    　前記絶縁層＜８＞は、前記第２Ｐ型半導体層＜６＞の上面に埋設されている、半導体装置。
  4. 　請求項１に記載の半導体装置であって、
    　前記電極＜７＞には貫通孔＜７ａ＞が設けられ、
    　前記絶縁層＜８＞は、前記貫通孔内に埋設されている、半導体装置。
  5. 　請求項１に記載の半導体装置であって、
    　前記第２Ｐ型半導体層＜６＞及び前記電極＜７＞と接触された状態で、前記第１Ｐ型半導体層＜４＞の上方に配設された、前記第２Ｐ型半導体層のライフタイムよりも短いライフタイムを有する第３Ｐ型半導体層＜１９＞を、前記絶縁層＜８＞の代わりに備える、半導体装置。
  6. 　ドリフト層＜１＞と、
    　互いに横方向に隣接された状態で、前記ドリフト層の下方に配設されたＮ型半導体層＜３＞及び第１Ｐ型半導体層＜４＞と、
    　前記ドリフト層上または上方に配設された第２Ｐ型半導体層＜６＞と、
    　前記第２Ｐ型半導体層上に配設された電極＜７＞と、
    　前記Ｎ型半導体層の上方でかつ前記ドリフト層上、または、前記Ｎ型半導体層上でかつ前記ドリフト層下、に配設された第１Ｎ型バッファ層＜１１，１６＞と、
    　前記第１Ｎ型バッファ層に横方向に隣接された状態で、前記第１Ｐ型半導体層の上方でかつ前記ドリフト層上、または、前記第１Ｐ型半導体層上でかつ前記ドリフト層下、に配設された第２Ｎ型バッファ層＜１２，１７＞と
    を備え、
    　前記第２Ｎ型バッファ層の不純物濃度は、前記第１Ｎ型バッファ層の不純物濃度よりも高い、半導体装置。
  7. 　請求項６に記載の半導体装置であって、
    　前記第１Ｎ型バッファ層＜１１＞は、前記Ｎ型半導体層＜３＞の上方でかつ前記ドリフト層＜１＞上に配設され、
    　前記第２Ｎ型バッファ層＜１２＞は、前記第１Ｐ型半導体層＜４＞の上方でかつ前記ドリフト層上に配設され、
    　前記Ｎ型半導体層上でかつ前記ドリフト層下に配設された第３Ｎ型バッファ層＜１６＞と、
    　前記第３Ｎ型バッファ層に横方向に隣接された状態で、前記第１Ｐ型半導体層上でかつ前記ドリフト層下に配設された第４Ｎ型バッファ層＜１７＞と
    を備え、
    　前記第４Ｎ型バッファ層の不純物濃度は、前記第３Ｎ型バッファ層の不純物濃度よりも高い、半導体装置。
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