JP7585646B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置および半導体装置の製造方法に関する。
従来、Ｐアノード領域がＮ層で遮られたダイオード部を有する半導体装置が知られている（例えば、特許文献１参照）。
特許文献１ 特開２０１６－６８９１号公報
半導体装置の逆回復特性を向上させる。
本発明の第１の態様においては、半導体基板のおもて面側に設けられたアノード電極と、半導体基板に設けられた第１導電型のドリフト領域と、アノード電極とショットキー接触された第１導電型の第１アノード領域と、第１導電型と異なる第２導電型の第２アノード領域とを備え、第１アノード領域は、第２アノード領域のドーピング濃度以下のドーピング濃度を有し、第２アノード領域によってドリフト領域と離間されている半導体装置を提供する。
第１アノード領域のドーピング濃度は、１Ｅ１５ｃｍ－３以上、１Ｅ１８ｃｍ－３以下であってよい。
第１アノード領域の面積は、半導体基板のおもて面において、第２アノード領域の面積よりも大きくてよい。
第１アノード領域の下端の深さは、第２アノード領域の下端の深さの半分よりも浅くてよい。
第１アノード領域の下端の深さは、第２アノード領域の下端の深さの半分よりも深く、第２アノード領域の下端の深さよりも浅くてよい。
第１アノード領域の下方における第２アノード領域の下端の深さ方向の膜厚は、０．５μｍ以上であってよい。
アノード電極と接触する領域における第２アノード領域の下端の深さは、第１アノード領域の下方に設けられた第２アノード領域の下端の深さよりも浅くてよい。
第２アノード領域の下端の最も浅い部分は、上面視において、第２アノード領域がアノード電極と接触する領域の中央に位置してよい。
アノード電極に接する第２アノード領域のドーピング濃度は、第１アノード領域のドーピング濃度よりも低くてよい。
半導体装置は、複数のトレンチ部を更に備えてよい。第１アノード領域は、複数のトレンチ部の間に設けられた半導体基板のメサ部に設けられ、当該メサ部の両端の複数のトレンチ部と接してよい。
第１アノード領域および第２アノード領域は、メサ長手方向において、交互に並んで設けられてよい。
第２アノード領域の面積は、半導体基板のおもて面において、複数のトレンチ部に挟まれたメサ部の全面積の１％以下であってよい。
第２アノード領域の上面は、複数のトレンチ部に挟まれた複数のメサ部のいずれかのメサ部において、第１アノード領域に全面が覆われてよい。
複数のトレンチ部は、半導体基板のおもて面から裏面に向けて徐々にトレンチ幅が大きくなる構造を有してよい。おもて面におけるメサ部の幅は、複数のトレンチ部の最大のトレンチ幅よりも小さくてよい。
半導体装置は、ドリフト領域よりドーピング濃度の高い第１導電型である複数の蓄積領域を備えてよい。第１アノード領域の下端の深さは、第２アノード領域の下端の深さの半分よりも深くてよい。第２アノード領域の下端の深さは、複数の蓄積領域の上端から下端までの厚みよりも小さくてよい。
複数の蓄積領域のうち最も深い蓄積領域の下端は、複数のトレンチ部のうち隣接するトレンチ部の半分の深さ位置よりも深く、トレンチ部が半導体基板の裏面に向かって延伸する側壁領域と、トレンチ部の底部に向かってトレンチ部の幅が減少する底部領域との境界と同一またはそれよりも浅くてよい。
半導体装置は、ドリフト領域よりドーピング濃度の高い第１導電型である蓄積領域を備えてよい。蓄積領域の下端は、複数のトレンチ部のうち隣接するトレンチ部の半分の深さ位置よりも深く、トレンチ部が半導体基板の裏面に向かって延伸する側壁領域と、トレンチ部の底部に向かってトレンチ部の幅が減少する底部領域との境界と同一またはそれよりも浅くてよい。第１アノード領域の下端の深さは、第２アノード領域の下端の深さの半分よりも深くてよい。第２アノード領域の下端の深さは、蓄積領域の上端から下端までの厚みよりも小さくてよい。
半導体装置は、ドリフト領域よりドーピング濃度の高い第１導電型の蓄積領域を備えてよい。蓄積領域は、第１アノード領域および第２アノード領域の下方に設けられてよい。
半導体装置は、半導体基板の裏面側に設けられたカソード電極と、半導体基板の裏面において、カソード電極と接して設けられたカソード層とを備えてよい。カソード層は、第１導電型の第１カソード領域と、第１カソード領域と隣接して設けられた第２導電型の第２カソード領域とを含んでよい。
第２カソード領域の面積は、半導体基板の裏面において、第１カソード領域の面積よりも大きくてよい。
第１カソード領域の面積は、半導体基板の裏面において、第１カソード領域および第２カソード領域の合計面積の１０％以下であってよい。
カソード層は、半導体基板に設けられた裏面側カソード部と、裏面側カソード部よりも半導体基板のおもて面側に設けられた、第２導電型のおもて面側カソード部を備えてよい。裏面側カソード部は、第１カソード領域および第２カソード領域の繰り返し構造を含んでよい。
おもて面側カソード部は、第１カソード領域および第２カソード領域と隣接して設けられ、第１カソード領域のおもて面側に設けられた開口を有してよい。
開口の直径Ｄは、第１カソード領域のトレンチ配列方向の幅Ｃよりも小さくてよい。
半導体装置は、第１アノード領域とアノード電極とを接続するための接続部を備えてよい。接続部は、Ｔｉ、Ｖ、Ｎｉ、およびＰｔの少なくとも１つを含んでよい。
半導体装置は、半導体基板に設けられたトランジスタ部を更に備えてよい。
本発明の第２の態様においては、半導体基板のおもて面側に、アノード電極を設ける段階と、半導体基板に、第１導電型のドリフト領域を設ける段階と、アノード電極とショットキー接触された第１導電型の第１アノード領域を設ける段階と、第１導電型と異なる第２導電型の第２アノード領域を設ける段階とを備え、第１アノード領域は、第２アノード領域のドーピング濃度以下のドーピング濃度を有し、第２アノード領域によってドリフト領域と離間されている半導体装置の製造方法を提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
プレーナ型である半導体装置１００の断面図の一例を示す。 実施例１に係る半導体装置１００の上面図の一例を示す。 実施例２に係る半導体装置１００の上面図の一例を示す。 半導体装置１００の深さ方向のドーピング濃度分布とバンド図の一例を示す。 図１Ｄのｃ）のＮ－Ｎ断面における、おもて面２１のネット・ドーピング濃度分布を示す。 トレンチ型である半導体装置１００の上面図の一例を示す。 実施例３に係る半導体装置１００の断面図の一例を示す。 実施例３に係る半導体装置１００の断面図の一例を示す。 実施例４に係る半導体装置１００の断面図の一例を示す。 トレンチ型である半導体装置１００の上面図の一例を示す。 実施例５に係る半導体装置１００の断面図の一例を示す。 実施例５に係る半導体装置１００の断面図の一例を示す。 半導体装置１００のおもて面２１側の構造を示す拡大図の一例である。 半導体装置１００のおもて面２１側の構造を示す拡大図の一例である。 半導体装置１００のおもて面２１側の構造を示す拡大図の一例である。 半導体装置１００のおもて面２１側の構造を示す拡大図の一例である。 トレンチ型である半導体装置１００の上面図の一例を示す。 実施例６に係る半導体装置１００の断面図の一例を示す。 実施例６に係る半導体装置１００の断面図の一例を示す。 実施例７に係る半導体装置１００の断面図の一例を示す。 実施例８に係る半導体装置１００の断面図の一例を示す。 実施例９に係る半導体装置１００の断面図の一例を示す。 実施例１０に係る半導体装置１００の断面図の一例を示す。 実施例１１に係る半導体装置１００の裏面２３における下面図の一例を示す。 プレーナ型である半導体装置１００の製造方法の一例を示す。 トレンチ型である半導体装置１００の製造方法の一例を示す。 第１アノード領域８１および第２アノード領域８２の製造工程の一例を示す。 プレーナ型である半導体装置１００の断面図の変形例を示す。 図９Ａに係る半導体装置１００の深さ方向のドーピング濃度分布とエネルギー・バンド図の一例を示す。 図９Ｂのｆ）のＴ－Ｔ断面について、おもて面２１のネット・ドーピング濃度分布を示す。 おもて面２１と裏面２３の対応関係を説明するための図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。
本明細書では、半導体基板の上面および下面に平行な直交軸をＸ軸およびＹ軸とする。また、半導体基板の上面および下面と垂直な軸をＺ軸とする。本明細書では、Ｚ軸の方向を深さ方向と称する場合がある。また、本明細書では、Ｘ軸およびＹ軸を含めて、半導体基板の上面および下面に平行な方向を、水平方向と称する場合がある。
本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。
本明細書においては、不純物がドーピングされたドーピング領域の導電型をＰ型またはＮ型として説明している。本明細書においては、不純物とは、特にＮ型のドナーまたはＰ型のアクセプタのいずれかを意味する場合があり、ドーパントと記載する場合がある。本明細書においては、ドーピングとは、半導体基板にドナーまたはアクセプタを導入し、Ｎ型の導電型を示す半導体またはＰ型の導電型を示す半導体とすることを意味する。
本明細書においては、ドーピング濃度とは、熱平衡状態におけるドナーの濃度またはアクセプタの濃度を意味する。本明細書においては、ネット・ドーピング濃度とは、ドナー濃度を正イオンの濃度とし、アクセプタ濃度を負イオンの濃度として、電荷の極性を含めて足し合わせた正味の濃度を意味する。一例として、ドナー濃度をＮＤ、アクセプタ濃度をＮＡとすると、任意の位置における正味のネット・ドーピング濃度はＮＤ－ＮＡとなる。
ドナーは、半導体に電子を供給する機能を有している。アクセプタは、半導体から電子を受け取る機能を有している。ドナーおよびアクセプタは、不純物自体には限定されない。例えば、半導体中に存在する空孔（Ｖ）、酸素（Ｏ）および水素（Ｈ）が結合したＶＯＨ欠陥は、電子を供給するドナーとして機能する。
本明細書においてＰ＋型またはＮ＋型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が高いことを意味し、Ｐ－型またはＮ－型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が低いことを意味する。また、本明細書においてＰ＋＋型またはＮ＋＋型と記載した場合には、Ｐ＋型またはＮ＋型よりもドーピング濃度が高いことを意味する。
また、ドナー、アクセプタまたはネット・ドーピングの濃度分布がピークを有する場合、当該ピーク値を当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度としてよい。ドナー、アクセプタまたはネット・ドーピングの濃度がほぼ均一な場合等においては、当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度の平均値をドナー、アクセプタまたはネット・ドーピングの濃度としてよい。
図１Ａは、プレーナ型である半導体装置１００の断面図の一例を示す。半導体装置１００は、半導体基板１０を備える。半導体装置１００は、ダイオードを有する半導体チップである。本例の半導体装置１００は、半導体基板１０において、ドリフト領域１８と、第１アノード領域８１と、第２アノード領域８２と、コンタクト領域８４とを備える。また、半導体装置１００は、おもて面側電極２６および裏面側電極２７を備える。
半導体基板１０は、半導体材料で形成された基板である。半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０は、シリコン基板である。半導体基板１０は、おもて面２１および裏面２３を有する。
また、半導体基板１０は、Ｎ型基板であってよく、Ｐ型基板をＮ型化した基板であってもよい。半導体基板１０は、半導体のインゴットから切り出したウエハであってよく、ウエハを個片化したチップであってもよい。半導体のインゴットは、チョクラルスキー法（ＣＺ法）、磁場印加型チョクラルスキー法（ＭＣＺ法）、フロートゾーン法（ＦＺ法）のいずれかで製造されよい。本例では、半導体基板１０は、ＭＣＺ法で製造したインゴットから切り出したウエハである。
ドリフト領域１８は、半導体基板１０に設けられた第１導電型の領域である。本例のドリフト領域１８は、一例としてＮ－型である。ドリフト領域１８は、半導体基板１０において他のドーピング領域が形成されずに残存した領域であってよい。即ち、ドリフト領域１８のドーピング濃度は、半導体基板１０のドーピング濃度であってもよい。
おもて面側電極２６は、半導体基板１０のおもて面２１側に設けられる。本例のおもて面側電極２６は、半導体基板１０のおもて面２１に接して設けられる。おもて面側電極２６は、金属を含む材料で形成される。例えば、おもて面側電極２６の少なくとも一部の領域は、アルミニウム、アルミニウム‐シリコン合金、またはアルミニウム‐シリコン－銅合金で形成される。おもて面側電極２６は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよい。一例において、おもて面側電極２６は、アノード電極である。
裏面側電極２７は、半導体基板１０の裏面２３側に設けられる。本例の裏面側電極２７は、半導体基板１０の裏面２３に接して設けられる。裏面側電極２７は、金属等の導電材料で形成される。裏面側電極２７の材料は、おもて面側電極２６の材料と同一であっても、異なっていてもよい。例えば、裏面側電極２７の少なくとも一部の領域は、アルミニウム、アルミニウム‐シリコン合金、またはアルミニウム‐シリコン－銅合金で形成される。一例において、裏面側電極２７は、カソード電極である。
カソード層９５は、半導体基板１０の裏面２３側に設けられる。カソード層９５は、裏面側電極２７と電気的に接続される。本例のカソード層９５は、第１カソード領域９１を含む。本例のカソード層９５は、第１導電型の領域を有するが、第２導電型の領域を有してもよい。
第１カソード領域９１は、第１導電型の領域である。第１カソード領域９１は、一例としてＮ＋型である。本例の第１カソード領域９１は、裏面２３の全面に設けられているが、裏面２３の一部に選択的に設けられてもよい。例えば、第１カソード領域９１のドーピング濃度は、１Ｅ１９ｃｍ－３以上である。なお、Ｅは１０のべき乗を意味し、例えば１Ｅ１９ｃｍ－３は１×１０１９ｃｍ－３を意味する。
第１アノード領域８１は、おもて面側電極２６とショットキー接触された第１導電型の領域である。当該ショットキー接触は、第１アノード領域８１のドーピング濃度を適切に調整することにより実現される。例えば、第１アノード領域８１のドーピング濃度は、１Ｅ１５ｃｍ－３以上、１Ｅ１８ｃｍ－３以下である。第１アノード領域８１のドーピング濃度が１Ｅ１９ｃｍ－３よりも高ドーピング濃度である場合、オーミック接触となる場合がある。本例の第１アノード領域８１は、第２アノード領域８２のドーピング濃度以下のドーピング濃度を有している。
第２アノード領域８２は、第２導電型の領域である。本例の第２アノード領域８２は、半導体基板１０のおもて面２１側に設けられる。第２アノード領域８２は、おもて面側電極２６と電気的に接続されている。第２アノード領域８２の少なくとも一部は、おもて面側電極２６と接触している。例えば、第２アノード領域８２のドーピング濃度は、１Ｅ１６ｃｍ－３以上、１Ｅ１７ｃｍ－３以下である。
第１アノード領域８１は、第２アノード領域８２によってドリフト領域１８と離間されている。第１アノード領域８１の側面および下面は、第２アノード領域８２によって覆われている。即ち、半導体装置１００は、深さ方向において、第１アノード領域８１、第２アノード領域８２およびドリフト領域１８の順に設けられた構造を備える。このように、第１アノード領域８１は、少なくとも第２アノード領域８２を挟んでドリフト領域１８と接触せずに離間していてよい。第１アノード領域８１の下方における第２アノード領域８２の深さ方向の膜厚は、空乏層の広がりを考慮して設定される。即ち、第２アノード領域８２の膜厚は、第２アノード領域８２とドリフト領域１８とのＰＮ接合で生じる空乏層が第１アノード領域８１と接触しないように設定される。一例において、第１アノード領域８１の下方における第２アノード領域８２の深さ方向の膜厚は、０．５μｍ以上である。
コンタクト領域８４は、第２アノード領域８２のおもて面２１側に設けられる。コンタクト領域８４は、第２導電型の領域である。コンタクト領域８４は、おもて面側電極２６に接する。コンタクト領域８４の深さは、第１アノード領域８１よりも浅くてよい。コンタクト領域８４の深さは、第１アノード領域８１の深さの１０％よりも浅くてよい。コンタクト領域８４の深さは、０．１μｍ以下であってよい。コンタクト領域８４の深さは、デバイ長さより深くてよい。コンタクト領域８４の深さは、デバイ長さの１００倍かそれよりも浅くてよい。コンタクト領域８４は、第２導電型のドーパント（ボロンやアルミニウムなど）の他に、フッ素を含んでよい。半導体装置１００は、コンタクト領域８４を備えなくてもよい。
コンタクト領域８４のドーピング濃度は、第２アノード領域８２のドーピング濃度よりも高くてよい。コンタクト領域８４のドーピング濃度は、第２アノード領域８２のドーピング濃度の最大値の１００倍以上であってよい。コンタクト領域８４のドーピング濃度は、１Ｅ１８ｃｍ－３以上であってよく、１Ｅ２０ｃｍ－３以下であってよい。
コンタクト領域８４は、上面視で第１アノード領域８１と隣接する。コンタクト領域８４は、上面視で、第１アノード領域８１に接してもよく、第１アノード領域８１とは離れていてもよい。本例では、コンタクト領域８４は第１アノード領域８１と離れている。上面視で、コンタクト領域８４と第１アノード領域８１との間において、第２アノード領域８２がおもて面２１に露出してよい。
第２アノード領域８２とおもて面側電極２６との接触は、オーミック接触であってよい。コンタクト領域８４は、第２アノード領域８２とおもて面側電極２６との接触をオーミック接触として、接触抵抗を低減する効果を有する。一方、コンタクト領域８４は、第２アノード領域８２よりもドーピング濃度が高いので、第２アノード領域８２からドリフト領域１８への正孔の注入量を増加させる場合がある。コンタクト領域８４の深さを予め定められた大きさにすることで、コンタクト領域８４を備える場合であっても、正孔の注入量を抑えることができる。また、コンタクト領域８４のドーピング濃度を予め定められた大きさにすることで、コンタクト領域８４を備える場合であっても、正孔の注入量を抑えることができる。なお、第２アノード領域８２とおもて面側電極２６が直接接する場合において、第２アノード領域８２とおもて面側電極２６との接触がオーミック接触であれば、コンタクト領域８４を備えなくてもよい。
以上の通り、半導体装置１００は、おもて面２１において、第１アノード領域８１および第２アノード領域８２を備える。第１アノード領域８１の面積は、おもて面２１において、第２アノード領域８２の面積よりも大きくてよい。第１アノード領域８１および第２アノード領域８２の面積は、面積比αで示される。面積比αは、第１アノード領域８１および第２アノード領域８２の合計面積に対する第２アノード領域８２の面積の比である。
順バイアス時において、第１アノード領域８１とおもて面側電極２６との接触がショットキー接触であるので、少数キャリアの蓄積が少なく、第２アノード領域８２からの正孔の注入が少ない。そして、ダイオード順バイアス時の正孔注入効率は、おもて面２１における第１アノード領域８１および第２アノード領域８２の面積比αで決まる。第１アノード領域８１の面積の比率を大きくすることにより、正孔注入効率を低減できる。また、ショットキー接触された第１アノード領域８１は、リーク電流を増加させない。よって、αが１％以下であってもよい。これにより、正孔注入効率を低減できる。
逆バイアス時において、ショットキー接触面から第１アノード領域８１に広がる空乏層が、ドリフト領域１８と第２アノード領域８２とのＰＮ接合から第２アノード領域８２に広がる空乏層と接続されないことが好ましい。この場合、第２アノード領域８２における再結合によって、さらにリーク電流を低減することができる。
図１Ｂは、実施例１に係る半導体装置１００の上面図の一例を示す。本例の上面図は、図１Ａの半導体装置１００の上面図の一例である。図１ＢのＡ－Ａ断面が、図１Ａに相当する。半導体装置１００は、半導体基板１０のおもて面２１において、ストライプ状に設けられた第１アノード領域８１および第２アノード領域８２を備える。破線で示すように、第２アノード領域８２のおもて面２１側にコンタクト領域８４を備えてもよい。
第１アノード領域８１は、おもて面２１において、Ｙ軸方向に延伸して設けられている。同様に、第２アノード領域８２は、おもて面２１において、Ｙ軸方向に延伸して設けられている。第１アノード領域８１および第２アノード領域８２は、Ｘ軸方向において、交互に設けられている。第１アノード領域８１のＸ軸方向の幅は、第２アノード領域８２のＸ軸方向の幅よりも大きい。即ち、第１アノード領域８１の面積は、半導体基板１０のおもて面２１において、第２アノード領域８２の面積よりも大きい。例えば、第１アノード領域８１の面積は、おもて面２１において、第２アノード領域８２の面積の２倍である。
図１Ｃは、実施例２に係る半導体装置１００の上面図の一例を示す。本例の上面図は、図１Ａの半導体装置１００の上面図の他の例である。図１ＣのＢ－Ｂ断面が、図１Ａに相当する。本例の半導体装置１００は、第２アノード領域８２が円形を有する点で、図１Ｂの実施例１と相違する。破線で示すように、第２アノード領域８２のおもて面２１側にコンタクト領域８４を備えてもよい。
第２アノード領域８２は、おもて面２１において、予め定められた直径の真円形状を有する。第２アノード領域８２の形状は、楕円であっても、円形以外の形状であってもよい。第２アノード領域８２は、おもて面２１において規則的に設けられる。例えば、第２アノード領域８２は、１つの真円に対して、４つの真円が等間隔に配置された構造を有する。但し、第２アノード領域８２の配置は不規則であってもよい。
図１Ｄは、半導体装置１００の断面図ｃ）と、その深さ方向のドーピング濃度ｂ）とエネルギー・バンド図ａ）の一例を示す。図１Ｄのａ）～ｃ）の深さ方向の位置はそれぞれ対応している。図１Ｄは、コンタクト領域８４を備えない場合に対応している。同図は、半導体装置１００のＰ－Ｐ線およびＱ－Ｑ線におけるドーピング濃度分布およびエネルギー・バンド図の一例を示している。エネルギー・バンド図の縦軸は、電子または正孔のエネルギーであり、単位は一例としてエレクトロン・ボルト（ｅＶ）である。バンドギャップ（禁制帯）にフェルミ準位（Ｅｆ）が存在する。バンドギャップよりも上のバンドが伝導帯であり、バンドギャップよりも下のバンドが価電子帯である。ドーピング濃度の縦軸は常用対数スケールのドーピング濃度である。単位は一例としてｃｍ－３である。ドーピング濃度の横軸はおもて面２１を原点として裏面２３に向かう深さ位置である。単位は一例としてμｍである。
Ｐ－Ｐ線は、おもて面２１に第１アノード領域８１が設けられた領域を通過する断面に対応する。Ｑ－Ｑ線は、おもて面２１に第２アノード領域８２が設けられた領域を通過する断面に対応する。
ドーピング濃度の実線は、Ｐ－Ｐ線におけるドーピング濃度の分布を示す。第１アノード領域８１は、おもて面２１から、予め定められたドーズ量でドーパントを注入して設けられている。第１アノード領域８１のドーピング濃度は、おもて面２１付近においてピークを示して、深さ方向に向けて減少している。ドーピング濃度の破線は、Ｑ－Ｑ線におけるドーピング濃度の分布を示す。
バンド図ａ）の実線は、Ｐ－Ｐ線における熱平衡状態のバンド図を示す。第１アノード領域８１は、おもて面側電極２６とショットキー接触している。おもて面２１にはフェルミ準位からφＢのショットキー障壁が形成されている。第１アノード領域８１をショットキー接触させることにより、順バイアス時の正孔の注入を抑制できる。一方、逆バイアス時においても、ショットキー接触面から第１アノード領域８１に広がる空乏層によってリーク電流を抑制できる。
第１アノード領域８１のドーピング濃度は、第１アノード領域８１がおもて面側電極２６とショットキー接触となる濃度とする。第１アノード領域８１のドーピング濃度が１Ｅ１８ｃｍ－３よりも高くなると、ショットキー障壁の深さ方向の厚さが薄くなり、トンネル電流が流れるようになる。そのため、第１アノード領域８１はおもて面側電極２６とオーミック接触となる。したがって、第１アノード領域８１のドーピング濃度は１Ｅ１８ｃｍ－３よりも低くする。
フェルミ準位Ｅｆからドリフト領域１８の伝導帯の底までのエネルギー差ｃは、フェルミ準位Ｅｆから第１アノード領域８１の伝導帯の底までのエネルギー差ｂよりも大きくてよい。フェルミ準位Ｅｆから第１アノード領域８１の伝導帯の底までのエネルギー差ｂは、第２アノード領域８２の価電子帯の最上部からフェルミ準位Ｅｆまでのエネルギー差ａより大きくてよい。第１アノード領域８１のドーピング濃度は、第２アノード領域８２のドーピング濃度よりも低くてよい。この濃度差により、第１アノード領域８１の伝導帯の底部とフェルミ準位Ｅｆとのエネルギー差ｂは、第２アノード領域８２の価電子帯上部とフェルミ準位Ｅｆとのエネルギー差ａよりも大きくできる。これにより、第１アノード領域８１とおもて面側電極２６とのショットキー障壁の深さ方向の厚さが薄くなりすぎてオーミック接触になること防ぐことができる。即ち、第１アノード領域８１とおもて面側電極２６とがショットキー接触を良好に形成することができ、順バイアス時のドリフト領域１８への正孔注入を十分低減できる。
バンド図ａ）の破線は、Ｑ－Ｑ線における熱平衡状態のバンド図を示す。第２アノード領域８２は、おもて面側電極２６とオーミック接触している。第２アノード領域８２は、半導体基板１０のおもて面２１に、高ドーピング濃度の領域を設けてもよい。
第１アノード領域８１とおもて面側電極２６との界面に、ダングリング・ボンドを終端する水素を備えてよい。これにより、逆バイアス時に、ショットキー接触の欠陥（即ち、ダングリング・ボンド）に起因する漏れ電流を、低減することができる。後述するバッファ領域２０の水素が、第１アノード領域８１とおもて面側電極２６との界面におけるダングリング・ボンドを終端してよい。バッファ領域２０の水素は、３００℃から４００℃のアニーリングにより、おもて面２１に向かって拡散し、第１アノード領域８１とおもて面側電極２６との界面に達することができる。
図１Ｅは、図１Ｄのｃ）のＮ－Ｎ断面における、おもて面２１のネット・ドーピング濃度分布を示す。図１Ｅも、コンタクト領域８４を備えない場合に対応している。第１アノード領域８１は、Ｘ軸方向に略平坦なドーピング濃度分布を有する。第１アノード領域８１のドーピング濃度分布は、第２アノード領域８２とのＰＮ接合がおもて面２１に露出する位置の近傍で、減少する。第２アノード領域８２は、Ｘ軸方向に略平坦なドーピング濃度分布を有する。第２アノード領域８２のドーピング濃度分布は、第１アノード領域８１とのＰＮ接合がおもて面２１に露出する位置の近傍で、減少する。おもて面２１における第１アノード領域８１の最大ドーピング濃度は、おもて面２１における第２アノード領域８２の最大ドーピング濃度よりも小さくてよい。
図２Ａは、トレンチ型である半導体装置１００の上面図の一例を示す。本例の半導体装置１００は、トレンチ型構造を有する。半導体装置１００は、複数のダミートレンチ部３０を有する。破線で示すように、第２アノード領域８２のおもて面２１側にコンタクト領域８４を備えてもよい。なお、図２Ａでは、おもて面２１の上方に設けられた電極および層間絶縁膜を省略している。
第１アノード領域８１は、複数のダミートレンチ部３０の間に設けられた半導体基板１０のメサ部６１に設けられ、当該メサ部６１の両端の複数のダミートレンチ部３０と接する。この場合、トレンチのリサーフ効果によって、第１アノード領域８１の表面電界が緩和される。本例のダミートレンチ部３０は、ダミー絶縁膜３２およびダミー導電部３４を含む。
メサ部は、半導体基板１０の内部において、トレンチ部に挟まれた領域を指す。例えば、メサ部６１は、ダミートレンチ部３０に挟まれた半導体基板１０の領域である。一例として、メサ部の上端は半導体基板１０のおもて面２１である。メサ部の下端の深さ位置は、トレンチ部の下端の深さ位置と同一である。
第１アノード領域８１および第２アノード領域８２は、メサ長手方向において、交互に並んで設けられる。即ち、第２アノード領域８２は、メサ長手方向において、第１アノード領域８１に挟んで設けられる。第１アノード領域８１の深さ方向（Ｚ軸の負側の方向）には、第２アノード領域８２が設けられ、おもて面２１に露出する第２アノード領域８２と一体的に形成されている。メサ長手方向とは、トレンチの延伸方向（即ち、Ｙ軸方向）である。第１アノード領域８１の面積は、おもて面２１において、第２アノード領域８２がおもて面２１に露出する面積よりも大きい。本例の第１アノード領域８１および第２アノード領域８２の面積比率は、各メサ部で同一であるが、メサ部毎に異なっていてもよい。
一例において、第１アノード領域８１のＹ軸方向の幅と第２アノード領域８２のＹ軸方向の幅との比率は３：１である。第１アノード領域８１のＹ軸方向の幅と第２アノード領域８２のＹ軸方向の幅との比率は、２：１であってもよく、４：１であってもよく、５：１であってよく、９：１であってよく、１９：１であってよく、４９：１であってよく、９９：１であってよく、１９９：１であってよく、９９９：１であってもよい。当該比率は、同一のメサ部内で異なっていてもよい。
例えば、第２アノード領域８２の面積は、複数のダミートレンチ部３０に挟まれたメサ部６１のいずれかのおもて面２１において、全面積の３０％以下（２：１に相当）であってよく、２５％以下（３：１に相当）であってよく、２０％以下（４：１に相当）であってよく、１０％以下（９：１に相当）であってよく、５％以下（１９：１に相当）であってよく、２％以下（４９：１に相当）であってよく、１％以下（９９：１に相当）であってよく、０．５％以下（１９９：１に相当）であってよく、０．１％以下（９９９：１に相当）であってもよい。また、第２アノード領域８２の面積は、複数のダミートレンチ部３０に挟まれたメサ部６１のいずれかのおもて面２１において、全面積の０．０１％以下であってもよい。
なお、Ｍ－Ｍ線は、メサ部６１をＹ軸方向に延伸する。Ｍ－Ｍ線を通るＹＺ断面は、図１Ａの断面と構造が同一であってよい。即ち、図１Ａの構造は、図１Ｂおよび図１Ｃのようなプレーナ型である半導体装置１００のみならず、トレンチ型である半導体装置１００にも適用されてよい。
図２Ｂは、実施例３に係る半導体装置１００の断面図の一例を示す。図２Ｂは、図２ＡのＣ－Ｃ断面の一例を示す。Ｃ－Ｃ断面は、おもて面２１に第１アノード領域８１が設けられた領域の断面である。第１アノード領域８１の下方には、第２アノード領域８２が設けられている。
ダミートレンチ部３０は、半導体基板１０のおもて面２１に設けられたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー導電部３４は、おもて面側電極２６に電気的に接続されている。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って設けられる。ダミー導電部３４は、ダミートレンチの内部に設けられ、且つ、ダミー絶縁膜３２よりも内側に設けられる。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。
層間絶縁膜３８は、半導体基板１０のおもて面２１において、ダミートレンチ部３０を覆っている。例えば、層間絶縁膜３８は、ＨＴＯ膜、ＢＰＳＧ膜、またはこれらの積層膜である。層間絶縁膜３８には、コンタクトホール５４が設けられ、おもて面側電極２６と半導体基板１０のおもて面２１とが接続される。
第１アノード領域８１は、メサ部６１において第２アノード領域８２よりもおもて面２１側に設けられる。第１アノード領域８１の半導体基板１０の深さ方向の厚さは、第２アノード領域８２の厚さよりも薄い。本例の第１アノード領域８１の厚さは、第２アノード領域８２の厚さの半分である。
バッファ領域２０は、ドリフト領域１８の下方に設けられる。バッファ領域２０は、ドリフト領域１８とカソード層９５との間に設けられている。バッファ領域２０の導電型は、Ｎ＋型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ドリフト領域１８よりもドーピング濃度の高い１つまたは複数のドーピング濃度ピークを有する。複数のドーピング濃度ピークは、半導体基板１０の深さ方向における異なる位置に配置される。バッファ領域２０のドーピング濃度ピークは、例えば水素またはリンのドナー濃度ピークであってよい。あるいは、バッファ領域２０が省略されてもよい。
図２Ｃは、実施例３に係る半導体装置１００の断面図の一例を示す。図２Ｃは、図２ＡのＤ－Ｄ断面の一例を示す。Ｄ－Ｄ断面は、おもて面２１に第２アノード領域８２が設けられた領域の断面である。破線で示すように、第２アノード領域８２のおもて面２１側にコンタクト領域８４を備えてもよい。コンタクト領域８４は、上面視でコンタクトホール５４の形成されるおもて面２１に形成されてよい。層間絶縁膜３８の端部を除いて、第２アノード領域８２が層間絶縁膜３８と接する。層間絶縁膜３８の端部は、コンタクト領域８４がしみだしてよい。第２アノード領域８２の下方には、ドリフト領域１８が設けられている。Ｄ－Ｄ断面における第２アノード領域８２の深さは、図２ＢのＣ－Ｃ断面における第２アノード領域８２の深さと同一であってよい。
図２Ｄは、実施例４に係る半導体装置１００の断面図の一例を示す。本例の半導体装置１００は、蓄積領域１６を備える点で実施例３に係る半導体装置１００と相違する。上面図は、図２Ａと共通であってよい。
蓄積領域１６は、ドリフト領域１８よりドーピング濃度の高い第１導電型の領域である。蓄積領域１６は、第１アノード領域８１および第２アノード領域８２の下方に設けられる。本例の蓄積領域１６は、第２アノード領域８２とドリフト領域１８との間に設けられる。蓄積領域１６は、メサ部６１の全面に設けられてよい。蓄積領域１６は、後述する配列方向において、メサ部６１にわたってドーピング濃度が実質的に一様であってよい。あるいは、蓄積領域１６は、メサ部６１の配列方向における中央部に向かって、ドーピング濃度が減少してよく、増加してもよい。本例の蓄積領域１６は、メサ部６１にわたってドーピング濃度が実質的に一様である。
なお、半導体装置１００が蓄積領域１６を備えるか否かについて、各実施例に限定されるものではない。即ち、半導体装置１００は、蓄積領域１６を有さない他の実施例においても、蓄積領域１６を適宜備えてもよい。各実施例において、蓄積領域１６が全面に設けられてもよく、選択的に設けられてもよい。
図３Ａは、トレンチ型である半導体装置１００の上面図の一例を示す。本例の半導体装置１００では、おもて面２１における第１アノード領域８１と第２アノード領域８２との比率が図２Ａの場合と相違する。なお、図３Ａでは、おもて面２１の上方に設けられた電極および層間絶縁膜を省略している。
第２アノード領域８２の上面は、複数のダミートレンチ部３０に挟まれた複数のメサ部のいずれかのメサ部において、第１アノード領域８１に全面が覆われる。これにより、第２アノード領域８２の面積比を更に低下することができる。例えば、第２アノード領域８２の面積は、複数のダミートレンチ部３０に挟まれたメサ部のいずれかのおもて面２１において、全面積の１％以下である。また、第２アノード領域８２の面積は、複数のダミートレンチ部３０に挟まれたメサ部のいずれかのおもて面２１において、全面積の０．０１％以下であってもよい。
メサ部６１ａは、おもて面２１において、第１アノード領域８１と第２アノード領域８２とが交互に設けられたメサ部である。メサ部６１ａにおいて、第１アノード領域８１および第２アノード領域８２は、図２Ａの配置と同様に配置されてよい。即ち、第１アノード領域８１の面積は、メサ部６１ａのおもて面２１において、第２アノード領域８２の面積よりも大きくてよい。本例において、第１アノード領域８１のＹ軸方向の幅と第２アノード領域８２のＹ軸方向の幅との比率は３：１である。
メサ部６１ａの第２アノード領域８２がおもて面２１に露出する部分において、破線で示すように、第２アノード領域８２のおもて面２１側にコンタクト領域８４を備えてもよい。
メサ部６１ｂは、おもて面２１において、第１アノード領域８１が全面に設けられたメサ部である。即ち、メサ部６１ｂにおいて、第２アノード領域８２の上面は、第１アノード領域８１に完全に覆われている。
メサ部６１ｂは、メサ部６１ａよりも多く設けられている。本例では、１つのメサ部６１ａに対して、３つのメサ部６１ｂが設けられている。メサ部６１ａとメサ部６１ｂとの比率は、１：１であってもよく、１：２であってもよく、１：３であってもよい。半導体装置１００の全体を考慮した第１アノード領域８１および第２アノード領域８２の比率は、メサ部６１ａおよびメサ部６１ｂの比率と、メサ部６１ａにおける第１アノード領域８１と第２アノード領域８２との比率とによって適宜調整されてよい。
図３Ｂは、実施例５に係る半導体装置１００の断面図の一例を示す。図３Ｂは、図３ＡのＥ－Ｅ断面に対応する。Ｅ－Ｅ断面は、メサ部６１ａのおもて面２１において、第１アノード領域８１が設けられた領域の断面である。Ｅ－Ｅ断面では、メサ部６１ａにおいて、第１アノード領域８１の下方に第２アノード領域８２が設けられている。
図３Ｃは、実施例５に係る半導体装置１００の断面図の一例を示す。図３Ｃは、図３ＡのＦ－Ｆ断面に対応する。Ｆ－Ｆ断面は、メサ部６１ａのおもて面２１において、第２アノード領域８２が設けられた領域の断面である。Ｆ－Ｆ断面では、メサ部６１ａに第１アノード領域８１が設けられていない。破線で示すように、第２アノード領域８２のおもて面２１側にコンタクト領域８４を備えてもよい。コンタクト領域８４は、上面視でコンタクトホール５４の形成されるおもて面２１に形成されてよい。層間絶縁膜３８の端部を除いて、第２アノード領域８２が層間絶縁膜３８と接する。層間絶縁膜３８の端部は、コンタクト領域８４がしみだしてよい。
図４Ａは、半導体装置１００のおもて面２１側の構造を示す拡大図の一例である。本例では、ダミートレンチ部３０の間のメサ部６１が拡大されている。
第１アノード領域８１の下端の深さＤ１は、第２アノード領域８２の下端の深さＤ２の半分よりも浅い。例えば、第２アノード領域８２の下端の深さＤ２が３μｍの場合、第１アノード領域８１の下端の深さＤ１が１．５μｍよりも小さくなる。
接続部２８は、第１アノード領域８１とおもて面側電極２６とを接続する。接続部２８は、第１アノード領域８１とショットキー接触する材料を含む。接続部２８は、バリアメタル２５を含んでよい。例えば、接続部２８の材料は、タングステンである。接続部２８は、コンタクトホール５４等の開口に埋め込まれる。接続部２８は、おもて面側電極２６と接続されるプラグの一例である。
バリアメタル２５は、接続部２８において、半導体基板１０のおもて面２１に接して設けられる。バリアメタル２５は、Ｔｉ、Ｖ、Ｎｉ、Ｍｏ、Ｗ、Ｐｄ、ＣｒおよびＰｔの少なくとも１つを含んでよい。例えば、バリアメタル２５は、Ｔｉ、Ｖ，ＮｉおよびＰｔの少なくとも１つを含む。また、バリアメタル２５は、チタン化合物等の化合物を含んでよい。バリアメタル２５は、おもて面側電極２６に含まれるアルミニウム原子の半導体基板１０への拡散を抑制する。ショットキー障壁φＢは、０．９ｅＶ以下であってよく、０．７ｅＶ以下であってよく、０．５ｅＶ以下であってよく、０．３ｅＶ以下であってもよい。
ダミートレンチ部３０のトレンチ深さＤｔは、第２アノード領域８２の下端の深さＤ２よりも深い。例えば、ダミートレンチ部３０のトレンチ深さＤｔは、５μｍ以上、７μｍ以下である。また、ダミートレンチ部３０のトレンチ深さＤｔは、第２アノード領域８２の下端の深さＤ２の２倍以上であってよい。
メサ幅Ｗｍは、メサ部６１のＸ軸方向の幅である。即ち、メサ幅Ｗｍは、隣接するダミートレンチ部３０の間隔を示す。例えば、メサ幅Ｗｍは、０．８μｍである。メサ幅Ｗｍは、ダミートレンチ部３０のトレンチ幅Ｗｔよりも小さい。例えば、トレンチ幅Ｗｔは、１．０μｍである。メサ幅Ｗｍを小さくすることにより、ピンチオフ効果でリーク電流をさらに低減しやすくなる。
ダミートレンチ部３０は、側壁領域３５および底部領域３６を有する。側壁領域３５は、ダミー絶縁膜３２を挟んでダミー導電部３４と対向するとともに、おもて面２１側から裏面２３側に向かってダミートレンチ部３０が延伸する領域である。底部領域３６は、ダミートレンチ部３０の側壁領域３５から、ダミートレンチ部３０の最も深い（即ち、最も裏面２３に近い）底部に向かって、ダミートレンチ部３０の幅が減少する領域である。なお、本例のトレンチ構造の大きさは、ダミートレンチ部３０のみならず後述するゲートトレンチ部４０の場合にも共通に用いられてよい。
図４Ｂは、半導体装置１００のおもて面２１側の構造を示す拡大図の一例である。本例では、第１アノード領域８１の下端の深さＤ１が図４Ａの場合と相違する。
第１アノード領域８１の下端の深さＤ１は、第２アノード領域８２の下端の深さＤ２の半分よりも深く、第２アノード領域８２の下端の深さＤ２よりも浅い。例えば、第２アノード領域８２の深さが３μｍの場合、第１アノード領域８１の下端の深さＤ１が１．５μｍ以上である。また、第２アノード領域８２の深さ方向の膜厚は、０．５μｍ以上であってよい。
図４Ｃは、半導体装置１００のおもて面２１側の構造を示す拡大図の一例である。本例の構造は、メサ部６１およびダミートレンチ部３０の変形例である。本例の半導体装置１００は、複数の蓄積領域１６を備える。本例の蓄積領域１６は、蓄積領域１６ａ、蓄積領域１６ｂおよび蓄積領域１６ｃを含む。
蓄積領域１６ａは、第２アノード領域８２の下方に設けられる。本例の蓄積領域１６ａは、第２アノード領域８２の下端と接して設けられている。蓄積領域１６ｂは、深さ方向において、蓄積領域１６ａと蓄積領域１６ｃとの間に設けられる。蓄積領域１６ｃは、蓄積領域１６ｂの下方に設けられる。蓄積領域１６ａと蓄積領域１６ｂとの間および蓄積領域１６ｂと蓄積領域１６ｃとの間には、ドリフト領域１８が設けられてよい。蓄積領域１６ａ、蓄積領域１６ｂおよび蓄積領域１６ｃのドーピング濃度は、同一であってもよいし、異なっていてもよい。
蓄積領域１６の深さ方向の幅Ｈｃｈｓは、複数の蓄積領域１６が設けられている場合、複数の蓄積領域１６の上端から下端までの厚みを示す。本例の幅Ｈｃｈｓは、蓄積領域１６ａの上端から蓄積領域１６ｃの下端までの厚みを示す。本例では、蓄積領域１６ａ、蓄積領域１６ｂおよび蓄積領域１６ｃの深さ方向の厚みが等しい。但し、蓄積領域１６ａ、蓄積領域１６ｂおよび蓄積領域１６ｃの深さ方向の厚みは、それぞれ異なっていてもよい。
複数の蓄積領域１６は、ドーピング濃度分布の複数のピークを備えてよい。複数のピーク間には、ドーピング濃度分布の谷を備えてよい。ドーピング濃度分布の谷のドーピング濃度は、ドリフト領域１８よりもドーピング濃度が高くてよい。あるいは、複数の蓄積領域１６は、ドーピング濃度分布がキンク状の濃度分布を備えてよい。複数の蓄積領域１６は、ドナーとなる不純物（例えば、リン、水素等）を、異なる加速エネルギーで複数回にわたりイオン注入することで形成してよい。
複数の蓄積領域１６のうち最も深い蓄積領域（本例では蓄積領域１６ｃ）の下端は、ダミートレンチ部３０の半分の深さ位置よりも深くてよい。また、複数の蓄積領域１６のうち最も深い蓄積領域の下端は、側壁領域３５と底部領域３６との境界と同一またはそれよりも浅くてよい。
上部メサ幅Ｗｍｔは、半導体基板１０のおもて面２１におけるメサ部６１の幅である。上部メサ幅Ｗｍｔは、メサ部６１における第１アノード領域８１の上端の幅である。おもて面２１に第１アノード領域８１が設けられた領域は、おもて面２１に第２アノード領域８２が設けられた領域と同一の上部メサ幅Ｗｍｔを有してよい。
上部コンタクト幅Ｗｃｔは、半導体基板１０のおもて面２１に形成されるコンタクトホールの、おもて面２１における幅である。コンタクトホールの幅とは、複数のダミートレンチ部３０またはゲートトレンチ部４０が配列する配列方向に沿った幅である。なお、配列方向は、平面視でおもて面２１に平行であって、かつダミートレンチ部３０またはゲートトレンチ部４０が、細長く延伸して形成される延伸方向（または長手方向）に垂直な方向であってよい。
下部メサ幅Ｗｍｂは、ダミートレンチ部３０の下部におけるメサ幅である。本例の下部メサ幅Ｗｍｂは、メサ部６１の幅が最も狭くなる位置におけるメサ幅であってよい。
下部トレンチ幅Ｗｔｂは、下部メサ幅Ｗｍｂと同一の深さにおけるダミートレンチ部３０の幅である。言い換えると、下部トレンチ幅Ｗｔｂは、ダミートレンチ部３０の最大のトレンチ幅である。
上部メサ幅Ｗｍｔは、下部メサ幅Ｗｍｂよりも大きくてよい。即ち、本例のメサ部６１は、おもて面２１から裏面２３に向けて徐々にメサ幅が狭くなっている。よって、本例のダミートレンチ部３０は、おもて面２１から裏面２３に向けて徐々にトレンチ幅が大きくなる構造を有する。ゲートトレンチ部４０も本例のダミートレンチ部３０と同一の構造を有してよい。
上部メサ幅Ｗｍｔは、下部トレンチ幅Ｗｔｂよりも小さくてよい。下部トレンチ幅Ｗｔｂを大きくして、メサ部６１の上端のメサ幅を狭くすることにより、おもて面側電極２６からの正孔の注入をさらに抑制できる。
下部メサ幅Ｗｍｂは、上部コンタクト幅Ｗｃｔよりも小さくてよい。これにより、おもて面側電極２６からの正孔の注入をさらに抑制できる。ダイオード部８０における正孔の注入を抑えることで、逆回復電流あるいは逆回復電荷を低減することができ、逆回復特性を向上させることができる。
第１アノード領域８１の下端の深さＤ１は、第２アノード領域８２の下端の深さＤ２の半分よりも深い。言い換えると、第１アノード領域８１の下端の深さＤ１は、第１アノード領域８１の下端の深さＤ１と第２アノード領域８２の下端の深さＤ２との差分よりも大きくてよい。例えば、第２アノード領域８２の下端の深さＤ２が３μｍの場合、第１アノード領域８１の下端の深さＤ１が１．５μｍよりも大きくなる。第２アノード領域８２の下端の深さＤ２は、深さ方向の幅Ｈｃｈｓよりも小さくてよい。これにより、さらに正孔の注入を抑制できる。
本例の半導体装置１００は、メサ部６１のメサ幅をおもて面２１から裏面２３に向けて徐々に小さくすることにより、第１アノード領域８１の下端の深さＤ１が深い場合であっても、空乏層の第１アノード領域８１へのパンチスルーを防ぐことができる。
なお、半導体装置１００は、図４Ａまたは図４Ｂのように、メサ部６１の幅が裏面に向かって狭くならない実施例においても、複数の蓄積領域１６を備えてよい。
図４Ｄは、半導体装置１００のおもて面２１側の構造を示す拡大図の一例である。本例の構造は、メサ部６１およびダミートレンチ部３０の変形例である。本例の半導体装置１００は、単一の蓄積領域１６ａを備える点で、図４Ｃの半導体装置１００と相違する。本例の蓄積領域１６ａは、図４Ｃの蓄積領域１６ａよりも深さ方向における厚みが厚い。その他の点では、図４Ｃの半導体装置１００と同一でよい。
蓄積領域１６ａは、第２アノード領域８２の下方に設けられる。本例の蓄積領域１６ａは、第２アノード領域８２の下端と接して設けられている。蓄積領域１６ａの深さ方向の厚さＨｃｈｓは、第２アノード領域８２の下端の深さＤ２より大きくてよい。蓄積領域１６ａの下端は、ダミートレンチ部３０の幅が、側壁領域３５から、裏面２３に向かって狭くなる底部に位置してよい。蓄積領域１６ａは、配列方向において、メサ部６１にわたって実質的に一様なドーピング濃度分布を有してよく、メサ部６１の中央に向かってドーピング濃度が低下するドーピング濃度分布を有してよい。本例の蓄積領域１６ａのドーピング濃度分布は、メサ部６１の中央に向かってドーピング濃度が低下する。
蓄積領域１６ａは、深さ方向においてメサ部６１にわたって実質的に一様なドーピング濃度分布を有してよく、裏面２３に向かってドーピング濃度が増加する濃度分布を有してよい。本例の蓄積領域１６ａは、深さ方向においてメサ部６１にわたって裏面２３に向かってドーピング濃度が増加する濃度分布を有する。
蓄積領域１６ａの下端は、ダミートレンチ部３０の半分の深さ位置よりも深くてよい。また、蓄積領域１６ａの下端は、側壁領域３５と底部領域３６との境界と同一またはそれよりも浅くてよい。本例の蓄積領域１６ａの下端は、側壁領域３５と底部領域３６との境界と同一の深さにある。
下部メサ幅Ｗｍｂは、熱平衡状態において、メサ部６１が完全に空乏化する幅であってよい。あるいは、蓄積領域１６ａの深さ方向においてドーピング濃度を積分した積分値が、熱平衡状態においてメサ部６１が完全に空乏化する積分値であってよい。これにより、半導体装置１００の耐圧低下を抑制できる。
本例の蓄積領域１６ａは、ドナーとなるドーパント（例えば、リン、水素等）を、ドーパントのピーク濃度が異なるように、予め定められた加速エネルギーで複数回にわたりイオン注入することで形成してよい。また、蓄積領域１６ａは、ダミートレンチ部３０の側壁において、ドナーとなるドーパントの１回のイオン注入により形成してもよい。
図５Ａは、トレンチ型である半導体装置１００の上面図の一例を示す。本例の半導体装置１００は、トランジスタ部７０およびダイオード部８０を備える半導体チップである。例えば、半導体装置１００は、逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ：Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ）である。
トランジスタ部７０は、半導体基板１０の裏面２３側に設けられたコレクタ領域２２を半導体基板１０のおもて面２１に投影した領域である。コレクタ領域２２は、第２導電型を有する。本例のコレクタ領域２２は、一例としてＰ＋型である。トランジスタ部７０は、ＩＧＢＴ等のトランジスタを含む。
ダイオード部８０は、カソード層９５を半導体基板１０のおもて面２１に投影した領域であってよい。ダイオード部８０は、半導体基板１０のおもて面２１においてトランジスタ部７０と隣接して設けられた還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等のダイオードを含む。
なお、図５Ａにおいては、トランジスタ部７０およびダイオード部８０のエッジ側の領域を示しており、他の領域を省略している。例えば、本例の半導体装置１００には、エッジ終端構造部が設けられてよい。エッジ終端構造部は、半導体基板１０のおもて面２１側の電界集中を緩和する。エッジ終端構造部は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
おもて面２１において、半導体装置１００は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４、コンタクト領域１５、第１アノード領域８１および第２アノード領域８２を備える。ゲートトレンチ部４０およびダミートレンチ部３０は、それぞれがトレンチ部の一例である。
おもて面側電極２６およびゲート金属層５０は、おもて面２１の上方に設けられる。おもて面側電極２６およびゲート金属層５０は、互いに分離して設けられる。おもて面側電極２６およびゲート金属層５０と、おもて面２１との間には層間絶縁膜が設けられるが、図５Ａでは省略している。本例の層間絶縁膜には、コンタクトホール５４が、当該層間絶縁膜を貫通して設けられる。図５Ａにおいては、それぞれのコンタクトホール５４に斜線のハッチングを付している。
おもて面側電極２６は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４、コンタクト領域１５、第１アノード領域８１および第２アノード領域８２の上方に設けられる。おもて面側電極２６は、コンタクトホール５４を通って、半導体基板１０の上面におけるエミッタ領域１２、コンタクト領域１５、ベース領域１４、第１アノード領域８１および第２アノード領域８２と接触する。また、おもて面側電極２６は、層間絶縁膜に設けられたコンタクトホールを通って、ダミートレンチ部３０内のダミー導電部と接続される。おもて面側電極２６は、Ｙ軸方向におけるダミートレンチ部３０の先端において、ダミートレンチ部３０のダミー導電部と接続されてよい。
ゲート金属層５０は、金属を含む材料で形成される。例えば、ゲート金属層５０の少なくとも一部の領域は、アルミニウム、アルミニウム‐シリコン合金、またはアルミニウム‐シリコン－銅合金で形成されてよい。ゲート金属層５０は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよい。ゲート金属層５０は、層間絶縁膜に設けられたコンタクトホールを通って、ゲートトレンチ部４０と接続する。ゲート金属層５０は、Ｙ軸方向におけるゲートトレンチ部４０の先端部４１において、ゲートトレンチ部４０のゲート導電部と接続されてよい。ゲート金属層５０は、ダミートレンチ部３０内のダミー導電部とは接続されない。
ウェル領域１１は、ゲート金属層５０と重なって設けられている。ウェル領域１１は、ゲート金属層５０と重ならない範囲にも、予め定められた幅で延伸して設けられている。本例のウェル領域１１は、コンタクトホール５４のＹ軸方向の端から、ゲート金属層５０側に離れて設けられている。ウェル領域１１は、ベース領域１４よりもドーピング濃度の高い第２導電型の領域である。例えば、ベース領域１４はＰ－型であり、ウェル領域１１はＰ＋型である。
トランジスタ部７０およびダイオード部８０のそれぞれは、配列方向に複数配列されたトレンチ部を有する。本例のトランジスタ部７０には、配列方向に沿って１以上のゲートトレンチ部４０と、１以上のダミートレンチ部３０とが交互に設けられている。本例のダイオード部８０には、複数のダミートレンチ部３０が、配列方向に沿って設けられている。本例のダイオード部８０には、ゲートトレンチ部４０が設けられていない。本例の配列方向はＸ軸方向である。
ゲートトレンチ部４０は、配列方向と垂直な延伸方向に沿って延伸する２つの直線部分３９（延伸方向に沿って直線状であるトレンチの部分）と、２つの直線部分３９を接続する先端部４１を有してよい。本例の延伸方向はＹ軸方向である。
先端部４１の少なくとも一部は、上面視において曲線状に設けられることが好ましい。２つの直線部分３９のＹ軸方向における端部どうしを先端部４１が接続することで、直線部分３９の端部における電界集中を緩和できる。
トランジスタ部７０において、ダミートレンチ部３０はゲートトレンチ部４０のそれぞれの直線部分３９の間に設けられる。それぞれの直線部分３９の間には、１本のダミートレンチ部３０が設けられてよく、複数本のダミートレンチ部３０が設けられていてもよい。ダミートレンチ部３０は、延伸方向に延伸する直線形状を有してよく、ゲートトレンチ部４０と同様に、直線部分２９と先端部３１とを有していてもよい。本例の半導体装置１００は、先端部３１を有さない直線形状のダミートレンチ部３０と、先端部３１を有するダミートレンチ部３０の両方を含んでいる。
ウェル領域１１の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０のＹ軸方向の端部は、上面視においてウェル領域１１に設けられる。つまり、各トレンチ部のＹ軸方向の端部において、各トレンチ部の深さ方向の底部は、ウェル領域１１に覆われている。これにより、各トレンチ部の当該底部における電界集中を緩和できる。
メサ部６０は、トランジスタ部７０に設けられる。メサ部６１は、ダイオード部８０に設けられる。メサ部６０およびメサ部６１は、配列方向において各トレンチ部の間に設けられる。メサ部６０およびメサ部６１は、半導体基板１０のおもて面２１において、トレンチに沿って延伸方向（即ち、Ｙ軸方向）に延伸して設けられている。
それぞれのメサ部には、ベース領域１４または第２アノード領域８２が設けられる。メサ部において半導体基板１０の上面に露出したベース領域１４のうち、ゲート金属層５０に最も近く配置された領域をベース領域１４ｅとする。図５Ａにおいては、それぞれのメサ部の延伸方向における一方の端部に配置されたベース領域１４ｅを示しているが、それぞれのメサ部の他方の端部にもベース領域１４ｅが配置されている。
エミッタ領域１２は、半導体基板１０のおもて面２１に設けられた第１導電型の領域である。本例のエミッタ領域１２はＮ＋型である。エミッタ領域１２は、半導体基板１０の上面に露出して、おもて面側電極２６と電気的に接続されている。エミッタ領域１２は、メサ部６０に設けられている。エミッタ領域１２は、ゲートトレンチ部４０に接して設けられている。
コンタクト領域１５は、半導体基板１０のおもて面２１に設けられた第２導電型の領域である。本例のコンタクト領域１５はＰ＋型である。コンタクト領域１５は、半導体基板１０の上面に露出して、おもて面側電極２６と電気的に接続されている。コンタクト領域１５は、メサ部６０に設けられている。エミッタ領域１２およびコンタクト領域１５は、深さ方向において、ベース領域１４とおもて面２１との間に設けられてよい。コンタクト領域１５は、ゲートトレンチ部４０に接するメサ部６０に設けられてよい。
メサ部６０におけるエミッタ領域１２およびコンタクト領域１５のそれぞれは、Ｘ軸方向における一方のトレンチ部から、他方のトレンチ部まで設けられる。一例として、メサ部６０のエミッタ領域１２およびコンタクト領域１５は、トレンチ部の延伸方向（即ち、Ｙ軸方向）に沿って交互に配置されている。
他の例においては、メサ部６０のエミッタ領域１２およびコンタクト領域１５は、トレンチ部の延伸方向（即ち、Ｙ軸方向）に沿ってストライプ状に設けられていてもよい。例えば、トレンチ部に接する領域にエミッタ領域１２が設けられ、エミッタ領域１２に挟まれた領域にコンタクト領域１５が設けられる。
メサ部６１には、第１アノード領域８１および第２アノード領域８２が設けられる。メサ部６１には、エミッタ領域１２が設けられていない。メサ部６１は、他の実施例で示された配置で第１アノード領域８１および第２アノード領域８２が設けられてよい。即ち、メサ部６１は、おもて面２１において、第１アノード領域８１および第２アノード領域８２の繰り返し構造を有してもよく、第１アノード領域８１のみを有してもよい。
メサ部６０およびメサ部６１の上方には、コンタクトホール５４が設けられている。コンタクトホール５４は、ベース領域１４ｅに挟まれた領域に配置されている。本例のコンタクトホール５４は、エミッタ領域１２、ベース領域１４、コンタクト領域１５、第１アノード領域８１および第２アノード領域８２の各領域の上方に設けられる。コンタクトホール５４は、ベース領域１４ｅおよびウェル領域１１に対応する領域には設けられていない。コンタクトホール５４は、メサ部の配列方向（即ち、Ｘ軸方向）における中央に配置されてよい。
ダイオード部８０において、半導体基板１０の裏面２３と隣接する領域には、カソード層９５が設けられる。図５Ａにおいては、カソード層９５およびコレクタ領域２２の境界を破線で示している。
カソード層９５は、Ｙ軸方向においてウェル領域１１から離れて配置されている。これにより、比較的にドーピング濃度が高く、且つ、深い位置まで形成されているＰ型の領域（ウェル領域１１）と、カソード層９５との距離を確保して、耐圧を向上できる。本例のカソード層９５のＹ軸方向における端部は、コンタクトホール５４のＹ軸方向における端部よりも、ウェル領域１１から離れて配置されている。他の例では、カソード層９５のＹ軸方向における端部は、ウェル領域１１とコンタクトホール５４との間に配置されていてもよい。
図５Ｂは、実施例６に係る半導体装置１００の断面図の一例を示す。図５Ｂは、図５ＡのＧ－Ｇ断面の一例を示す。Ｇ－Ｇ断面は、ダイオード部８０のおもて面２１において、第１アノード領域８１を含む断面である。
蓄積領域１６は、ベース領域１４の下方に設けられている。蓄積領域１６は、ドリフト領域１８よりもドーピング濃度が高いＮ＋型の領域である。ドリフト領域１８とベース領域１４との間に高濃度の蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、オン電圧を低減できる。蓄積領域１６は、各メサ部６０におけるベース領域１４の下面全体を覆うように設けられてよい。
また、蓄積領域１６は、第２アノード領域８２の下方にも設けられている。蓄積領域１６は、各メサ部６１における第２アノード領域８２の下面全体を覆うように設けられてよい。トランジスタ部７０およびダイオード部８０の蓄積領域１６は、同一のプロセスで設けられてよい。
半導体装置１００は、キラーが設けられていないノンキラー構造を有してよい。ノンキラー構造の場合、裏面２３側のキャリアに電界がかからず、再結合でキャリアが消滅するので、消滅に時間がかかる。また、ノンキラー構造のダイオードは、キラーを備えたライフタイムの低いダイオードに比べて、定格電流に必要な深さ方向の総電荷量が１桁以上多くなる場合がある。総電荷量の増加により逆回復電荷Ｑｒｒが増加するので、注入効率を低減することが好ましい。本例の半導体装置１００は、第１アノード領域８１および第２アノード領域８２の比率を調整することにより注入効率を低減して、ノンキラー構造を実現することができる。
また、半導体装置１００は、ノンキラー構造なので、長時間通電時にキラーの密度が低下することにより生じるダイオードの順方向電圧Ｖｆの低下を抑制できる。但し、半導体装置１００は、ノンキラー構造に限定されるものではない。
バッファ領域２０は、トランジスタ部７０およびダイオード部８０のそれぞれにおいて、ドリフト領域１８の下方に設けられてよい。バッファ領域２０の導電型は、Ｎ＋型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ドリフト領域１８よりもドーピング濃度の高い１つまたは複数のドーピング濃度ピークを有する。複数のドーピング濃度ピークは、半導体基板１０の深さ方向における異なる位置に配置される。バッファ領域２０のドーピング濃度ピークは、例えば水素またはリンのドナー濃度ピークであってよい。バッファ領域２０は、ベース領域１４の下端から広がる空乏層が、コレクタ領域２２および第１カソード領域９１に到達することを防ぐフィールドストップ層として機能してよい。
コレクタ領域２２は、トランジスタ部７０において、バッファ領域２０よりも裏面２３側に設けられる。本例のコレクタ領域２２は、Ｐ＋型である。コレクタ領域２２のドーピング濃度は、ベース領域１４および第２アノード領域８２のドーピング濃度より高い。コレクタ領域２２は、ベース領域１４と同一のアクセプタを含んでよく、異なるアクセプタを含んでもよい。コレクタ領域２２のアクセプタは、例えばボロンである。
第１カソード領域９１は、ダイオード部８０において、バッファ領域２０よりも裏面２３側に設けられる。本例の第１カソード領域９１は、Ｎ＋型である。第１カソード領域９１のドーピング濃度は、ドリフト領域１８のドーピング濃度より高い。例えば、第１カソード領域９１のドーピング濃度は、１Ｅ１９ｃｍ－３以上である。第１カソード領域９１のドナーは、例えば水素またはリンである。なお、各領域のドナーおよびアクセプタとなる元素は、上述した例に限定されない。
コレクタ領域２２および第１カソード領域９１は、半導体基板１０の裏面２３に露出しており、裏面側電極２７と電気的に接続されている。裏面側電極２７は、半導体基板１０の裏面２３全体と接触してよい。おもて面側電極２６および裏面側電極２７は、アルミニウム等の金属材料で形成されている。
半導体基板１０のおもて面２１側には、１以上のゲートトレンチ部４０、および、１以上のダミートレンチ部３０が設けられる。各トレンチ部は、半導体基板１０のおもて面２１から、ベース領域１４または第２アノード領域８２を貫通して、ドリフト領域１８に到達している。エミッタ領域１２、コンタクト領域１５、蓄積領域１６および第１アノード領域８１の少なくともいずれかが設けられている領域においては、各トレンチ部はこれらのドーピング領域も貫通して、ドリフト領域１８に到達している。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
ゲートトレンチ部４０は、半導体基板１０のおもて面２１に設けられたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って設けられる。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に設けられる。つまりゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。
ゲート導電部４４は、深さ方向において、ベース領域１４よりも長く設けられてよい。当該断面におけるゲートトレンチ部４０は、半導体基板１０のおもて面２１において層間絶縁膜３８により覆われる。ゲート導電部４４は、ゲート配線に電気的に接続されている。ゲート導電部４４に所定のゲート電圧が印加されると、ベース領域１４のうちゲートトレンチ部４０に接する界面の表層に電子の反転層によるチャネルが形成される。
ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。例えばダミー導電部３４は、ポリシリコン等の導電材料で形成される。ダミー導電部３４は、深さ方向においてゲート導電部４４と同一の長さを有してよい。
本例のゲートトレンチ部４０およびダミートレンチ部３０は、半導体基板１０のおもて面２１において層間絶縁膜３８により覆われている。なお、ダミートレンチ部３０およびゲートトレンチ部４０の底部は、下側に凸の曲面状（断面においては曲線状）であってよい。
図５Ｃは、実施例６に係る半導体装置１００の断面図の一例を示す。図５Ｃは、図５ＡのＨ－Ｈ断面の一例を示す。Ｈ－Ｈ断面は、ダイオード部８０のおもて面２１において、第２アノード領域８２を含む断面である。Ｈ－Ｈ断面では、メサ部６１には第１アノード領域８１が設けられていない。ダイオード部８０のおもて面２１において、破線で示すように、第２アノード領域８２のおもて面２１側にコンタクト領域８４を備えてもよい。コンタクト領域８４は、上面視でコンタクトホール５４の形成されるおもて面２１に形成されてよい。層間絶縁膜３８の端部を除いて、第２アノード領域８２が層間絶縁膜３８と接する。層間絶縁膜３８の端部は、コンタクト領域８４がしみだしてよい。第２アノード領域８２とドリフト領域１８との間には、蓄積領域１６が設けられてよい。
図５Ｄは、実施例７に係る半導体装置１００の断面図の一例を示す。図５Ｄは、図５ＡのＧ－Ｇ断面の他の例を示す。本例の半導体装置１００は、キラー６５を備える点で図５Ｂの実施例と相違する。
キラー６５は、ドリフト領域１８に設けられる。キラー６５は、再結合中心であってよい。本例のキラー６５は、蓄積領域１６の下方に設けられる。キラー６５は、メサ部６０およびメサ部６１にも設けられてよい。キラー６５は、キャリアのライフタイムを短く制御する。本例の半導体装置１００は、第１アノード領域８１および第２アノード領域８２を備えるので、ドリフト領域１８に設けるキラーの濃度を高ドーピング濃度にする必要がない。
一例において、キラー６５は、半導体基板１０に空孔型格子欠陥を生成することにより設けられる。例えば、空孔型格子欠陥は、水素イオンの注入により生成される。また、空孔型欠陥は、ヘリウムイオン、電子線等、水素イオン以外の荷電粒子を半導体基板１０に照射することで生成されてもよい。即ち、キラー６５は空孔型格子欠陥であってよく、ヘリウムであってもよく、水素であってもよい。
図６Ａは、実施例８に係る半導体装置１００の断面図の一例を示す。図６Ａは、トランジスタ部７０とダイオード部８０との境界近傍におけるカソード層９５の他の例を示している。本例の半導体装置１００は、カソード層９５として、裏面側カソード部９０を備える。なお、本例のカソード層９５の構造は、他の実施例においても、適宜適用されてよい。
裏面側カソード部９０は、裏面２３に設けられる。裏面側カソード部９０は、第１カソード領域９１および第２カソード領域９２を備える。本例の裏面側カソード部９０は、第１カソード領域９１および第２カソード領域９２の繰り返し構造を含む。
第１カソード領域９１は、第１導電型の領域である。本例の第１カソード領域９１は、Ｎ＋型である。第１カソード領域９１は、半導体基板１０の裏面２３側に設けられている。第１カソード領域９１は、裏面側電極２７と接して設けられる。
第２カソード領域９２は、第１カソード領域９１と隣接して設けられた第２導電型の領域である。本例の第２カソード領域９２は、Ｐ＋型である。第２カソード領域９２は、半導体基板１０の裏面２３側に設けられている。第２カソード領域９２は、第１カソード領域９１と隣接して設けられる。本例の第２カソード領域９２は、第１カソード領域９１と接して設けられる。第２カソード領域９２は、裏面側電極２７と接して設けられる。例えば、第２カソード領域９２のドーピング濃度は、１Ｅ１５ｃｍ－３以上、１Ｅ１８ｃｍ－３以下である。
本例の半導体装置１００は、カソード層９５として、第１カソード領域９１および第２カソード領域９２の両方を備える。また、第２カソード領域９２の面積は、裏面２３において、第１カソード領域９１の面積よりも大きくてよい。このように、Ｎ＋型である第１カソード領域９１の面積の比率を小さくすることにより、裏面２３側からの電子の注入効率も低下させることができる。第１カソード領域９１および第２カソード領域９２は、電流の集中を防止するために、規則的な繰り返し構造であることが好ましい。
図６Ｂは、実施例９に係る半導体装置１００の断面図の一例を示す。本例では、裏面２３に設けられる第１カソード領域９１と第２カソード領域９２との面積の比率が、図６Ａの場合と相違する。なお、本例のカソード層９５の構造は、他の実施例においても、適宜適用されてよい。
裏面２３において、第２カソード領域９２の面積は、第１カソード領域９１の面積よりも大きい。例えば、第２カソード領域９２のＸ軸方向の幅は、第１カソード領域９１のＸ軸方向の幅よりも大きい。第２カソード領域９２のＸ軸方向の幅は、第１カソード領域９１のＸ軸方向の幅の１．５倍以上であってもよく、２倍以上であってもよい。裏面２３における第２カソード領域９２の面積を、第１カソード領域９１の面積よりも大きくすることにより、裏面２３からの電子の注入を抑制しやすくなる。
図６Ｃは、実施例１０に係る半導体装置１００の断面図の一例を示す。図６Ｃは、トランジスタ部７０とダイオード部８０との境界近傍におけるカソード層９５の他の例を示している。本例の半導体装置１００は、カソード層９５として、裏面側カソード部９０およびおもて面側カソード部９３の２層構造を備える。なお、本例のカソード層９５の構造は、他の実施例においても、適宜適用されてよい。
裏面側カソード部９０は、半導体基板１０の裏面２３において、裏面側電極２７と接して設けられる。裏面側カソード部９０は、第１カソード領域９１および第２カソード領域９２を備える。裏面側カソード部９０は、図６Ａまたは図６Ｂの裏面側カソード部９０と同一の構造を有してよい。即ち、裏面側カソード部９０は、第１カソード領域９１および第２カソード領域９２の繰り返し構造を有する。
おもて面側カソード部９３は、裏面側カソード部９０よりも半導体基板１０のおもて面側に設けられた、第２導電型の領域である。本例のおもて面側カソード部９３は、第１カソード領域９１および第２カソード領域９２と隣接して設けられている。例えば、おもて面側カソード部９３は、第１カソード領域９１および第２カソード領域９２と接して設けられる。おもて面側カソード部９３は、開口９４を有する。
また、おもて面側カソード部９３は、裏面側カソード部９０の第２カソード領域９２と同時に形成されてよい。即ち、第２カソード領域９２およびおもて面側カソード部９３を形成するためのイオン注入は、同一の工程によって実行されてよい。
開口９４は、第１カソード領域９１のおもて面側に設けられている。開口９４の直径Ｄは、第１カソード領域９１のトレンチ配列方向（Ｘ軸方向）の幅Ｃよりも小さい。開口９４の直径Ｄは、第１カソード領域９１の幅Ｃの半分以下であってもよい。開口９４の直径Ｄを調整することにより、さらに電子の注入効率を調整してもよい。例えば、開口９４の直径Ｄをより小さくすることにより、電子の注入効率が低減する。
図６Ｄは、実施例１１に係る半導体装置１００の裏面２３における下面図の一例を示す。図６Ｄは、半導体基板１０の裏面２３を、Ｚ軸方向の負側から正側に見た図である。本例の半導体装置１００は、カソード層９５として、第１カソード領域９１および第２カソード領域９２を有する。なお、本例のカソード層９５の構造は、他の実施例においても、適宜適用されてよい。
第１カソード領域９１は、裏面２３において、予め定められた直径の真円形状を有する。第１カソード領域９１の形状は、楕円であっても、円形以外の形状であってもよい。第１カソード領域９１は、裏面２３において規則的に設けられる。例えば、第１カソード領域９１は、１つの真円の周囲に、４つの真円が等間隔に配置された構造を有する。但し、第１カソード領域９１の配置は不規則であってもよい。第１カソード領域９１は、ダイオード部８０に設けられ、トランジスタ部７０に設けられなくてよい。
第１カソード領域９１の面積は、裏面２３において、第２カソード領域９２の面積よりも小さくてよい。これにより、裏面２３側からの電子の注入効率が低下する。第１カソード領域９１の面積は、半導体基板１０の裏面において、第１カソード領域９１および第２カソード領域９２の合計面積の５０％以下であってよく、２５％以下であってよく、１０％以下であってよい。本例の第１カソード領域９１の面積は、半導体基板１０の裏面において、第１カソード領域９１および第２カソード領域９２の合計面積の１０％以下である。第１カソード領域９１と第２カソード領域９２との面積比率は本例に限定されない。
図７Ａは、プレーナ型である半導体装置１００の製造方法の一例を示す。本例のフローチャートは、ダイオード部８０を備える半導体装置１００を製造する場合の工程を示す。本例の製造方法は、ステップＳ１００からステップＳ１３２までを備える。ただし全てのステップを備えることが必須ではなく、各ステップを省略または変更できる。
ステップＳ１００において、半導体基板１０を熱酸化する。例えば、熱酸化工程の温度は１２００℃である。ステップＳ１０２において、半導体基板１０のおもて面２１の端部にエッジ終端構造部を形成する。例えば、エッジ終端構造部としてＰ＋型のガードリングが設けられる。
ステップＳ１０４において、第２アノード領域８２をイオン注入するためのレジストをパターニングする。ステップＳ１０６において、第２アノード領域８２をイオン注入により形成する。第２アノード領域８２は、おもて面２１側から一様にイオン注入することにより形成されてよい。例えば、ボロンが、加速エネルギー１００ｋｅＶ以上、３００ｋｅＶ以下で、ドーズ量１Ｅ１３ｃｍ－２以上、１Ｅ１４ｃｍ－２以下の条件でイオン注入される。ステップＳ１０８において、レジストを除去する。ステップＳ１１０において、拡散工程により第２アノード領域８２を形成する。例えば、温度１０５０℃以上、１２００℃以下で、１時間以上、３時間以下の条件で拡散される。
ステップＳ１１２において、第１アノード領域８１をイオン注入するためのレジストをパターニングする。ステップＳ１１４において、第１アノード領域８１のイオン注入を行う。例えば、ドーズ量２Ｅ１３ｃｍ－２以上、２Ｅ１４ｃｍ－２以下で、加速エネルギー５０ｋｅＶ以上、２５０ｋｅＶ以下の条件でリンがイオン注入される。即ち、第２アノード領域８２のドーパントの加速エネルギーよりも、第１アノード領域８１のドーパントの加速エネルギーが低い。ステップＳ１１６において、レジストを除去する。ステップＳ１１８において、拡散工程により第１アノード領域８１を形成する。例えば、温度１０００℃以上、１１５０℃以下で、１時間以上、３時間以下の条件で拡散される。
ステップＳ１２０において、半導体基板１０のおもて面２１上に層間絶縁膜３８を成膜する。例えば、層間絶縁膜３８は、ＨＴＯ膜、ＢＰＳＧ膜、またはこれらの積層膜である。一例において、層間絶縁膜３８の膜厚が１．５μｍであり、９７０℃でリフローされる。ステップＳ１２２において、層間絶縁膜３８を開口する。開口後、９５０℃でアニールしてもよい。層間絶縁膜３８を開口した領域にバリアメタル２５を成膜して、シンターする。バリアメタル２５の材料は、Ｔｉ、Ｖ、Ｎｉ、Ｍｏ、Ｗ、Ｐｄ、ＣｒおよびＰｔの少なくとも１つを含んでよい。一例において、バリアメタル２５は、スパッタリングによって成膜される。例えば、バリアメタル２５の膜厚は５００Åである。シンターの温度は、６００℃以上、９００℃以下であってよい。
ステップＳ１２４において、おもて面側電極２６を成膜する。例えば、おもて面側電極２６は、スパッタリングにより成膜されたＡｌＳｉ膜である。一例において、ＡｌＳｉ膜の膜厚は、５μｍである。その後、４２０℃程度でシンターされてよい。
ステップＳ１２６において、半導体基板１０は、バックグラインド等の処理により薄板化される。本例の裏面２３は、バックグラインド等の研削面であってよい。薄板化により、半導体基板１０が１２０μｍ程度の最終厚を有してよい。ステップＳ１２８において、パシベーション膜を成膜する。例えば、パシベーション膜はポリイミド膜である。
ステップＳ１３０において、半導体装置１００の裏面構造を形成する。半導体装置１００の裏面構造には、コレクタ領域２２、カソード層９５およびバッファ領域２０等が含まれる。バッファ領域２０にはプロトンが注入されてよい。また、バッファ領域２０には、ヘリウムイオンまたは電子線の注入によって、ライフタイム制御処理が実行されてよい。
ステップＳ１３２において、裏面側電極２７を形成する。例えば、Ａｌ、Ｔｉ、ＮｉおよびＡｕをスパッタリングによって成膜して裏面側電極２７を形成する。
図７Ｂは、トレンチ型である半導体装置１００の製造方法の一例を示す。本例の製造方法は、半導体装置１００がトレンチ部を有する場合の製造方法である。本例では、図７Ａと相違する点について特に説明する。
ステップＳ１０３において、半導体基板１０のおもて面２１にトレンチ部を形成する。より具体的には、トレンチエッチング工程、犠牲酸化工程、ゲート酸化工程およびポリシリコン形成工程等を含む。これにより、ダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４からなるダミートレンチ部３０が形成される。一例において、ステップＳ１０３は、図７ＡのステップＳ１０２とステップＳ１０４との間で実行される。
ステップＳ１２３において、接続部２８を形成する。接続部２８は、タングステンであり、膜厚が０．５μｍであってよい。接続部２８は、エッチング方式またはリフトオフ方式によって成膜されてよい。本例の接続部２８は、エッチング方式で成膜される。一例において、ステップＳ１２３は、図７ＡのステップＳ１２２とステップＳ１２４との間で実行される。
なお、ＲＣ－ＩＧＢＴの場合、ベース領域１４は、第２アノード領域８２と同一の工程により形成されてよい。この場合、ベース領域１４は、第２アノード領域８２と同一の深さとなってよい。ゲートトレンチ部４０は、ダミートレンチ部３０と同一のプロセスにより形成されてよい。
図８は、第１アノード領域８１および第２アノード領域８２の製造工程の一例を示す。各ステップＳは、図７Ａおよび図７Ｂの各ステップに対応している。
ステップＳ１０６では、Ｎ－型の半導体基板１０にボロンをイオン注入している。これにより、ステップＳ１１０で示したように第２アノード領域８２が半導体基板１０のおもて面２１側に形成されている。
ステップＳ１１４では、レジスト６８を介してリンをイオン注入している。ステップＳ１１８の拡散工程により、第１アノード領域８１が第２アノード領域８２の上方に設けられる。ステップＳ１２４において、おもて面側電極２６がおもて面２１上に設けられる。
図９Ａは、プレーナ型またはトレンチ型である半導体装置１００の断面図の変形例を示す。本例の半導体装置１００は、図１Ａと異なる構造の第２アノード領域８２を備える。本例では、図１Ａと相違する点について説明する。本例の第２アノード領域８２は、第２アノード領域８２ａおよび第２アノード領域８２ｂを含む。
第２アノード領域８２ａは、おもて面２１において、おもて面側電極２６と接触していない領域である。本例の第２アノード領域８２ａの上方には、第１アノード領域８１が設けられている。第２アノード領域８２ａの深さ方向の厚みは、第２アノード領域８２とドリフト領域１８とのＰＮ接合で生じる空乏層が第１アノード領域８１と接触しないように設定される。
第２アノード領域８２ｂは、おもて面２１において、おもて面側電極２６と接触している領域である。本例の第２アノード領域８２ｂは、隣り合う第１アノード領域８１の間に設けられる。第２アノード領域８２ｂのドーピング濃度は、同一の深さで比較した場合に、第２アノード領域８２ａのドーピング濃度よりも低くてよい。また、第２アノード領域８２ｂの下端の深さは、第２アノード領域８２ａの下端の深さよりも浅くてよい。
上面視における半導体装置１００のおもて面２１の構造は、図１Ａのおもて面２１の構造と同様であってよい。即ち、本例の半導体装置１００は、図１Ｂで示されたように、ストライプ状に設けられた第１アノード領域８１および第２アノード領域８２を備えてよい。また、半導体装置１００は、図１Ｃで示されたように、円形の第２アノード領域８２を複数有してもよい。
なお、本例の半導体装置１００のおもて面２１は、上面視において、他の実施例に係る半導体装置１００のおもて面２１の構造が適用されてよい。即ち、図９Ａの構造は、図１Ｂおよび図１Ｃのようなプレーナ型である半導体装置１００のみならず、図２Ａおよび図３Ａのようなトレンチ型である半導体装置１００にも適用されてよい。本例の断面図は、トレンチ型である半導体装置１００に適用される場合、トレンチ部の延伸方向に沿った断面の構造と同様であってよい。
部分８３は、第２アノード領域８２ｂの下端の深さ方向における最も浅い部分である。第２アノード領域８２ｂの下端の最も浅い部分８３は、上面視において、第２アノード領域８２ｂの中央に位置してよい。例えば、第１アノード領域８１および第２アノード領域８２がストライプ状に設けられる場合、第２アノード領域８２ｂの下端の最も浅い部分８３は、ストライプが配列された方向における中心位置に設けられる。また、第２アノード領域８２ｂが円形に設けられる場合、第２アノード領域８２ｂの下端の最も浅い部分８３は、第２アノード領域８２ｂの円の中心位置に設けられてよい。言い換えると、第２アノード領域８２ｂの最も浅い部分は、上面視において、隣り合う第１アノード領域８１の中間に位置してよい。
なお、本例においても、半導体装置１００は、図１Ａと同様に第２アノード領域８２のおもて面２１側に、コンタクト領域８４を備えてよいし、備えなくてもよい。本例の半導体装置１００は、コンタクト領域８４を備えていない。
本例の半導体装置１００は、第２アノード領域８２ｂとおもて面側電極２６との接触面からの正孔の注入を抑制することができる。また、半導体装置１００は、第２アノード領域８２とドリフト領域１８とのＰＮ接合で生じる空乏層のパンチスルーを防止することができる。したがって、半導体装置１００は、ライフタイムキラーを有さないノンキラーダイオードであっても、逆回復電流を低減することができる。また、半導体装置１００は、蓄積電荷（Ｑｒｒ）も低減して、ソフトリカバリー特性を実現できる。
図９Ｂは、図９Ａに係る半導体装置１００の深さ方向のドーピング濃度分布とエネルギー・バンド図の一例を示す。本例では、半導体装置１００の断面図ｆ）と、その深さ方向のドーピング濃度分布ｅ）とエネルギー・バンド図ｄ）とを示す。図９Ｂのｄ）～ｆ）の深さ方向の位置はそれぞれ対応している。図９Ｂは、コンタクト領域８４を備えない場合に対応している。同図は、半導体装置１００のＲ－Ｒ線およびＳ－Ｓ線におけるドーピング濃度分布およびエネルギー・バンド図の一例を示している。
Ｒ－Ｒ線は、ドーピング濃度分布およびエネルギー・バンド図について、図１ＤのＰ－Ｐ線と同一である。本例では、図１Ｄの場合と相違する点について特に説明する。Ｓ－Ｓ線は、第２アノード領域８２ｂにおいて、第２アノード領域８２ｂの下端の最も浅い部分８３を通過する断面に対応する。
バンド図ｄ）の破線は、Ｓ－Ｓ線における熱平衡状態のバンド図を示す。第２アノード領域８２ｂは、おもて面側電極２６とオーミック接触している。第２アノード領域８２ｂとドリフト領域１８との境界は、第２アノード領域８２ａとドリフト領域１８との境界よりも浅い位置に設けられている。
ドーピング濃度分布ｅ）の破線は、Ｓ－Ｓ線におけるドーピング濃度を示す。第２アノード領域８２ｂのおもて面側電極２６との接触面では、第１アノード領域８１とおもて面側電極２６との接触面よりも、ドーピング濃度が低くなっている。また、おもて面側電極２６に接する第２アノード領域８２ｂの最小ドーピング濃度は、第１アノード領域８１のドーピング濃度よりも低い。第２アノード領域８２ｂのドーピング濃度は、第１アノード領域８１のドーピング濃度よりも低い。
第２アノード領域８２ｂのドーピング濃度を低下させることにより、第２アノード領域８２とおもて面側電極２６との接触面からの正孔注入が減少する。一方、第１アノード領域８１の下方においては、第２アノード領域８２ｂよりも高いドーピング濃度の第２アノード領域８２ａが設けられているので、空乏層のパンチスルーを防止できる。
図９Ｃは、図９Ｂのｆ）のＴ－Ｔ断面について、おもて面２１のネット・ドーピング濃度分布を示す。図９Ｃも、コンタクト領域８４を備えない場合に対応している。第１アノード領域８１は、Ｘ軸方向に略平坦なドーピング濃度分布を有する。第１アノード領域８１のドーピング濃度分布は、第２アノード領域８２とのＰＮ接合がおもて面２１に露出する位置の近傍で減少する。
第２アノード領域８２は、Ｘ軸方向に沿って、中央部（即ち、第１アノード領域８１に挟まれた中心部）で極小値を有するドーピング濃度分布を示す。第２アノード領域８２のドーピング濃度分布は、中央部から、第１アノード領域８１とのＰＮ接合がおもて面２１に露出する位置に向かって、極小値よりもドーピング濃度が増加した極大値を有する。第２アノード領域８２のドーピング濃度分布は、極大値を示す位置から、第１アノード領域８１とのＰＮ接合がおもて面２１に露出する位置に向かって、減少する。
おもて面２１における第１アノード領域８１の最大ドーピング濃度は、おもて面２１における第２アノード領域８２のドーピング濃度の極小値よりも大きくてよい。おもて面２１における第１アノード領域８１の最大ドーピング濃度は、おもて面２１における第２アノード領域８２のドーピング濃度の極大値よりも大きくてよい。これにより、第２アノード領域８２ｂとおもて面側電極２６との接触面からの正孔の注入を抑制することができる。また、半導体装置１００は、第２アノード領域８２とドリフト領域１８とのＰＮ接合で生じる空乏層のパンチスルーを防止することができる。したがって、半導体装置１００は、ライフタイムキラーを有さないノンキラーダイオードであっても、逆回復電流を低減することができる。また、半導体装置１００は、蓄積電荷（Ｑｒｒ）も低減して、ソフトリカバリー特性を実現できる。
なお、コンタクト領域８４を備える場合は、Ｔ－Ｔ断面を、コンタクト領域８４と第２アノード領域８２が接する深さよりも深い位置における断面としてよい。
図１０は、おもて面２１と裏面２３の対応関係を説明するための図である。おもて面２１の第１アノード領域８１および第２アノード領域８２は、裏面２３の第１カソード領域９１または第２カソード領域９２と予め定められた位置関係となるように配置される。即ち、おもて面２１の構造が裏面２３の構造と対応づけられている。
第１アノード領域８１および第２アノード領域８２は、メサ部６１において、Ｙ軸方向に沿って交互に配置されている。ダミートレンチ部３０は、Ｙ軸方向に延伸して設けられ、Ｘ軸方向に配列されている。第１カソード領域９１および第２カソード領域９２は、Ｘ軸方向に延伸して設けられ、Ｙ軸方向に沿って交互に配置されている。
第１アノード領域８１は、第１カソード領域９１と対応した位置に設けられる。第１アノード領域８１の下方には、第１カソード領域９１が設けられる。即ち、上面視において、第１アノード領域８１が第１カソード領域９１を覆っている。
第２アノード領域８２は、第２カソード領域９２と対応した位置に設けられる。第２アノード領域８２の下方には、第２アノード領域８２よりも面積の大きな第２カソード領域９２が設けられる。即ち、上面視において、第２カソード領域９２が第２アノード領域８２の周囲を覆っている。
幅Ｅは、おもて面２１の第１アノード領域８１のＹ軸方向における幅である。幅Ｆは、おもて面２１の第２アノード領域８２のＹ軸方向における幅である。本例の幅Ｅは、幅Ｆよりも大きい。これにより、第２アノード領域８２とおもて面側電極２６との接触面からの正孔の注入を抑制しやすくなる。
幅Ｇは、裏面２３の第１カソード領域９１のＹ軸方向における幅である。幅Ｈは、裏面２３の第２カソード領域９２のＹ軸方向における幅である。本例の幅Ｇは、幅Ｈよりも大きい。幅Ｈは、幅Ｆよりも大きくてよい。幅Ｇは、幅Ｅよりも小さくてよい。これにより、裏面２３からの電子の注入を抑制しやすくなる。
本例の半導体装置１００は、おもて面２１と裏面２３において、第１導電型の領域と第２導電型の領域とを対応づけている。半導体装置１００は、第１導電型の領域と第２導電型の領域との比を適切に設定することにより、導電時において、おもて面２１からの正孔注入と、裏面２３からの電子注入を抑制することができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１３・・・１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・おもて面、２２・・・コレクタ領域、２３・・・裏面、２５・・・バリアメタル、２６・・・おもて面側電極、２７・・・裏面側電極、２８・・・接続部、２９・・・直線部分、３０・・・ダミートレンチ部、３１・・・先端部、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３５・・・側壁領域、３６・・・底部領域、３８・・・層間絶縁膜、３９・・・直線部分、４０・・・ゲートトレンチ部、４１・・・先端部、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、５０・・・ゲート金属層、５４・・・コンタクトホール、６０・・・メサ部、６１・・・メサ部、６５・・・キラー、６８・・・レジスト、７０・・・トランジスタ部、８０・・・ダイオード部、８１・・・第１アノード領域、８２・・・第２アノード領域、８３・・・部分、８４・・・コンタクト領域、９０・・・裏面側カソード部、９１・・・第１カソード領域、９２・・・第２カソード領域、９３・・・おもて面側カソード部、９４・・・開口、９５・・・カソード層、１００・・・半導体装置

Claims (27)

  1. 半導体基板のおもて面側に設けられたアノード電極と、
    前記半導体基板に設けられた第１導電型のドリフト領域と、
    前記アノード電極とショットキー接触された第１導電型の第１アノード領域と、
    前記第１導電型と異なる第２導電型の第２アノード領域と
    を備え、
    前記第１アノード領域は、前記第２アノード領域のドーピング濃度以下のドーピング濃度を有し、前記第２アノード領域によって前記ドリフト領域と離間されており、
    前記第１アノード領域の面積は、前記半導体基板のおもて面において、前記第２アノード領域の面積よりも大きい
    半導体装置。
  2. 半導体基板のおもて面側に設けられたアノード電極と、
    前記半導体基板に設けられた第１導電型のドリフト領域と、
    前記アノード電極とショットキー接触された第１導電型の第１アノード領域と、
    前記第１導電型と異なる第２導電型の第２アノード領域と
    を備え、
    前記第１アノード領域は、前記第２アノード領域のドーピング濃度以下のドーピング濃度を有し、前記第２アノード領域によって前記ドリフト領域と離間されており、
    前記第１アノード領域の下端の深さは、前記第２アノード領域の下端の深さの半分よりも浅い
    半導体装置。
  3. 半導体基板のおもて面側に設けられたアノード電極と、
    前記半導体基板に設けられた第１導電型のドリフト領域と、
    前記アノード電極とショットキー接触された第１導電型の第１アノード領域と、
    前記第１導電型と異なる第２導電型の第２アノード領域と
    を備え、
    前記第１アノード領域は、前記第２アノード領域のドーピング濃度以下のドーピング濃度を有し、前記第２アノード領域によって前記ドリフト領域と離間されており、
    前記第１アノード領域の下端の深さは、前記第２アノード領域の下端の深さの半分よりも深く、前記第２アノード領域の下端の深さよりも浅い
    半導体装置。
  4. 半導体基板のおもて面側に設けられたアノード電極と、
    前記半導体基板に設けられた第１導電型のドリフト領域と、
    前記アノード電極とショットキー接触された第１導電型の第１アノード領域と、
    前記第１導電型と異なる第２導電型の第２アノード領域と
    を備え、
    前記第１アノード領域は、前記第２アノード領域のドーピング濃度以下のドーピング濃度を有し、前記第２アノード領域によって前記ドリフト領域と離間されており、
    前記第１アノード領域の下方における前記第２アノード領域の深さ方向の厚さは、０．５μｍ以上である
    半導体装置。
  5. 半導体基板のおもて面側に設けられたアノード電極と、
    前記半導体基板に設けられた第１導電型のドリフト領域と、
    前記アノード電極とショットキー接触された第１導電型の第１アノード領域と、
    前記第１導電型と異なる第２導電型の第２アノード領域と
    を備え、
    前記第１アノード領域は、前記第２アノード領域のドーピング濃度以下のドーピング濃度を有し、前記第２アノード領域によって前記ドリフト領域と離間されており、
    前記アノード電極と接触する領域における前記第２アノード領域の下端の深さは、前記第１アノード領域の下方に設けられた前記第２アノード領域の下端の深さよりも浅い
    半導体装置。
  6. 前記第２アノード領域の下端の最も浅い部分は、上面視において、前記第２アノード領域が前記アノード電極と接触する領域の中央に位置する
    請求項５に記載の半導体装置。
  7. 前記アノード電極に接する前記第２アノード領域のドーピング濃度は、前記第１アノード領域のドーピング濃度よりも低い。
    請求項５または６に記載の半導体装置。
  8. 半導体基板のおもて面側に設けられたアノード電極と、
    前記半導体基板に設けられた第１導電型のドリフト領域と、
    前記アノード電極とショットキー接触された第１導電型の第１アノード領域と、
    前記第１導電型と異なる第２導電型の第２アノード領域と
    を備え、
    前記第１アノード領域は、前記第２アノード領域のドーピング濃度以下のドーピング濃度を有し、前記第２アノード領域によって前記ドリフト領域と離間されており、
    複数のトレンチ部を更に備え、
    前記第１アノード領域は、前記複数のトレンチ部の間に設けられた前記半導体基板のメサ部に設けられ、当該メサ部の両端の前記複数のトレンチ部と接し、
    前記第１アノード領域および前記第２アノード領域は、メサ長手方向において、交互に並んで設けられる
    半導体装置。
  9. 半導体基板のおもて面側に設けられたアノード電極と、
    前記半導体基板に設けられた第１導電型のドリフト領域と、
    前記アノード電極とショットキー接触された第１導電型の第１アノード領域と、
    前記第１導電型と異なる第２導電型の第２アノード領域と
    を備え、
    前記第１アノード領域は、前記第２アノード領域のドーピング濃度以下のドーピング濃度を有し、前記第２アノード領域によって前記ドリフト領域と離間されており、
    複数のトレンチ部を更に備え、
    前記第１アノード領域は、前記複数のトレンチ部の間に設けられた前記半導体基板のメサ部に設けられ、当該メサ部の両端の前記複数のトレンチ部と接し、
    前記第２アノード領域の面積は、前記半導体基板のおもて面において、前記複数のトレンチ部に挟まれたメサ部の全面積の１％以下である
    半導体装置。
  10. 半導体基板のおもて面側に設けられたアノード電極と、
    前記半導体基板に設けられた第１導電型のドリフト領域と、
    前記アノード電極とショットキー接触された第１導電型の第１アノード領域と、
    前記第１導電型と異なる第２導電型の第２アノード領域と
    を備え、
    前記第１アノード領域は、前記第２アノード領域のドーピング濃度以下のドーピング濃度を有し、前記第２アノード領域によって前記ドリフト領域と離間されており、
    複数のトレンチ部を更に備え、
    前記第１アノード領域は、前記複数のトレンチ部の間に設けられた前記半導体基板のメサ部に設けられ、当該メサ部の両端の前記複数のトレンチ部と接し、
    前記第２アノード領域の上面は、前記複数のトレンチ部に挟まれた複数のメサ部のいずれかのメサ部において、前記第１アノード領域に全面が覆われる
    半導体装置。
  11. 半導体基板のおもて面側に設けられたアノード電極と、
    前記半導体基板に設けられた第１導電型のドリフト領域と、
    前記アノード電極とショットキー接触された第１導電型の第１アノード領域と、
    前記第１導電型と異なる第２導電型の第２アノード領域と
    を備え、
    前記第１アノード領域は、前記第２アノード領域のドーピング濃度以下のドーピング濃度を有し、前記第２アノード領域によって前記ドリフト領域と離間されており、
    複数のトレンチ部を更に備え、
    前記第１アノード領域は、前記複数のトレンチ部の間に設けられた前記半導体基板のメサ部に設けられ、当該メサ部の両端の前記複数のトレンチ部と接し、
    前記複数のトレンチ部は、前記半導体基板のおもて面から裏面に向けて徐々にトレンチ幅が大きくなる構造を有し、
    前記おもて面における前記メサ部の幅は、前記複数のトレンチ部の最大のトレンチ幅よりも小さい
    半導体装置。
  12. 半導体基板のおもて面側に設けられたアノード電極と、
    前記半導体基板に設けられた第１導電型のドリフト領域と、
    前記アノード電極とショットキー接触された第１導電型の第１アノード領域と、
    前記第１導電型と異なる第２導電型の第２アノード領域と
    を備え、
    前記第１アノード領域は、前記第２アノード領域のドーピング濃度以下のドーピング濃度を有し、前記第２アノード領域によって前記ドリフト領域と離間されており、
    複数のトレンチ部を更に備え、
    前記第１アノード領域は、前記複数のトレンチ部の間に設けられた前記半導体基板のメサ部に設けられ、当該メサ部の両端の前記複数のトレンチ部と接し、
    前記ドリフト領域よりドーピング濃度の高い第１導電型である複数の蓄積領域を備え、
    前記第１アノード領域の下端の深さは、前記第２アノード領域の下端の深さの半分よりも深く、
    前記第２アノード領域の下端の深さは、前記複数の蓄積領域の上端から下端までの厚みよりも小さい
    半導体装置。
  13. 前記複数の蓄積領域のうち最も深い蓄積領域の下端は、
    前記複数のトレンチ部のうち隣接するトレンチ部の半分の深さ位置よりも深く、
    前記トレンチ部が前記半導体基板の裏面に向かって延伸する側壁領域と、前記トレンチ部の底部に向かって前記トレンチ部の幅が減少する底部領域との境界と同一またはそれよりも浅い
    請求項１２に記載の半導体装置。
  14. 半導体基板のおもて面側に設けられたアノード電極と、
    前記半導体基板に設けられた第１導電型のドリフト領域と、
    前記アノード電極とショットキー接触された第１導電型の第１アノード領域と、
    前記第１導電型と異なる第２導電型の第２アノード領域と
    を備え、
    前記第１アノード領域は、前記第２アノード領域のドーピング濃度以下のドーピング濃度を有し、前記第２アノード領域によって前記ドリフト領域と離間されており、
    複数のトレンチ部を更に備え、
    前記第１アノード領域は、前記複数のトレンチ部の間に設けられた前記半導体基板のメサ部に設けられ、当該メサ部の両端の前記複数のトレンチ部と接し、
    前記ドリフト領域よりドーピング濃度の高い第１導電型である蓄積領域を備え、
    前記蓄積領域の下端は、
    前記複数のトレンチ部のうち隣接するトレンチ部の半分の深さ位置よりも深く、
    前記トレンチ部が前記半導体基板の裏面に向かって延伸する側壁領域と、前記トレンチ部の底部に向かって前記トレンチ部の幅が減少する底部領域との境界と同一またはそれよりも浅く、
    前記第１アノード領域の下端の深さは、前記第２アノード領域の下端の深さの半分よりも深く、
    前記第２アノード領域の下端の深さは、前記蓄積領域の上端から下端までの厚みよりも小さい
    半導体装置。
  15. 半導体基板のおもて面側に設けられたアノード電極と、
    前記半導体基板に設けられた第１導電型のドリフト領域と、
    前記アノード電極とショットキー接触された第１導電型の第１アノード領域と、
    前記第１導電型と異なる第２導電型の第２アノード領域と
    を備え、
    前記第１アノード領域は、前記第２アノード領域のドーピング濃度以下のドーピング濃度を有し、前記第２アノード領域によって前記ドリフト領域と離間されており、
    前記アノード電極に接触する第２導電型のコンタクト領域を備え、
    前記コンタクト領域は、上面視で、前記第２アノード領域が前記コンタクト領域と前記第１アノード領域との間において前記おもて面に露出することにより、前記第１アノード領域と離間されている
    半導体装置。
  16. 半導体基板のおもて面側に設けられたアノード電極と、
    前記半導体基板に設けられた第１導電型のドリフト領域と、
    前記アノード電極とショットキー接触された第１導電型の第１アノード領域と、
    前記第１導電型と異なる第２導電型の第２アノード領域と
    を備え、
    前記第１アノード領域は、前記第２アノード領域のドーピング濃度以下のドーピング濃度を有し、前記第２アノード領域によって前記ドリフト領域と離間されており、
    前記第１アノード領域の側面および下面は、前記第２アノード領域によって覆われている
    半導体装置。
  17. 前記ドリフト領域よりドーピング濃度の高い第１導電型の蓄積領域を備え、
    前記蓄積領域は、前記第１アノード領域および前記第２アノード領域の下方に設けられる
    請求項１から１１、１５および１６のいずれか一項に記載の半導体装置。
  18. 前記半導体基板の裏面側に設けられたカソード電極と、
    前記半導体基板の裏面において、前記カソード電極と接して設けられたカソード層とを備え、
    前記カソード層は、
    第１導電型の第１カソード領域と、
    前記第１カソード領域と隣接して設けられた第２導電型の第２カソード領域と
    を含む
    請求項１から１７のいずれか一項に記載の半導体装置。
  19. 前記第２カソード領域の面積は、前記半導体基板の裏面において、前記第１カソード領域の面積よりも大きい
    請求項１８に記載の半導体装置。
  20. 前記第１カソード領域の面積は、前記半導体基板の裏面において、前記第１カソード領域および前記第２カソード領域の合計面積の１０％以下である
    請求項１８または１９に記載の半導体装置。
  21. 前記カソード層は、
    前記半導体基板に設けられた裏面側カソード部と、
    前記裏面側カソード部よりも前記半導体基板のおもて面側に設けられた、第２導電型のおもて面側カソード部を備え、
    前記裏面側カソード部は、前記第１カソード領域および前記第２カソード領域の繰り返し構造を含む
    請求項１８から２０のいずれか一項に記載の半導体装置。
  22. 前記おもて面側カソード部は、前記第１カソード領域および前記第２カソード領域と隣接して設けられ、前記第１カソード領域のおもて面側に設けられた開口を有する
    請求項２１に記載の半導体装置。
  23. 前記開口の直径Ｄは、前記第１カソード領域のトレンチ配列方向の幅Ｃよりも小さい
    請求項２２に記載の半導体装置。
  24. 前記第１アノード領域と前記アノード電極とを接続するための接続部を備え、
    前記接続部は、Ｔｉ、Ｖ、Ｎｉ、およびＰｔの少なくとも１つを含む
    請求項１から２３のいずれか一項に記載の半導体装置。
  25. 前記半導体基板に設けられたトランジスタ部を更に備える
    請求項１から２４のいずれか一項に記載の半導体装置。
  26. 前記第１アノード領域のドーピング濃度は、１Ｅ１５ｃｍ －３ 以上、１Ｅ１８ｃｍ －３ 以下である
    請求項１から２５のいずれか一項に記載の半導体装置。
  27. 半導体基板のおもて面側に、アノード電極を設ける段階と、
    前記半導体基板に、第１導電型のドリフト領域を設ける段階と、
    前記アノード電極とショットキー接触された第１導電型の第１アノード領域を設ける段階と、
    前記第１導電型と異なる第２導電型の第２アノード領域を設ける段階と
    を備え、
    前記第１アノード領域は、前記第２アノード領域のドーピング濃度以下のドーピング濃度を有し、前記第２アノード領域によって前記ドリフト領域と離間されており、
    前記第１アノード領域の面積は、前記半導体基板のおもて面において、前記第２アノード領域の面積よりも大きい
    半導体装置の製造方法。
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