JP5321669B2 - 半導体装置 - Google Patents
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Description
この構成では、外周部付近において、少数キャリアが残留しやすくスイッチング損失の大きな寄生IGBT動作を抑制することで、IGBT素子でのスイッチング損失を低減することができる。
以下、本発明の半導体装置を具現化した第1実施形態について、図面を参照して説明する。
(第1実施形態の代表例)
1.第1実施形態の基本構成
図1は、本発明の第1実施形態に係る半導体装置の概略構成を示す平面図である。図2は、図1の半導体装置の裏面側の構成を概略的に示す裏面図である。図3は、図1の半導体装置の一部の断面構成を概略的に示す断面図である。図4は、図1の半導体装置のIGBT素子を概略的に示す断面図であり、図4(B)は、図1の半導体装置のFWD素子を概略的に示す断面図である。図5は、図2の裏面側領域の一部(素子延出方向の中央側領域)を拡大して示す拡大図である。図6は、図2の裏面側領域の一部(素子延出方向の端部側領域)を拡大して示す拡大図である。図7は、図1の半導体装置の製造方法を概略的に説明する説明図である。なお、図1に示す平面図では、表面側のエミッタ電極を省略して示し、図2等に示す裏面図では、裏面側のコレクタ電極を省略して示している。図3では、図1のA−A断面を概略的に示している。図5では、図2の領域B2付近を概略的に示している。図6では、図2の領域B1付近を概略的に示している。
次に、本実施形態に係る特徴的構成について詳述する。
図3に示すように、本実施形態に係る半導体装置1では、FWD素子20(ダイオード素子)において第2主面側の表層に、P導電型(第1導電型)の吸収領域22が部分的に設けられている。この吸収領域22は、上述したコレクタ層110を構成するP導電型の半導体領域の一部として構成されており、図4(B)に示すように、半導体基板101の厚さ方向(深さ方向:図3のZ方向)においてコレクタ電極113からフィールドストップ層112まで及ぶように形成されている。
本実施形態に係る半導体装置1は例えば以下の方法で製造することができる。まず、図7(A)のように、半導体基板101の第1主面側に、公知の方法で、ベース領域102,トレンチ103,エミッタ領域106,ボディ領域108を形成する。また、半導体基板101の第2主面(裏面)側の研削加工を行い、その後、半導体ウェハの裏面全面にフィールドストップ層112となるN導電型の不純物を注入する(図7(B))。そして、図7(B)のように形成されたフィールドストップ層112となるべき裏面側部分に対し、P導電型の不純物を注入し、コレクタ層110及び吸収領域22となるべきP型半導体領域を形成する(図7(C))。このとき、先に注入したN導電型の不純物を打ち消すのに必要となるイオン注入量よりも多いP導電型の不純物を注入する。そして、吸収領域22、コレクタ層110、対向領域32となるべき部分を覆うマスク(図示略)を形成し、素子形成領域30の一部(カソード領域21となるべき部分)を選択的に露出させ、その状態でN導電型の不純物を注入する。そして、半導体ウェハの裏面(第2主面)前面の表層をアニールし、上記不純物をそれぞれ活性化させ、裏面側の各領域(カソード領域21、吸収領域22、コレクタ層110、対向領域32)とする。
第1実施形態の半導体装置1では、半導体基板101にIGBT素子100とFWD素子20(ダイオード素子)とが隣接してなる半導体装置1において、FWD素子20の第2主面側の表層に、P導電型(第1導電型)の吸収領域22が部分的に設けられている。そして、FWD素子20が配置されるFWD領域Xfでは、第2主面側において、IGBT素子100に隣接する側の方が、IGBT素子100から離れた側よりも、カソード領域21(第2半導体領域)に対する吸収領域22の比率が大きくなっている。この構成によれば、IGBT素子100において注入され、IGBT素子100とFWD素子20(ダイオード素子)の境界付近で蓄積された少数キャリアであるホールを、IGBT素子100側に相対的に多く配置された吸収領域22から効率的に抜くことができ、ホールの過剰な蓄積に起因するリカバリ耐量の低下を効果的に抑制することができる。
次に、第1実施形態の変形例1について説明する。図8は、第1実施形態の変形例1に関し、FWD領域の第2主面側の表層部を概略的に示す概略図である。なお、この変形例1は、FWD領域Xfにおける第2主面側の表層部のみが図1〜図7で示した代表例と異なり、それ以外の部分は代表例と同様である。よって、代表例と同様の部分については詳細な説明を省略し、代表例と異なる部分についてのみ詳述する。
次に、第1実施形態の変形例2について説明する。図9は、第1実施形態の変形例2に関し、FWD領域Xfの第2主面側の一部を概略的に示す概略図である。なお、この変形例2は、FWD領域Xfにおける第2主面側の表層部のみが第1実施形態の代表例と異なり、それ以外の部分は代表例と同様であるので、同様の部分については詳細な説明を省略する。
次に、第1実施形態の変形例3について説明する。図10は、第1実施形態の変形例3に関し、FWD領域Xfの第2主面側の一部を概略的に示す概略図である。なお、この変形例3は、FWD領域Xfにおける第2主面側の表層部のみが第1実施形態の代表例と異なり、それ以外の部分は代表例と同様であるので、同様の部分については詳細な説明を省略する。
次に、第1実施形態の変形例4について説明する。図11(A)は、第1実施形態の変形例4に係る半導体装置の第2主面側の一部を概略的に示す概略図であり、図11(B)は、第1実施形態の変形例5に係る半導体装置の第2主面側の一部を概略的に示す概略図である。また、図12は、第1実施形態の変形例6に係る半導体装置の第2主面側の一部を概略的に示す概略図である。
次に第2実施形態について説明する。
図13は、第2実施形態に係る半導体装置を概略的に例示する断面図である。図14は、図13の半導体装置の裏面側の構成を概略的に例示する裏面図である。図15は、第2実施形態に係る半導体装置における、カソード領域幅とホール拡散長の比Wn/Lhと、Vfとの関係及びErrとの関係を示すグラフである。図16は、カソード領域幅と平均キャリア密度との関係を説明する説明図であり、図16(A)は、カソード幅が概ね少数キャリアの拡散長の場合を示す説明図であり、図16(B)は、カソード幅が少数キャリアの拡散長よりも長すぎる場合を説明する説明図である、図16(C)は、カソード幅が少数キャリアの拡散長より短すぎる場合を示す説明図である。なお、図14では、カソード電極202を省略して示している。また、第2実施形態に係る半導体装置200では、深さ方向と直交する平面方向において、所定方向(図14の図面左右方向)を横方向(幅方向)とし、この横方向と直交する方向を縦方向とする。
半導体装置200では、半導体基板210のN導電型領域(N−)とカソード側N層221とによってN導電型の第2半導体領域が構成され、この第2半導体領域内において裏面(第2主面)側の表層部に、P導電型(第1導電型)の吸収領域222が形成されている。この吸収領域222は、P導電型の不純物が注入されることでP導電型(P+)の領域として構成されており、例えばカソード側N層221と同程度の深さで形成され且つ不純物濃度がアノード領域204よりも大きくなっている。
図17は、第2実施形態の変形例1に係る半導体装置の裏面側の構成を概略的に示す裏面図である。なお、図17に示す変形例1は、半導体装置の裏面側の構成のみが第2実施形態の上記代表例と異なり(即ち、図14の構成を図17の構成に変更した点のみが代表例と異なり)、それ以外は代表例と同様である。よって、以下では代表例と異なる裏面側の構成について重点的に説明し、裏面側の構成以外は、適宜図13を参照することとする。
図18(A)は、第2実施形態の変形例2に係る半導体装置の裏面側の構成を概略的に示す裏面図であり、図18(B)は、変形例3に係る半導体装置の裏面側の構成を概略的に示す裏面図である。なお、変形例2、3も、半導体装置の裏面側の構成のみが第2実施形態の上記代表例と異なり(即ち、図14の構成を図18(A)(B)の構成にそれぞれ変更した点のみが代表例と異なり)、それ以外は代表例と同様である。よって、以下では代表例と異なる裏面側の構成について重点的に説明し、裏面側の構成以外は、適宜図13を参照することとする。
次に第3実施形態について説明する。
図19(A)は、第3実施形態に係る半導体装置の概略構成を示す平面図であり、図19(B)は、図19(A)の半導体装置を構成する半導体素子を概略的に示す断面図である。図20(A)は、図19(A)の半導体装置の裏面側の構成を概略的に示す裏面図である。図20(B)は、第3実施形態の変形例1に係る半導体装置の裏面側の構成を概略的に示す裏面図である。また、図21(A)は、第3実施形態の変形例2に係る半導体装置の裏面側の構成を概略的に示す裏面図であり、図21(B)は、変形例3に係る半導体装置の裏面側の構成を概略的に示す裏面図である。なお、図20、図21では、裏面側の電極を省略して示している。また、図19(B)は、図19(A)の半導体装置を横方向且つ深さ方向に沿って切断した切断面の一部を概略的に示すものである。
次に第4実施形態について説明する。
図22(A)は、第4実施形態に係る半導体装置の概略構成を示す平面図であり、図22(B)は、図22(A)の半導体装置を構成する半導体素子を概略的に示す断面図である。図23は、図22(A)の半導体装置の裏面側の構成を概略的に示す裏面図である。なお、第4実施形態は、図19(B)に示すDMOS素子320を図22(B)に示すスーパジャンクション型のDMOS素子420に変更した点のみが第3実施形態と異なり、それ以外は第3実施形態の構成と同様である。よって、第3実施形態と異なる部分についてのみ詳述する。
次に第5実施形態について説明する。
図24は、第5実施形態に係る半導体装置の裏面側の構成を概略的に示す裏面図である。図25(A)は、第5実施形態の半導体装置における裏面側の外周エリアの第1の配置パターンを例示する説明図であり、図25(B)は、第2の配置パターンを例示する説明図であり、図25(C)は第3の配置パターンを例示する説明図であり、図25(D)は、第4の配置パターンを例示する説明図である。図26は、第5実施形態に係る半導体装置の一例(実験例)を用いた実験結果と、比較例に係る半導体装置を用いた実験結果とを対比するグラフである。図27は、図26の実験に用いた実験例の構成を概略的に示す裏面図である。図28は、図26の実験に用いた比較例の構成を概略的に示す裏面図である。
次に第5実施形態の変更例について説明する。
図29は、第5実施形態の変更例に係る半導体装置の裏面側の構成を概略的に示す裏面図である。図30(A)は、第5実施形態の変更例に係る半導体装置における裏面側の外周エリアの第1の配置パターンを例示する説明図であり、図30(B)は、第2の配置パターンを例示する説明図であり、図30(C)は第3の配置パターンを例示する説明図であり、図30(D)は、第4の配置パターンを例示する説明図であり、図30(E)は、第5の配置パターンを例示する説明図である。
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
20…FWD素子(ダイオード素子)
21…カソード領域(第2半導体領域)
22,222,322,422,522…吸収領域
30,330,430…素子形成領域
32,232,332,432…対向領域
40,208,340,440…ガードリング
100…IGBT素子
101,210,301,401…半導体基板
107…エミッタ電極(第1電極)
113…コレクタ電極(第2電極)
201…アノード電極(第1電極)
202…カソード電極(第2電極)
204…アノード領域(第1半導体領域)
204’ …アノード対向領域
221…カソード型N層(第2半導体領域、カソード領域)
306,406…ソース領域(第1半導体領域)
321,421…ドレイン領域(第2半導体領域)
523…N導電型領域(第2導電型の半導体領域)
Xf…FWD領域(ダイオード素子の配置領域)
Xi…IGBT領域(IGBT素子の配置領域)
Claims (10)
- 第1主面及び第2主面を備えた半導体基板と、
前記半導体基板に構成され、前記第1主面側にエミッタ電極及びゲート電極が形成され、前記第2主面側にコレクタ電極が形成されたIGBT素子と、
前記半導体基板において前記IGBT素子と隣接して形成され、前記半導体基板の一方の主面側に第1導電型であるP導電型の第1半導体領域が形成され、他方の主面側に第2導電型であるN導電型の第2半導体領域が形成されたダイオード素子と、
を備えた半導体装置であって、
前記半導体基板の前記第1主面側において、前記IGBT素子及び前記ダイオード素子が形成された素子形成領域の周囲には、前記第1導電型の高濃度領域が配置され、
前記半導体基板の前記第2主面側における前記素子形成領域の周囲の外周エリア、又は前記ダイオード素子の配置領域における前記第2主面側には、前記第1導電型の吸収領域と前記第2導電型の半導体領域とが混在する領域であって、前記第1導電型の吸収領域及び前記第2導電型の半導体領域のいずれかが分散して配置された領域又は前記第1導電型の吸収領域と前記第2導電型の半導体領域とが交互に繰り返し並ぶ領域が設けられていることを特徴とする半導体装置。 - 前記ダイオード素子の配置領域における前記第2主面側に、前記第1導電型の前記吸収領域が部分的に設けられており、
前記ダイオード素子の配置領域における前記第2主面側は、前記IGBT素子に隣接する側の方が、前記IGBT素子から離れた側よりも、前記第2半導体領域に対する前記吸収領域の比率が大きくなっていることを特徴とする請求項1に記載の半導体装置。 - 前記第1主面側において前記IGBT素子及び前記ダイオード素子が形成された素子形成領域の周囲に配置される第1導電型のガードリングを備え、
前記ダイオード素子の配置領域における前記第2主面側は、前記ガードリングに対向する対向領域側の方が、当該対向領域から離れた側よりも、前記第2半導体領域に対する前記吸収領域の比率が大きくなっていることを特徴とする請求項2に記載の半導体装置。 - 前記第1主面側において前記IGBT素子及び前記ダイオード素子が形成された素子形成領域の周囲には、第1導電型のガードリングが設けられ、
前記半導体基板の前記第2主面側において前記素子形成領域の周囲の外周エリア内には前記第1導電型の吸収領域が形成されており、
更に、前記外周エリア内には、前記吸収領域と共に前記第2導電型の半導体領域が設けられていることを特徴とする請求項2又は請求項3に記載の半導体装置。 - 前記第2主面側の前記外周エリアの所定領域において、前記第2導電型の半導体領域が均一に設けられていることを特徴とする請求項1又は請求項4に記載の半導体装置。
- 前記第2主面側の前記外周エリアの所定領域において、前記第2導電型の半導体領域が不均一に設けられていることを特徴とする請求項1又は請求項4に記載の半導体装置。
- 一方面側に第1主面が配置され、他方面側に第2主面が配置されてなる半導体基板と、
前記半導体基板の前記第1主面側に形成された第1半導体領域と、
前記半導体基板の前記第2主面側に形成された第2導電型であるN導電型の第2半導体領域と、
前記第1半導体領域の前記第1主面側に接続される第1電極と、
前記第2半導体領域の前記第2主面側に接続される第2電極と、
を備えた半導体装置であって、
前記第1主面側において前記第1半導体領域の周囲に配置された第1導電型であるP導電型のガードリングと、
前記第2主面側において前記第2半導体領域に隣接して形成される前記第1導電型の吸収領域と、
を備え、
前記第2主面側において、前記ガードリングに対向する対向領域には、前記吸収領域と前記第2導電型の半導体領域とが混在する領域であって、前記第1導電型の前記吸収領域及び前記第2導電型の半導体領域のいずれかが分散して配置された領域又は前記第1導電型の吸収領域と前記第2導電型の半導体領域とが交互に繰り返し並ぶ領域が設けられ、
前記第2主面側において、前記対向領域側の方が、当該対向領域から離れた側よりも、前記第2半導体領域に対する前記吸収領域の比率が大きくなっていることを特徴とする半導体装置。 - 前記第1半導体領域は、第1導電型のアノード領域からなり、
前記第2半導体領域は、第2導電型のカソード領域からなり、
前記第2主面側の表層部において、前記アノード領域に対向して配置されるアノード対向領域よりも、当該アノード対向領域の周囲領域の方が、前記カソード領域に対する前記吸収領域の比率が大きくなっていることを特徴とする請求項7に記載の半導体装置。 - 前記第1半導体領域が第2導電型のソース領域として構成され、前記第2半導体領域が第2導電型のドレイン領域として構成されるMOSトランジスタを備えたことを特徴とする請求項7に記載の半導体装置。
- 前記半導体基板の前記第2主面側に形成された前記第1導電型の吸収領域と前記第2導電型の半導体領域とが混在する領域において、前記第2導電型の半導体領域の幅をWnとし、前記半導体基板における少数キャリアの拡散長をLhとした場合、Wn/Lhが0.5〜1.0であることを特徴とする請求項1から請求項9のいずれか一項に記載の半導体装置。
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