JPH08274311A - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
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- JPH08274311A JPH08274311A JP7071982A JP7198295A JPH08274311A JP H08274311 A JPH08274311 A JP H08274311A JP 7071982 A JP7071982 A JP 7071982A JP 7198295 A JP7198295 A JP 7198295A JP H08274311 A JPH08274311 A JP H08274311A
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Abstract
(57)【要約】
【目的】 蓄積キャリアの消滅を部分的に遅延させるこ
とにより、パワーＭＯＳＦＥＴ内蔵のダイオードＤを保
護ダイオードとして利用できるソフトリカバリー特性に
する。 【構成】 Ｎ＋型層１１を有するＮ型半導体層１２の主
面にＰ＋型のベース領域１３を形成し、ベース領域１３
の表面にＮ＋ソース領域１６を形成し、チャンネル部上
にゲート電極１７を配置する。ＦＥＴ素子を配置するセ
ル領域を囲むように、Ｐ＋型の環状領域２３を形成す
る。環状領域２３には間隔を隔てて複数個配置したコン
タクトホール２５を介して部分的にソース電極１８とコ
ンタクトする。
とにより、パワーＭＯＳＦＥＴ内蔵のダイオードＤを保
護ダイオードとして利用できるソフトリカバリー特性に
する。 【構成】 Ｎ＋型層１１を有するＮ型半導体層１２の主
面にＰ＋型のベース領域１３を形成し、ベース領域１３
の表面にＮ＋ソース領域１６を形成し、チャンネル部上
にゲート電極１７を配置する。ＦＥＴ素子を配置するセ
ル領域を囲むように、Ｐ＋型の環状領域２３を形成す
る。環状領域２３には間隔を隔てて複数個配置したコン
タクトホール２５を介して部分的にソース電極１８とコ
ンタクトする。
Description
【０００１】
【産業上の利用分野】本発明は、縦型のパワーＭＯＳＦ
ＥＴ、又は絶縁ゲートバイポーラトランジスタ（ＩＧＢ
Ｔ）に関し、その内蔵ダイオードのソフトリカバリーに
関する。
ＥＴ、又は絶縁ゲートバイポーラトランジスタ（ＩＧＢ
Ｔ）に関し、その内蔵ダイオードのソフトリカバリーに
関する。
【０００２】
【従来の技術】図７は、パワーＭＯＳＦＥＴの応用例の
一つであるモータドライブ回路を示している。ＤＣモー
タＬに対して４個のトランジスタＱ１〜Ｑ４が接続さ
れ、トランジスタＱ１とＱ４が同時にＯＮする事でモー
タＬを正回転、トランジスタＱ２とＱ３が同時にＯＮす
ることでモータＬを逆回転させるような回路動作をな
す。この回路図において、Ｄ１〜Ｄ４はトランジスタＱ
１〜Ｑ４の各ソース・ドレイン間に接続したダイオード
であり、モータＬが停止または反転した瞬間に発生する
逆方向の誘起起電力による電流から各トランジスタＱ１
〜Ｑ４を保護する目的で設けている。
一つであるモータドライブ回路を示している。ＤＣモー
タＬに対して４個のトランジスタＱ１〜Ｑ４が接続さ
れ、トランジスタＱ１とＱ４が同時にＯＮする事でモー
タＬを正回転、トランジスタＱ２とＱ３が同時にＯＮす
ることでモータＬを逆回転させるような回路動作をな
す。この回路図において、Ｄ１〜Ｄ４はトランジスタＱ
１〜Ｑ４の各ソース・ドレイン間に接続したダイオード
であり、モータＬが停止または反転した瞬間に発生する
逆方向の誘起起電力による電流から各トランジスタＱ１
〜Ｑ４を保護する目的で設けている。
【０００３】このような用途のダイオードには高速性と
低ノイズが求められる。高速性は素子のＯＮーＯＦＦス
イッチング速度を高速化する（デューティ比を大にす
る）ため、回路損失を低減するため、そして以下に示す
素子の破壊耐量を増大するために求められる。即ち、図
７において、トランジスタＱ１がオンしてＤＣモータＬ
に電流が流れ、次にトランジスタＱ１がオフしたときに
ＤＣモータＬが発生する逆起電力を吸収すべくダイオー
ドＤ２に貫流電流ｉ1が流れる。さらにトランジスタＱ
１がオンしたとき、ダイオードＤ２の内部にはまだ蓄積
キャリアがあるため、この蓄積キャリアが消滅するまで
の期間（ｔｒｒ）に電源電位ＶＣＣからトランジスタＱ
１とダイオードＤ２を経て電源電位〜ＧＮＤ間に短絡電
流ｉ2が流れる。この時、パワーＭＯＳＦＥＴ内部で寄
生バイポーラトランジスタがオン状態となり、局部的な
電流集中を起こしてパワーＭＯＳＦＥＴの破壊に至らし
めるのである 一方、ダイオードＤの高速化を推し進めると、ダイオー
ドＤの動作に伴うノイズの発生が大になるという問題点
が浮上する。以下にダイオードＤの過渡特性を説明す
る。
低ノイズが求められる。高速性は素子のＯＮーＯＦＦス
イッチング速度を高速化する（デューティ比を大にす
る）ため、回路損失を低減するため、そして以下に示す
素子の破壊耐量を増大するために求められる。即ち、図
７において、トランジスタＱ１がオンしてＤＣモータＬ
に電流が流れ、次にトランジスタＱ１がオフしたときに
ＤＣモータＬが発生する逆起電力を吸収すべくダイオー
ドＤ２に貫流電流ｉ1が流れる。さらにトランジスタＱ
１がオンしたとき、ダイオードＤ２の内部にはまだ蓄積
キャリアがあるため、この蓄積キャリアが消滅するまで
の期間（ｔｒｒ）に電源電位ＶＣＣからトランジスタＱ
１とダイオードＤ２を経て電源電位〜ＧＮＤ間に短絡電
流ｉ2が流れる。この時、パワーＭＯＳＦＥＴ内部で寄
生バイポーラトランジスタがオン状態となり、局部的な
電流集中を起こしてパワーＭＯＳＦＥＴの破壊に至らし
めるのである 一方、ダイオードＤの高速化を推し進めると、ダイオー
ドＤの動作に伴うノイズの発生が大になるという問題点
が浮上する。以下にダイオードＤの過渡特性を説明す
る。
【０００４】図８はダイオードが順バイアスから逆バイ
アスに反転するまでの逆回復時間（ｔｒｒ）の過渡特性
を示した図である。同図を参照して、ダイオードの逆回
復時間ｔｒｒは以下の２つの期間から成っている。 （１）ダイオードの電流がＩFから０まで減少して逆電
流が流れ始めた時点から、逆電流がその最大値ＩRPにな
る時点までの、ダイオードが短絡状態となっている期間
ｔs （２）前記期間ｔsの後、逆電流がほぼ０になるまで
の、ダイオードが逆阻止能力を回復する期間ｔd この時、前記期間ｔdがあまりに短いと、ダイオードの
両端電圧ＶRが急激に立ち上がるためにリンギングが発
生し、ノイズの原因となる。ノイズの発生は駆動回路の
制御系を誤動作させる要因となる。
アスに反転するまでの逆回復時間（ｔｒｒ）の過渡特性
を示した図である。同図を参照して、ダイオードの逆回
復時間ｔｒｒは以下の２つの期間から成っている。 （１）ダイオードの電流がＩFから０まで減少して逆電
流が流れ始めた時点から、逆電流がその最大値ＩRPにな
る時点までの、ダイオードが短絡状態となっている期間
ｔs （２）前記期間ｔsの後、逆電流がほぼ０になるまで
の、ダイオードが逆阻止能力を回復する期間ｔd この時、前記期間ｔdがあまりに短いと、ダイオードの
両端電圧ＶRが急激に立ち上がるためにリンギングが発
生し、ノイズの原因となる。ノイズの発生は駆動回路の
制御系を誤動作させる要因となる。
【０００５】上記ノイズを低減するためには期間ｔdが
長いことが望ましい。但し高速性のところで述べたよう
に逆回復時間ｔｒｒをむやみに長くすることは出来な
い。そのため、高速性と低ノイズを両立させるには逆回
復時間ｔｒｒの制約の中でｔdを長くすること、即ちｔd
／ｔsの値が大きいことが望ましい。このようなｔd／ｔ
sの値が大きい特性を、ソフトリカバリー特性と称し、
単体のダイオードとしてソフトリカバリー特性を改善し
た例が、例えば特公平３ー３９５４号、特開昭５８ー６
０５７７号に記載されている。
長いことが望ましい。但し高速性のところで述べたよう
に逆回復時間ｔｒｒをむやみに長くすることは出来な
い。そのため、高速性と低ノイズを両立させるには逆回
復時間ｔｒｒの制約の中でｔdを長くすること、即ちｔd
／ｔsの値が大きいことが望ましい。このようなｔd／ｔ
sの値が大きい特性を、ソフトリカバリー特性と称し、
単体のダイオードとしてソフトリカバリー特性を改善し
た例が、例えば特公平３ー３９５４号、特開昭５８ー６
０５７７号に記載されている。
【０００６】ここで一般的なパワーＭＯＳＦＥＴの構造
を図９に示しておく。同図において、共通ドレインとな
る半導体基板は裏面側にＮ＋型の半導体層１を具備しそ
の上にＮ型のエピタキシャル層２を有する。エピタキシ
ャル層２の表面には多数の規則的に配列されたＰ型のベ
ース領域３を備えており、ベース領域３はＭＯＳＦＥＴ
のチャンネル部分を形成する浅い領域４と浅い領域４よ
り拡散深さが深い領域５を有する。ベース領域３の表面
にはＮ＋型のソース領域６を具備し、基板１上に絶縁膜
を介して設けたゲート電極７に印加する制御電圧によっ
てベース領域３の浅い領域４の表面にチャンネルを形成
して、ソース・ドレイン間の電流を制御するようになっ
ている。 ベース領域３の深い領域５とエピタキシャル
層２とは不可避的にダイオードＤを形成する。このダイ
オードＤは、ソース側がアノードに、ドレイン側がカソ
ードに各々接続された形となるので、ソース・ドレイン
間に逆接続されたダイオードとして考慮することが出来
る（例えば、特開昭６４ー５４７６５号公報）。
を図９に示しておく。同図において、共通ドレインとな
る半導体基板は裏面側にＮ＋型の半導体層１を具備しそ
の上にＮ型のエピタキシャル層２を有する。エピタキシ
ャル層２の表面には多数の規則的に配列されたＰ型のベ
ース領域３を備えており、ベース領域３はＭＯＳＦＥＴ
のチャンネル部分を形成する浅い領域４と浅い領域４よ
り拡散深さが深い領域５を有する。ベース領域３の表面
にはＮ＋型のソース領域６を具備し、基板１上に絶縁膜
を介して設けたゲート電極７に印加する制御電圧によっ
てベース領域３の浅い領域４の表面にチャンネルを形成
して、ソース・ドレイン間の電流を制御するようになっ
ている。 ベース領域３の深い領域５とエピタキシャル
層２とは不可避的にダイオードＤを形成する。このダイ
オードＤは、ソース側がアノードに、ドレイン側がカソ
ードに各々接続された形となるので、ソース・ドレイン
間に逆接続されたダイオードとして考慮することが出来
る（例えば、特開昭６４ー５４７６５号公報）。
【０００７】
【発明が解決しようとする課題】図７の回路において、
ダイオードＤ１〜Ｄ４を個別半導体で構成することはそ
れだけコストアップと機器の大型化を招くことは明らか
である。そこで、本願発明者は外付けのダイオードに代
えて、パワーＭＯＳＦＥＴ、ＩＧＢＴに不可避的に内蔵
される上記のダイオードを利用することを検討するにい
たっている。
ダイオードＤ１〜Ｄ４を個別半導体で構成することはそ
れだけコストアップと機器の大型化を招くことは明らか
である。そこで、本願発明者は外付けのダイオードに代
えて、パワーＭＯＳＦＥＴ、ＩＧＢＴに不可避的に内蔵
される上記のダイオードを利用することを検討するにい
たっている。
【０００８】しかしながら、パワーＭＯＳＦＥＴ、ＩＧ
ＢＴのダイオードＤはそれ自体が不可避的に形成されて
おり、付録的なものであるから、上記のソフトリカバリ
ー特性をも満足できるようなものを組み込んでいる例は
存在しなかった。しかも、ダイオードＤを内蔵すること
は、ＭＯＳＦＥＴがＯＦＦしている期間中もダイオード
Ｄの動作電流が素子内部を流れることになるので、素子
の動作電流による発熱とダイオードＤの動作電流による
発熱とが相乗効果となって素子の熱的破壊（ＡＳＯオー
バー）を招くという欠点をも合わせ持つことになる。
ＢＴのダイオードＤはそれ自体が不可避的に形成されて
おり、付録的なものであるから、上記のソフトリカバリ
ー特性をも満足できるようなものを組み込んでいる例は
存在しなかった。しかも、ダイオードＤを内蔵すること
は、ＭＯＳＦＥＴがＯＦＦしている期間中もダイオード
Ｄの動作電流が素子内部を流れることになるので、素子
の動作電流による発熱とダイオードＤの動作電流による
発熱とが相乗効果となって素子の熱的破壊（ＡＳＯオー
バー）を招くという欠点をも合わせ持つことになる。
【０００９】
【課題を解決するための手段】本発明は上記従来の課題
に鑑みなされたもので、セル領域の外周に環状領域を設
け、該環状領域に部分的にコンタクト部分を設け、該コ
ンタクト部分にソース電極をコンタクトさせることによ
り、蓄積キャリアの引き抜きが部分的に遅延するような
構成としたものである。
に鑑みなされたもので、セル領域の外周に環状領域を設
け、該環状領域に部分的にコンタクト部分を設け、該コ
ンタクト部分にソース電極をコンタクトさせることによ
り、蓄積キャリアの引き抜きが部分的に遅延するような
構成としたものである。
【００１０】
【作用】本発明によれば、ベース領域と共にダイオード
Ｄのアノードとなる環状領域に、部分的にソース電極を
コンタクトさせたので、コンタクト部分から遠い部分の
環状領域に蓄積されたキャリアは、コンタクト部分まで
環状領域内を拡散するか、または環状領域内での再結合
による消滅でしか消滅できない。これらの消滅は、セル
内部のベース領域での消滅より長い時間を要する。この
時間を前記Ｎ型層での消滅時間より長くすることによ
り、逆回復特性の波形が２段階の傾きを持つソフトリカ
バリーに適した特性にすることができる。
Ｄのアノードとなる環状領域に、部分的にソース電極を
コンタクトさせたので、コンタクト部分から遠い部分の
環状領域に蓄積されたキャリアは、コンタクト部分まで
環状領域内を拡散するか、または環状領域内での再結合
による消滅でしか消滅できない。これらの消滅は、セル
内部のベース領域での消滅より長い時間を要する。この
時間を前記Ｎ型層での消滅時間より長くすることによ
り、逆回復特性の波形が２段階の傾きを持つソフトリカ
バリーに適した特性にすることができる。
【００１１】
【実施例】以下に本発明の第１の実施例を図面を参照し
ながら詳細に説明する。図１は本発明の縦型ＭＯＳＦＥ
Ｔを示す断面図である。同図において、共通ドレインと
なる半導体基板は裏面側にＮ＋型の半導体層１１を具備
しその上に例えばエピタキシャル形成したＮ型の半導体
層１２を有する。Ｎ型半導体層１２の表面には多数の規
則的に配列されたＰ型のベース領域１３を備えており、
ベース領域１３はＭＯＳＦＥＴのチャンネル部分を形成
するＰ型の浅い領域１４と浅い領域１４より拡散深さが
深いＰ＋型の深い領域１５を有する。ベース領域１３の
表面にはＮ＋型のソース領域１６を具備する。チャンネ
ル部分の上部にはゲート酸化膜となるシリコン酸化膜を
介してポリシリコンゲート電極１７が配置され、ゲート
電極１７に印加する制御電圧によってベース領域１３の
浅い領域１４の表面にチャンネルを形成して、ソース・
ドレイン間の電流を制御するようになっている。上述の
ベース１３、ソース１６およびゲート電極１７が単位セ
ルとなり単位セルを多数並列接続して１つのＭＯＳＦＥ
Ｔを構成する。１８は酸化膜に形成したコンタクトホー
ルを介してベース領域１３とソース領域１６の両方にオ
ーミックコンタクトするソース電極、１９はＮ＋型半導
体層にコンタクトするドレイン電極である。
ながら詳細に説明する。図１は本発明の縦型ＭＯＳＦＥ
Ｔを示す断面図である。同図において、共通ドレインと
なる半導体基板は裏面側にＮ＋型の半導体層１１を具備
しその上に例えばエピタキシャル形成したＮ型の半導体
層１２を有する。Ｎ型半導体層１２の表面には多数の規
則的に配列されたＰ型のベース領域１３を備えており、
ベース領域１３はＭＯＳＦＥＴのチャンネル部分を形成
するＰ型の浅い領域１４と浅い領域１４より拡散深さが
深いＰ＋型の深い領域１５を有する。ベース領域１３の
表面にはＮ＋型のソース領域１６を具備する。チャンネ
ル部分の上部にはゲート酸化膜となるシリコン酸化膜を
介してポリシリコンゲート電極１７が配置され、ゲート
電極１７に印加する制御電圧によってベース領域１３の
浅い領域１４の表面にチャンネルを形成して、ソース・
ドレイン間の電流を制御するようになっている。上述の
ベース１３、ソース１６およびゲート電極１７が単位セ
ルとなり単位セルを多数並列接続して１つのＭＯＳＦＥ
Ｔを構成する。１８は酸化膜に形成したコンタクトホー
ルを介してベース領域１３とソース領域１６の両方にオ
ーミックコンタクトするソース電極、１９はＮ＋型半導
体層にコンタクトするドレイン電極である。
【００１２】前記単位セルは半導体チップの中央部分に
規則的に配置されてセル領域を形成する。セル領域の周
辺部分にはＰ＋型のガードリング領域２０が複数本前記
セル領域を囲むように配置され、最外周にはＮ＋型のア
ニュラリング２１を配置しアルミ電極によりシールドメ
タル２２をコンタクトさせる。前記セル領域の周囲には
Ｐ＋型の環状領域２３を有する。環状領域２３はセル領
域とガードリング領域２０との間に位置し、その全周で
はなく一部でソース電極１８に電気的に接続されてい
る。ベース領域１３の深い領域１５と環状領域２３とは
同時工程で形成できる。
規則的に配置されてセル領域を形成する。セル領域の周
辺部分にはＰ＋型のガードリング領域２０が複数本前記
セル領域を囲むように配置され、最外周にはＮ＋型のア
ニュラリング２１を配置しアルミ電極によりシールドメ
タル２２をコンタクトさせる。前記セル領域の周囲には
Ｐ＋型の環状領域２３を有する。環状領域２３はセル領
域とガードリング領域２０との間に位置し、その全周で
はなく一部でソース電極１８に電気的に接続されてい
る。ベース領域１３の深い領域１５と環状領域２３とは
同時工程で形成できる。
【００１３】図２は環状領域２３部分を示す、（Ａ）拡
大平面図、（Ｂ）断面図である。セル領域は、島状に形
成した複数のベース領域１３、リング状のＮ＋ソース領
域１６、そして格子状に形成したゲート電極１７から成
り、格子状のゲート電極１７に隣接して環状領域２３が
形成されている。ゲート電極１７は環状領域２３に達し
ている。尚、ベース領域１３が格子状に、ゲート電極１
７が島状の形成を有する様な、図２（Ａ）とは反転した
パターンでも同様である。
大平面図、（Ｂ）断面図である。セル領域は、島状に形
成した複数のベース領域１３、リング状のＮ＋ソース領
域１６、そして格子状に形成したゲート電極１７から成
り、格子状のゲート電極１７に隣接して環状領域２３が
形成されている。ゲート電極１７は環状領域２３に達し
ている。尚、ベース領域１３が格子状に、ゲート電極１
７が島状の形成を有する様な、図２（Ａ）とは反転した
パターンでも同様である。
【００１４】ゲート電極１７の表面、および環状領域２
３の表面はシリコン酸化膜２４で被覆されている。ソー
ス電極１８はゲート電極１７の格子の目の部分で酸化膜
２４に形成したコンタクトホールを介してＰ＋ベース領
域１３とソース領域１６の両方にコンタクトする。さら
に、ソース電極１８は環状領域２３の端まで拡張され、
酸化膜に形成したコンタクトホール２５を介して環状領
域２３にコンタクトする。コンタクトホールは２５は、
本実施例では環状形状の４隅に配置されている。
３の表面はシリコン酸化膜２４で被覆されている。ソー
ス電極１８はゲート電極１７の格子の目の部分で酸化膜
２４に形成したコンタクトホールを介してＰ＋ベース領
域１３とソース領域１６の両方にコンタクトする。さら
に、ソース電極１８は環状領域２３の端まで拡張され、
酸化膜に形成したコンタクトホール２５を介して環状領
域２３にコンタクトする。コンタクトホールは２５は、
本実施例では環状形状の４隅に配置されている。
【００１５】ベース領域１３の深い領域１５とＮ型半導
体層１２とのＰＮ接合は不可避的にダイオードＤを形成
する。このダイオードＤは、ソース側がアノードに、ド
レイン側がカソードに各々接続された形となるので、ソ
ース・ドレイン間に逆接続された形となる。そして、環
状領域２３がソース電極１８に接続されているので、環
状領域２３とＮ型層１２とのＰＮ接合も前記ダイオード
Ｄの一部となる。
体層１２とのＰＮ接合は不可避的にダイオードＤを形成
する。このダイオードＤは、ソース側がアノードに、ド
レイン側がカソードに各々接続された形となるので、ソ
ース・ドレイン間に逆接続された形となる。そして、環
状領域２３がソース電極１８に接続されているので、環
状領域２３とＮ型層１２とのＰＮ接合も前記ダイオード
Ｄの一部となる。
【００１６】以上に説明した縦型ＭＯＳＦＥＴのダイオ
ードＤの逆回復特性ｔｒｒは以下の通りとなる。必要と
あらば、ベース領域１３の拡散と同時的に金、白金、プ
ラチナ等のライフタイムキラー物質を拡散することによ
って、または電子線照射等の手段によって、ダイオード
Ｄの高速化が図られ蓄積キャリアＱｒｒが全体的に小さ
くされているものとする。
ードＤの逆回復特性ｔｒｒは以下の通りとなる。必要と
あらば、ベース領域１３の拡散と同時的に金、白金、プ
ラチナ等のライフタイムキラー物質を拡散することによ
って、または電子線照射等の手段によって、ダイオード
Ｄの高速化が図られ蓄積キャリアＱｒｒが全体的に小さ
くされているものとする。
【００１７】図３は前記ダイオードＤの環状領域２３内
部におけるキャリア（電子）濃度分布の時間変化を示す
図である。図４は図３の分布変化を基にダイオードＤの
逆回復時の電流波形を示す図である。以下、図３と図４
を参照しながら、電流波形の変化を説明する。先ず時刻
ｔ０では、ダイオードが順方向動作してＰＮ接合のアノ
ード側からカソード側に一定量のキャリアの注入が行わ
れている。この時、Ｐ＋ベース領域１３と環状領域２３
のキャリアの注入は両者共全く同等に行われている。
部におけるキャリア（電子）濃度分布の時間変化を示す
図である。図４は図３の分布変化を基にダイオードＤの
逆回復時の電流波形を示す図である。以下、図３と図４
を参照しながら、電流波形の変化を説明する。先ず時刻
ｔ０では、ダイオードが順方向動作してＰＮ接合のアノ
ード側からカソード側に一定量のキャリアの注入が行わ
れている。この時、Ｐ＋ベース領域１３と環状領域２３
のキャリアの注入は両者共全く同等に行われている。
【００１８】ダイオードＤに逆バイアスが印加された瞬
間から、ダイオードの内部（Ｐ＋型ベース領域１３と環
状領域２３、およびＮ型半導体層１２）に蓄積されたキ
ャリアの引き抜きが始まり、同時にダイオードＤの両端
に流れる電流ＩFは急激に低下する。キャリアの引き抜
きは、先ずソース電極１８とドレイン電極１９に最も近
い部分でキャリアが引き抜かれ、引き抜かれた量の分だ
け内部のキャリアが全体的に電極側にシフトする、とい
うような移動になる。これに加えてライフタイムによる
消滅の分が加わることになる。
間から、ダイオードの内部（Ｐ＋型ベース領域１３と環
状領域２３、およびＮ型半導体層１２）に蓄積されたキ
ャリアの引き抜きが始まり、同時にダイオードＤの両端
に流れる電流ＩFは急激に低下する。キャリアの引き抜
きは、先ずソース電極１８とドレイン電極１９に最も近
い部分でキャリアが引き抜かれ、引き抜かれた量の分だ
け内部のキャリアが全体的に電極側にシフトする、とい
うような移動になる。これに加えてライフタイムによる
消滅の分が加わることになる。
【００１９】時刻ｔ１においては、まだかなりのキャリ
アが残っていることが分かる。時刻ｔ２になると、ＰＮ
接合が回復（空乏層が現れる）しつつあることが分か
る。ＰＮ接合が回復すれば、電流波形は逆電流の尖頭値
ＩRPを迎え、かつ図８におけるダイオードの逆方向電圧
ＶRが立ち上がり始める。時刻ｔ３になると、ＰＮ接合
は完全に回復し、Ｎ型半導体層１２に残存するキャリア
はかなり少ないものになる。
アが残っていることが分かる。時刻ｔ２になると、ＰＮ
接合が回復（空乏層が現れる）しつつあることが分か
る。ＰＮ接合が回復すれば、電流波形は逆電流の尖頭値
ＩRPを迎え、かつ図８におけるダイオードの逆方向電圧
ＶRが立ち上がり始める。時刻ｔ３になると、ＰＮ接合
は完全に回復し、Ｎ型半導体層１２に残存するキャリア
はかなり少ないものになる。
【００２０】これまでの時刻において、ベース領域１３
でのキャリア（電子）の消滅は、常に環状領域２３での
消滅より先行する。これは、ベース領域２３がセル内部
において全面でソース領域１８にコンタクトするのに対
し、環状領域２３では間隔を隔て一部にしかコンタクト
していないことに起因する。即ち、ベース領域１３では
ソース電極１７から最も遠い場所に位置する小数キャリ
アでもベース領域１３の拡散深さの分（１０μ程度）だ
けベース領域１３内を移動すればソース電極１８に達し
て消滅するのに対し、環状領域２３ではコンタクトホー
ル２５から極めて遠方にあるキャリア（図２（Ｂ）図示
符号２６）は環状領域２３内部を基板水平方向に移動し
てコンタクトホール２５に達するか、または環状領域２
３内部で再結合による自然消滅を待つしか消滅する手段
がない。従って、環状領域２３内でのキャリアの消滅は
ベース領域１３内での消滅より消滅時間が長い。
でのキャリア（電子）の消滅は、常に環状領域２３での
消滅より先行する。これは、ベース領域２３がセル内部
において全面でソース領域１８にコンタクトするのに対
し、環状領域２３では間隔を隔て一部にしかコンタクト
していないことに起因する。即ち、ベース領域１３では
ソース電極１７から最も遠い場所に位置する小数キャリ
アでもベース領域１３の拡散深さの分（１０μ程度）だ
けベース領域１３内を移動すればソース電極１８に達し
て消滅するのに対し、環状領域２３ではコンタクトホー
ル２５から極めて遠方にあるキャリア（図２（Ｂ）図示
符号２６）は環状領域２３内部を基板水平方向に移動し
てコンタクトホール２５に達するか、または環状領域２
３内部で再結合による自然消滅を待つしか消滅する手段
がない。従って、環状領域２３内でのキャリアの消滅は
ベース領域１３内での消滅より消滅時間が長い。
【００２１】時刻ｔ３になると、Ｎ型半導体層１２内の
キャリアも殆ど残っていない。そのため電流波形は限り
なく０に近いものとなる。しかし環状領域２３では、上
述したようにキャリアが容易にはソース電極１８に引き
抜かれず、自然消滅もライフタイムの時間分だけあるの
で、未だかなりの量が残っている。時刻ｔ４になって、
始めて環状領域２３に蓄積されたキャリアが殆ど消滅す
る。このように、環状領域２３では蓄積キャリアの消滅
が部分的に遅延するので、Ｎ型半導体層１２のキャリア
が消滅する時刻ｔ３から環状領域２３のキャリアが消滅
する時刻ｔ４間までの間で、電流波形の傾きが変化する
ような特性を持たせることができるのである。
キャリアも殆ど残っていない。そのため電流波形は限り
なく０に近いものとなる。しかし環状領域２３では、上
述したようにキャリアが容易にはソース電極１８に引き
抜かれず、自然消滅もライフタイムの時間分だけあるの
で、未だかなりの量が残っている。時刻ｔ４になって、
始めて環状領域２３に蓄積されたキャリアが殆ど消滅す
る。このように、環状領域２３では蓄積キャリアの消滅
が部分的に遅延するので、Ｎ型半導体層１２のキャリア
が消滅する時刻ｔ３から環状領域２３のキャリアが消滅
する時刻ｔ４間までの間で、電流波形の傾きが変化する
ような特性を持たせることができるのである。
【００２２】ところで、環状領域２３の全長に渡りコン
タクトホール２５が設けられていると、キャリアの引き
抜きがベース領域２３と同等になるので図４の特性が得
られないことは明らかである。従って、コンタクトホー
ル２５間の距離は、深い領域１５の拡散深さの２倍以上
離れていることが少なくとも必要である。実際には、環
状領域２３の不純物濃度がＮ型半導体層１２のそれより
大きいこと等から（不純物濃度が大であればライフタイ
ムＬｓは短くなる）、経験則によって適宜間隔を設定す
ればよい。本実施例においてコンタクトホール２５を４
隅に配置したのは、環状領域２３内部でキャリアの引き
抜きが平均的に行われることを意図している。但し、要
はダイオードＤが順方向動作したときに環状領域２３に
キャリアの注入が行われれば良いから、一個のコンタク
トホール２５でソース電極１８に接続されても良い。コ
ンタクトホール２５の個数は任意である。
タクトホール２５が設けられていると、キャリアの引き
抜きがベース領域２３と同等になるので図４の特性が得
られないことは明らかである。従って、コンタクトホー
ル２５間の距離は、深い領域１５の拡散深さの２倍以上
離れていることが少なくとも必要である。実際には、環
状領域２３の不純物濃度がＮ型半導体層１２のそれより
大きいこと等から（不純物濃度が大であればライフタイ
ムＬｓは短くなる）、経験則によって適宜間隔を設定す
ればよい。本実施例においてコンタクトホール２５を４
隅に配置したのは、環状領域２３内部でキャリアの引き
抜きが平均的に行われることを意図している。但し、要
はダイオードＤが順方向動作したときに環状領域２３に
キャリアの注入が行われれば良いから、一個のコンタク
トホール２５でソース電極１８に接続されても良い。コ
ンタクトホール２５の個数は任意である。
【００２３】図５はコンタクトホール２５を配置する例
を示す平面図である。図５（Ａ）は環状領域２３の４隅
に配置した例、図５（Ｂ）は対角線上の２隅に配置した
例、図５（Ｃ）は各辺のほぼ中央に配置した例である。
キャリアの引き抜きが平均的に行われることを意図する
ならば、コンタクトホール２５は環状領域と共に線対象
のパターンとなるような位置に配置する。
を示す平面図である。図５（Ａ）は環状領域２３の４隅
に配置した例、図５（Ｂ）は対角線上の２隅に配置した
例、図５（Ｃ）は各辺のほぼ中央に配置した例である。
キャリアの引き抜きが平均的に行われることを意図する
ならば、コンタクトホール２５は環状領域と共に線対象
のパターンとなるような位置に配置する。
【００２４】さらに、ベース領域１３の深い領域１５と
ガードリング領域２０、および環状領域２３とを同時工
程で形成すると、これらの不純物濃度、拡散深さは同一
となる。環状領域２３の不純物濃度をベース領域１３の
それより低不純物濃度にすると、環状領域２３内部にお
けるキャリアの自然消滅がさらに遅くなるので、遅延作
用を一層増加することができる。環状領域２３の拡散深
さをベース領域１３のそれより深く形成しても同様であ
る。
ガードリング領域２０、および環状領域２３とを同時工
程で形成すると、これらの不純物濃度、拡散深さは同一
となる。環状領域２３の不純物濃度をベース領域１３の
それより低不純物濃度にすると、環状領域２３内部にお
けるキャリアの自然消滅がさらに遅くなるので、遅延作
用を一層増加することができる。環状領域２３の拡散深
さをベース領域１３のそれより深く形成しても同様であ
る。
【００２５】以上に説明した本発明の縦型ＭＯＳＦＥＴ
装置は、環状領域２３で蓄積キャリアの消滅を部分的に
遅延させたので、逆回復特性の電流波形が筅頭値ＩRPを
迎えた後に傾きが２段階に変化するような特性とするこ
とができる。これは、逆回復時間ｔｒｒを短く、つまり
蓄積電荷量Ｑｒｒが小さい状態を維持したままで、電流
波形が筅頭値ＩRPを迎えてから完全にゼロになるまでの
時間ｔｄを長くできることを意味する。よって、ソフト
リカバリー特性に優れたダイオードＤを内蔵することが
できる。また、ライフタイムキラー物質の導入によりさ
らに逆回復時間ｔｒｒを短くしても、環状領域２３の作
用により電圧波形のリンギング等が生じることのないダ
イオード特性にでき、誘導性負荷駆動用素子として最適
のダイオードＤを内蔵できるものである。
装置は、環状領域２３で蓄積キャリアの消滅を部分的に
遅延させたので、逆回復特性の電流波形が筅頭値ＩRPを
迎えた後に傾きが２段階に変化するような特性とするこ
とができる。これは、逆回復時間ｔｒｒを短く、つまり
蓄積電荷量Ｑｒｒが小さい状態を維持したままで、電流
波形が筅頭値ＩRPを迎えてから完全にゼロになるまでの
時間ｔｄを長くできることを意味する。よって、ソフト
リカバリー特性に優れたダイオードＤを内蔵することが
できる。また、ライフタイムキラー物質の導入によりさ
らに逆回復時間ｔｒｒを短くしても、環状領域２３の作
用により電圧波形のリンギング等が生じることのないダ
イオード特性にでき、誘導性負荷駆動用素子として最適
のダイオードＤを内蔵できるものである。
【００２６】さらに本発明の最大のメリットは、コンタ
クトホール２５間の間隔を適宜変更することにより電流
波形を任意にコントロールすることが可能であるという
点である。これはパターン変更だけで実施できるので、
その製造上のメリットは大である。図６は本発明をＩＧ
ＢＴ（絶縁ゲートバイポーラトランジスタ）に適用した
例を示す。図１の構成に加えて、ドレイン側にＰ＋層と
Ｎ＋層とが交互に連続するユニバーサル基板２７を追加
している。通常のＩＧＢＴはＰ＋基板を用いるが、Ｐ＋
基板では環状領域２３とＮ型半導体層１２とのＰＮ接合
が本発明のダイオードＤとして機能できないので、ユニ
バーサル基板２８としてある。
クトホール２５間の間隔を適宜変更することにより電流
波形を任意にコントロールすることが可能であるという
点である。これはパターン変更だけで実施できるので、
その製造上のメリットは大である。図６は本発明をＩＧ
ＢＴ（絶縁ゲートバイポーラトランジスタ）に適用した
例を示す。図１の構成に加えて、ドレイン側にＰ＋層と
Ｎ＋層とが交互に連続するユニバーサル基板２７を追加
している。通常のＩＧＢＴはＰ＋基板を用いるが、Ｐ＋
基板では環状領域２３とＮ型半導体層１２とのＰＮ接合
が本発明のダイオードＤとして機能できないので、ユニ
バーサル基板２８としてある。
【００２７】
【発明の効果】以上に説明した通り、本発明によれば蓄
積キャリアの消滅が部分的に遅延する領域を形成するこ
とで、逆回復特性の電流波形の傾きが２段階に変化する
ように形成できる。従ってＭＯＳＦＥＴ内蔵のダイオー
ドＤの逆回復特性を、蓄積キャリアＱｒｒを小さく維持
したままで期間ｔｄを増大できるという、ソフトリカバ
リーに最適の特性にできる利点を有する。このＭＯＳＦ
ＥＴを回路に使用する場合は、従来の外付けダイオード
が不要になるので、回路構成を簡素化できる利点を有す
る。また、電圧波形のリンギングを環状領域２３の作用
で防止できるので、ライフタイムキラー物質の導入によ
り、さらにダイオードＤの高速化を図れる利点を有す
る。
積キャリアの消滅が部分的に遅延する領域を形成するこ
とで、逆回復特性の電流波形の傾きが２段階に変化する
ように形成できる。従ってＭＯＳＦＥＴ内蔵のダイオー
ドＤの逆回復特性を、蓄積キャリアＱｒｒを小さく維持
したままで期間ｔｄを増大できるという、ソフトリカバ
リーに最適の特性にできる利点を有する。このＭＯＳＦ
ＥＴを回路に使用する場合は、従来の外付けダイオード
が不要になるので、回路構成を簡素化できる利点を有す
る。また、電圧波形のリンギングを環状領域２３の作用
で防止できるので、ライフタイムキラー物質の導入によ
り、さらにダイオードＤの高速化を図れる利点を有す
る。
【００２８】さらに本発明は、コンタクトホール２５間
の間隔を適宜変更することにより電流波形を任意にコン
トロールすることが可能であるという利点をも有する。
の間隔を適宜変更することにより電流波形を任意にコン
トロールすることが可能であるという利点をも有する。
【図１】本発明を説明するための断面図である。
【図２】本発明を説明するための（Ａ）拡大平面図、
（Ｂ）断面図である。
（Ｂ）断面図である。
【図３】蓄積キャリアの濃度変化を説明するための図で
ある。
ある。
【図４】逆回復特性を説明するための図である。
【図５】本発明を説明するための平面図である。
【図６】本発明の第２の実施例を説明するための断面図
である。
である。
【図７】ＭＯＳＦＥＴの使用例を説明するための回路図
である。
である。
【図８】逆回復特性を説明するための図である。
【図９】従来例を説明するための断面図である。
Claims (5)
- 【請求項１】 共通ドレインとなる一導電型の半導体層
の表面に形成した逆導電型のベース領域、前記ベース領
域の表面に形成した逆導電型のソース領域、前記ベース
領域のチャンネル領域の上にゲート絶縁膜を介して形成
したゲート電極を単位セルとし、 前記単位セルを多数個規則的に配列し、全体を前記ベー
ス領域と前記ソース領域との両方にコンタクトするソー
ス電極で接続した絶縁ゲート型半導体装置において、 前記セル部分を囲むように外周に逆導電型の環状領域を
形成し、 前記環状領域の一部に部分的に設けたコンタクトホール
を介して前記環状領域を前記ソース電極と電気的に接続
したことを特徴とする絶縁ゲート型半導体装置。 - 【請求項２】 前記コンタクト部分が１カ所であること
を特徴とする請求項１記載の絶縁ゲート型半導体装置。 - 【請求項３】 前記コンタクト部分を間隔を隔てて複数
箇所に設けたことを特徴とする請求項１記載の絶縁ゲー
ト型半導体装置。 - 【請求項４】 前記環状領域を前記ベース領域と同時的
に形成したことを特徴とする請求項１記載の絶縁ゲート
型半導体装置。 - 【請求項５】 前記一導電型の半導体層と前記ベース領
域とが形成するＰＮ接合に、ライフタイムキラー物質を
導入したことを特徴とする請求項１記載の絶縁ゲート型
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7071982A JPH08274311A (ja) | 1995-03-29 | 1995-03-29 | 絶縁ゲート型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7071982A JPH08274311A (ja) | 1995-03-29 | 1995-03-29 | 絶縁ゲート型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08274311A true JPH08274311A (ja) | 1996-10-18 |
Family
ID=13476186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7071982A Pending JPH08274311A (ja) | 1995-03-29 | 1995-03-29 | 絶縁ゲート型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08274311A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006344802A (ja) * | 2005-06-09 | 2006-12-21 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JP2007287784A (ja) * | 2006-04-13 | 2007-11-01 | Denso Corp | 半導体装置及びその製造方法 |
| JP2012129504A (ja) * | 2010-11-25 | 2012-07-05 | Denso Corp | 半導体装置 |
| JP2013038409A (ja) * | 2011-07-15 | 2013-02-21 | Internatl Rectifier Corp | 集積されたダイオードを備える複合半導体装置 |
| JP2013214597A (ja) * | 2012-04-02 | 2013-10-17 | Sumitomo Electric Ind Ltd | 半導体デバイス |
| US9281388B2 (en) | 2011-07-15 | 2016-03-08 | Infineon Technologies Americas Corp. | Composite semiconductor device with a SOI substrate having an integrated diode |
-
1995
- 1995-03-29 JP JP7071982A patent/JPH08274311A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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