JPH10270686A

JPH10270686A - 絶縁ゲート型バイポーラトランジスタ

Info

Publication number: JPH10270686A
Application number: JP7514497A
Authority: JP
Inventors: Hiroyoshi Ogura; 弘義小倉; Michiya Ootsuji; 通也大辻; Hiroyuki Shindo; 裕之進藤; Shigeru Nagao; 茂長尾
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1997-03-27
Filing date: 1997-03-27
Publication date: 1998-10-09

Abstract

(57)【要約】【課題】オン電圧の上昇を抑えて、ターンオフ時間の
短縮が可能な絶縁ゲート型バイポーラトランジスタを実
現する。【解決手段】チップ周辺部に活性領域１４と不活性領
域１５とに分離するための溝１２を設け、この溝１２を
ガラスパシベーンョン膜１３で被覆したことを特徴とす
る。溝１２は、ドレインＮ^-型層３表面からコレクタＰ
型層１に充分到達する深さに形成し、Ｐ型主接合領域５
が溝１２と接触している。また、活性領域１４におい
て、Ｐ型ウェル４およびＰ型主接合領域５はエミッタ電
極１０と電気的にコンタクトをとり、不活性領域１５の
ドレインＮ^-型層３の表面は電気的に解放状態である。
不活性領域１５には、エミッタ電極１０からの電子は流
入せず、コレクタＰ型層１からの少数キャリアの注入が
なく、不活性領域１５のドレインＮ⁺型層２およびドレ
インＮ^-型層３に蓄積される少数キャリアも無くなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パワーエレクトロ
ニクス分野で使用される電力用半導体素子の一つである
絶縁ゲート型バイポーラトランジスタ（以下「ＩＧＢ
Ｔ」という）に関する。

【０００２】

【従来の技術】電力用半導体素子として、代表的なもの
に、バイポーラトランジスタ，ＩＧＢＴ，パワーＭＯＳ
ＦＥＴがある。これらの素子は、使用する電圧−電流
（容量）と動作周波数の範囲によって使い分けられ、お
のおの対応した用途に用いられている。

【０００３】例えば、バイポーラトランジスタは、１ｋ
Ｈｚ前後の動作周波数範囲で、低速の汎用インバータ用
制御素子として主に使用されている。一方、パワーＭＯ
ＳＦＥＴは、ユニポーラ素子であるため５０ｋＨｚ以上
の高速動作が可能であり、各種スイッチング電源用やオ
ーディオ用電源分野などに使用されている。ＩＧＢＴ
は、上記の二つの素子の中間に位置し、〜１ｋＨｚ程度
の低速から、〜４０ｋＨｚ程度の動作周波数範囲をカバ
ーし、主に溶接機の電源やＩＰＭ（インテリジェントパ
ワーモジュール）として各種インバータ制御用素子とし
て広く利用されており、素子特性の改善に応じて、近
年、使用範囲を益々拡大している。

【０００４】以下、図面を参照しながら従来から使用さ
れているＮ型ＩＧＢＴを例として説明する。図４は従来
のプレーナＩＧＢＴの構造を示す断面図である。図４に
おいて、１はコレクタＰ型層、２はドレインＮ⁺型層
（バッファ層）、３はドレインＮ^-型層、４はＰ型ウェ
ル、５はＰ型主接合領域、６はＰ型ウェル４内に形成さ
れたエミッタＮ⁺型領域、８はゲート酸化膜、７はゲー
ト電極、９は絶縁膜、１０はエミッタ電極、１１はコレ
クタ電極である。これらによりＩＧＢＴの活性領域１４
が形成されている。また、ドレインＮ^-型層３表面のチ
ップ周辺部に高耐圧化のために必要なＰ型のガードリン
グ領域４２を有する。これらのチップ周辺領域は、素子
の動作時には、積極的な役割を担わないので不活性領域
１５と言われている。

【０００５】次に、このＩＧＢＴの動作について簡単に
説明する。まず、ＩＧＢＴをオン状態にするために、エ
ミッタ電極１０を電気的に接地し、コレクタ電極１１に
正の電圧を印加する。また、ゲート電極７にしきい値以
上の正の電圧を印加する。この時、Ｐ型ウェル４内に反
転チャンネル（図示せず）が形成され、電子がエミッタ
Ｎ⁺型領域６からチャンネルを通過して、ドレインＮ^-
型層３に流入する。さらに、電子はドレインＮ^-型層
３，ドレインＮ⁺型層２中をコレクタ電極１１側へと走
行する。これに応じて、コレクタＰ型層１から少数キャ
リアである正孔が、ドレインＮ⁺型層２，ドレインＮ^-
型層３に注入され、ＩＧＢＴはオン状態となる。この
時、伝導度変調効果により、ドレインＮ⁺型層２，ドレ
インＮ^-型層３で生じる電圧降下は減少する。そのた
め、少数キャリアである正孔の注入効率を向上させるこ
とにより、コレクタ−エミッタ間のオン電圧は低減す
る。

【０００６】一方、ＩＧＢＴをオフ状態とするために
は、ゲート電極７に例えば負の電圧を印加して、前述の
チャンネルを閉じて、電子の供給を止め、裏面側のコレ
クタ電極１１からの正孔の注入を停止させる。しかし、
ターンオフ時に、Ｐ型ウェル４内の反転チャンネルを閉
じて電子の流入を止めても、ドレインＮ⁺型層２，ドレ
インＮ^-型層３に注入され蓄積された正孔は瞬時には消
滅せず、消滅するまでは、ＩＧＢＴは阻止状態とならな
いため、時間遅れが生じ、ターンオフ時間は一般的に遅
くなる。

【０００７】

【発明が解決しようとする課題】ＩＧＢＴが適用される
分野の拡大につれて、動作周波数の向上がインバータ効
率の改善などのために要望されてきている。ＩＧＢＴを
高速化する場合に、最も重要となるポイントは、注入さ
れ蓄積されている少数キャリアをオン電圧の上昇を招く
こと無く、いかに早く消滅させるかと言う点である。

【０００８】図４に示す従来構造の場合には、不活性領
域１５において、コレクタＰ型層１より、ドレインＮ⁺
型層２、ドレインＮ^-型層３に注入された正孔は、エミ
ッタ電極１０と電気的なコンタクトを取っているＰ型主
接合領域５に流れ込む。しかし、チップ周辺ほど、コレ
クタＰ型層１からＰ型主接合領域５までの距離は増加
し、ＰＮＰトランジスタのベース幅は大きくなるため、
オン電圧の低減にあまり寄与しない領域が存在してく
る。また、高耐圧品になるほど不活性領域１５の幅は大
きくなるため、より不活性領域１５はオン電圧の低減に
寄与しない領域が増大することにつながる。なお、チッ
プ周辺ほど、コレクタＰ型層１からＰ型主接合領域５ま
での距離は増加するというのは、ＩＧＢＴの素材は、コ
レクタＰ型層１の基板上に、コレクタＰ型層１に対して
平行にドレインＮ⁺型層２およびドレインＮ^-型層３を
形成しているため、ドレインＮ^-型層３内のＰ型主接合
領域５直下にあるコレクタＰ型層１−ドレインＮ⁺型層
２の接合面に比べ、チップ周辺部にあるコレクタＰ型層
１−ドレインＮ⁺型層２の接合面からＰ型主接合領域５
までの距離が長くなるということである。

【０００９】ところが、増大した不活性領域１５のドレ
インＮ⁺型層２，ドレインＮ^-型層３に注入された正孔
の蓄積が存在するため、不活性領域１５の幅が大きくな
るにしたがって、不活性領域１５に注入された正孔は、
オン電圧の低減にはあまり寄与せず、むしろ、増加した
正孔により、ターンオフ時に消滅するまでの期間が長く
なり、ターンオフ時間をさらに遅くし、損失を増加して
いるという課題を有する。

【００１０】通常、ターンオフ時間の改善として、注入
キャリアのライフタイムを制御し、キャリアの再結合速
度を速めるために、電子線照射法や荷電粒子照射法によ
り、シリコン基板中に再結合中心を積極的に形成する方
法などが行われている。しかし、このようなライフタイ
ムコントロールを行うことにより、活性領域１４と不活
性領域１５のキャリアのライフタイムは全体的に低減す
るが、依然として少数キャリアは不活性領域１５にも注
入され、ドレインＮ⁺型層２やドレインＮ^-型層３に蓄
積するため、正孔の絶対数が少なくなっても、テール電
流として、必ずターンオフ時間に影響を与え、上記課題
の根本的な改善には至っていない。

【００１１】さらに、ライフタイム制御法では、オン電
圧とターンオフ時間がトレードオフの関係にあり、ター
ンオフ時間の短縮を行えば、必ずオン電圧は増大する関
係にある。本発明の目的は、オン電圧の上昇を抑えて、
ターンオフ時間の短縮が可能なＩＧＢＴを提供すること
である。

【００１２】

【課題を解決するための手段】本発明のＩＧＢＴは、一
導電型の半導体基板と、半導体基板上に形成した逆導電
型の高濃度ドレイン層と、高濃度ドレイン層上に形成し
た逆導電型の低濃度ドレイン層と、低濃度ドレイン層の
表面の一部領域に形成した一導電型のウェルと、ウェル
の表面の一部領域に形成した逆導電型のエミッタ領域
と、ウェルおよびエミッタ領域の表面に接して形成した
エミッタ電極と、低濃度ドレイン層の上部に絶縁膜を介
して形成したゲート電極と、少なくともエミッタ領域を
囲み低濃度ドレイン層表面から半導体基板に到達する溝
と、溝を被覆するパシベーンョン膜とを備えている。

【００１３】

【発明の実施の形態】請求項１記載のＩＧＢＴは、一導
電型の半導体基板と、半導体基板上に形成した逆導電型
の高濃度ドレイン層と、高濃度ドレイン層上に形成した
逆導電型の低濃度ドレイン層と、低濃度ドレイン層の表
面の一部領域に形成した一導電型のウェルと、ウェルの
表面の一部領域に形成した逆導電型のエミッタ領域と、
ウェルおよびエミッタ領域の表面に接して形成したエミ
ッタ電極と、低濃度ドレイン層の上部に絶縁膜を介して
形成したゲート電極と、少なくともエミッタ領域を囲み
低濃度ドレイン層表面から半導体基板に到達する溝と、
溝を被覆するパシベーンョン膜とを備えている。

【００１４】このように、少なくともエミッタ領域を囲
み低濃度ドレイン層表面から半導体基板に到達する溝を
設け、この溝をパシベーンョン膜で被覆したことによ
り、溝によって内部の活性領域と周辺部の不活性領域と
に分離され、不活性領域においては、エミッタ電極から
の電子は流入せず、半導体基板（コレクタ層）からの少
数キャリア（正孔）の注入もなく、不活性領域における
高濃度および低濃度ドレイン層に蓄積される少数キャリ
アは無くなり、ターンオフ時間を短縮することができ、
スイッチング速度を高め、低損失を実現することができ
る。また、溝を設けたことによるオン電圧の上昇はな
い。

【００１５】請求項２記載のＩＧＢＴは、請求項１記載
のＩＧＢＴにおいて、溝をチップ周辺部に設け、半導体
基板がコレクタ層となる。請求項３記載のＩＧＢＴは、
請求項１記載のＩＧＢＴにおいて、溝は、その側壁を半
導体基板の表面と垂直に形成している。このように、溝
の側壁を半導体基板の表面と垂直に形成したことによ
り、溝の曲率の大小により生じる活性領域と不活性領域
の中間に位置する遷移的な領域を無くし、さらなるター
ンオフ特性の向上が可能で、スイッチング速度をより高
め、より低損失を実現できる請求項４記載のＩＧＢＴは、請求項１記載のＩＧＢＴに
おいて、溝はウェハ状態における素子間分離溝を兼ね、
溝でチップに分割している。

【００１６】このように、溝がウェハ状態における素子
間分離溝を兼ね、この溝でチップに分割したことによ
り、チップサイズを縮小し、小型化を図ることができ
る。以下、本発明の実施の形態について、図面を参照し
ながら説明する。〔第１の実施の形態〕図１は本発明の第１の実施の形態
におけるＮ型ＩＧＢＴの断面図である。図１において、
１は半導体基板に比較的高濃度なボロンを添加した低比
抵抗なコレクタＰ型層、２は比較的高濃度の隣を添加し
た低比抵抗なドレインＮ⁺型層、３は比較的低濃度の隣
を添加した高比抵抗なドレインＮ^-型層、４および５は
ボロンを導入して形成した拡散長が３〜１０μｍの範囲
内のＰ型ウェルおよびＰ型主接合領域、６はＰ型ウェル
４内に比較的高濃度の隣または批素などを導入して形成
したエミッタＮ⁺型領域、７は多結晶シリコンによって
形成されるゲート電極、８はゲート酸化膜、９は代表的
に２酸化シリコンおよび隣珪酸塩ガラス（ＰＳＧ）によ
って形成される絶縁膜、１０はアルミニウムなどの金属
によって形成されＰ型ウェル４の表面，Ｐ型主接合領域
５の表面とオーム接触しているエミッタ電極、１１は
金，チタン，銀などの金属によって形成されコレクタＰ
型層１とオーム接触しているコレクタ電極、１２は活性
領域１４と不活性領域１５とに分離するための溝、１３
は鉛または亜鉛などを少量含み高温で焼成したガラスか
らなるパシベーンョン膜である。

【００１７】この第１の実施の形態では、チップ周辺部
に活性領域１４と不活性領域１５とに分離するための溝
１２を設け、この溝１２をガラスからなるパシベーンョ
ン膜１３で被覆したことを特徴とする。溝１２は、比較
的等方性エッチング液によりドレインＮ^-型層３表面か
らコレクタＰ型層１に充分到達する深さ（例えば４０μ
ｍ〜２００μｍの範囲内の深さ）までエッチングするこ
とによって形成している。なお、Ｐ型主接合領域５は活
性領域１４内に存在し、溝１２と接触している。また、
活性領域１４において、Ｐ型ウェル４およびＰ型主接合
領域５はエミッタ電極１０と電気的にコンタクトをと
り、不活性領域１５では、ドレインＮ^-型層３の表面は
電気的に解放状態にしている。

【００１８】この実施の形態のＩＧＢＴによれば、エミ
ッタ電極１０を電気的に接地し、コレクタ電極１１に正
の電圧を印加し、ゲート電極７にしきい値以上の正の電
圧を印加して、オン状態にしたとき、表面のＭＯＳ部か
らの電子の注入が生じるが、活性領域１４と不活性領域
１５とが溝１２によって分離されているため、不活性領
域１５においては、エミッタ電極１０からの電子は流入
せず、不活性領域１５のコレクタＰ型層１とドレインＮ
⁺型層２のＰＮ接合は、ほぼ内部電位に固定されるた
め、コレクタＰ型層１からの少数キャリア（正孔）の注
入はされない。このため、不活性領域１５におけるドレ
インＮ⁺型層２およびドレインＮ^-型層３に蓄積される
少数キャリアは無くなり、ターンオフ時間を短縮するこ
とができ、スイッチング速度を高め、低損失を実現する
ことができる。また、溝１２を設けたことによるオン電
圧の上昇はない。

【００１９】なお、図１の構成では、溝１２の曲率によ
り、従来のＮ型ＩＧＢＴの不活性領域１５と同様に、活
性領域１４のＰＮＰトランジスタのベース幅より大きい
ベース幅を有するベース幅増大領域１６が存在する。し
かし、ベース幅増大領域１６は溝１２のチップ内部側の
みに存在し、従来のＮ型ＩＧＢＴの不活性領域１５より
も大幅に減少されているため、チップ全体として、ドレ
インＮ⁺型層２およびドレインＮ^-型層３に蓄積される
少数キャリアが減少し、ターンオフ時間を短縮すること
ができる。

【００２０】なお、溝１２がコレクタＰ型層１に到達し
ていない場合には、不活性領域１５にも電子の注入が起
こるため、コレクタＰ型層１より正孔が注入されて不活
性領域１５においても少数キャリアの蓄積が起こり、タ
ーンオフ時間が遅くなるため、溝１２の深さは、コレク
タＰ型層１に充分に到達している必要がある。また、第
２の実施の形態として、図２に示すように、溝１２の側
壁をコレクタＰ型層１の表面と垂直に形成することによ
り、図１の活性領域１４と不活性領域１５との中間に位
置し溝１２の曲率の大小によって生じるベース幅増大領
域１６が無くなり、ターンオフ時間をより短縮し、スイ
ッチング速度をより高め、より低損失を実現することが
できる。

【００２１】また、第３の実施の形態として、図３に示
すように、溝１２をウェハ状態における素子間の分離領
域に形成し、溝１２でチップに分割（分割線１７）する
ことにより、図１の場合よりも不活性領域１５を大幅に
縮小することができ、チップサイズを縮小し、小型化を
図ることができ、チップコストの大幅な低減を実現する
ことができる。また、この場合も、溝１２を、図２に示
すような形状としてもよい。なお、図１に示す第１の実
施の形態の場合には、溝１２より周辺部のドレインＮ^-
型層表面からコレクタＰ型層１に向かって素子の分割線
が存在し、そのため、溝１２より周辺部に素子間分離領
域が必要となるが、図３に示す第３の実施の形態の場合
には、溝１２を隣接する素子と共用し、素子の分割線１
７を溝１２内に設けることにより、図１の場合の素子間
分離領域と溝１２の半分を無くすことができ、不活性領
域１５を大幅に縮小することができる。

【００２２】なお、上記実施の形態において、パシベー
ション膜１３は、ガラスを用いることで容易に形成でき
るが、ガラスの他、有機系パシベーション膜，熱酸化膜
を用いてもよい。なお、上記実施の形態では、Ｎ型ＩＧ
ＢＴの構成例で説明したが、導電型を反対にしたＰ型Ｉ
ＧＢＴについても同様に実施可能である。

【００２３】また、本実施の形態におけるＩＧＢＴを、
他の回路と同一半導体基板上に形成し、ＩＧＢＴと他の
回路とが１つのチップに含まれる場合には、溝１２でＩ
ＧＢＴを取り囲み、その外側に他の回路を形成すればよ
い。なお、通常のバイポーラトランジスタにおいて、同
様な溝を用いて分離領域を形成する場合があるが、バイ
ポーラトランジスタの動作周波数は１ｋＨｚ程度の低速
であり、この場合の目的は、Ｖ_CBO耐圧の向上が主目的
であり、ターンオフ時間の短縮化を目的とする本発明と
は異なるものである。

【００２４】

【実施例】本発明の実施例として図１に示す構造のＩＧ
ＢＴを用い、このＩＧＢＴと、図４に示す従来のＩＧＢ
Ｔとを、同一素材スペック、同一活性領域面積、同一チ
ップサイズ、同一ライフタイム制御条件で比較を行っ
た。素材は、９００Ｖ耐圧用を用いた。ドレインＮ⁺型
層２の厚みとドレインＮ^-型層３の厚みとを合わせた厚
みは約１００μｍである。また、ライフタイム制御法に
は、電子線照射法を使用し、熱処理条件を、両者の構造
でのＩＧＢＴの飽和電圧が平均で約２．５Ｖとなるよう
に設定し、ターンオフ時間を測定した。

【００２５】なお、図１に示す本実施例において、溝１
２の深さは約１３０μｍであり、ベース幅増大領域１６
の幅は約５０μｍであり、不活性領域１５の幅は約５０
０μｍである。図４に示す従来のＩＧＢＴにおける不活
性領域１５の幅は、９００Ｖの耐圧を実現するには約５
００μｍ程度の長さが必要である。図１に示す本実施例
の場合、ベース幅増大領域１６でのコレクタＰ型層１か
らＰ型主接合領域５までの距離は、Ｐ型主接合領域５直
下でのコレクタＰ型層１からＰ型主接合領域５までの距
離に比べて長くなり、ベース幅増大領域１６はＰＮＰト
ランジスタのベース幅が増大している領域である。すな
わち、ベース幅増大領域１６は、図４に示す従来例の不
活性領域１５に相当する領域となる。ベース幅増大領域
１６は、溝１２を等方性のエッチングで形成しているた
めに存在し、ドレインＮ⁺型層２およびドレインＮ^-型
層３が厚くなるほど大きくなる。９００Ｖ耐圧用の素材
の場合に、図１に示す本実施例では、ベース幅増大領域
１６の幅は約５０μｍとなり、図４に示す従来例では、
ベース幅増大領域にあたる不活性領域１５の幅は約５０
０μｍとなるため、本実施例では従来例に比べて約１／
１０に短縮される。

【００２６】この結果、従来のＩＧＢＴでは、ターンオ
フ時間は３３０ｎｓ（ナノ秒）であったが、本実施例の
ＩＧＢＴでは、ターンオフ時間は２２５ｎｓであり、従
来のＩＧＢＴよりもターンオフ時間を３０％以上短縮す
ることができた。

【００２７】

【発明の効果】以上のように本発明によれば、少なくと
もエミッタ領域を囲み低濃度ドレイン層表面から半導体
基板に到達する溝を設け、この溝をパシベーンョン膜で
被覆したことにより、溝によって内部の活性領域と周辺
部の不活性領域とに分離され、不活性領域においては、
エミッタ電極からの電子は流入せず、半導体基板（コレ
クタ層）からの少数キャリア（正孔）の注入もなく、不
活性領域における高濃度および低濃度ドレイン層に蓄積
される少数キャリアは無くなり、ターンオフ時間を短縮
することができ、スイッチング速度を高め、低損失を実
現することができる。また、溝を設けたことによるオン
電圧の上昇はない。

【００２８】さらに、溝はその側壁を半導体基板の表面
と垂直に形成したことにより、溝の曲率の大小により生
じる活性領域と不活性領域の中間に位置する遷移的な領
域を無くし、さらなるターンオフ特性の向上が可能で、
スイッチング速度をより高め、より低損失を実現できる
また、溝がウェハ状態における素子間分離溝を兼ね、こ
の溝でチップに分割したことにより、チップサイズを縮
小し、小型化が図れ、チップコストを大幅に低減するこ
とができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のＩＧＢＴの断面図
である。

【図２】本発明の第２の実施の形態のＩＧＢＴの断面図
である。

【図３】本発明の第３の実施の形態のＩＧＢＴの断面図
である。

【図４】従来のＩＧＢＴの断面図である。

【符号の説明】

１コレクタＰ型層２ドレインＮ⁺型層３ドレインＮ^-型層４Ｐ型ウェル５Ｐ型主接合領域６エミッタＮ⁺型領域７ゲート電極８ゲート酸化膜９絶縁膜１０エミッタ電極１１コレクタ電極１２溝１３パシベーション膜１４活性領域１５不活性領域１６ベース幅増大領域１７チップの分割線

───────────────────────────────────────────────────── フロントページの続き (72)発明者長尾茂大阪府高槻市幸町１番１号松下電子工業株式会社内

Claims

【特許請求の範囲】

【請求項１】一導電型の半導体基板と、前記半導体基
板上に形成した逆導電型の高濃度ドレイン層と、前記高
濃度ドレイン層上に形成した逆導電型の低濃度ドレイン
層と、前記低濃度ドレイン層の表面の一部領域に形成し
た一導電型のウェルと、前記ウェルの表面の一部領域に
形成した逆導電型のエミッタ領域と、前記ウェルおよび
前記エミッタ領域の表面に接して形成したエミッタ電極
と、前記低濃度ドレイン層の上部に絶縁膜を介して形成
したゲート電極と、少なくとも前記エミッタ領域を囲み
前記低濃度ドレイン層表面から前記半導体基板に到達す
る溝と、前記溝を被覆するパシベーンョン膜とを備えた
絶縁ゲート型バイポーラトランジスタ。
【請求項２】溝をチップ周辺部に設け、半導体基板が
コレクタ層となる請求項１記載の絶縁ゲート型バイポー
ラトランジスタ。
【請求項３】溝は、その側壁を半導体基板の表面と垂
直に形成した請求項１記載の絶縁ゲート型バイポーラト
ランジスタ。
【請求項４】溝はウェハ状態における素子間分離溝を
兼ね、前記溝でチップに分割した請求項１記載の絶縁ゲ
ート型バイポーラトランジスタ。