KR100317602B1 - 접합형바이폴라반도체소자제조방법 - Google Patents
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Abstract
U자형의 요홈부 제조시 야기되는 불량(예컨대, 절연층 하단에 오목한 형상의 골이 발생되는 불량) 발생을 제거하여 상기 홈 내에 유리막 재질의 보호층을 형성 할 때 야기되던 보이드 발생을 막을 수 있도록 한 접합형 바이폴라 반도체 소자 제조방법이 개시된다.
이를 위하여 본 발명에서는, n+형의 제 1 반도체층 상에 상기 제 1 반도체층과 함께 콜렉터로 작용하는 n형의 제 2 반도체층을 형성하는단계; 제 2 반도체층 내에 베이스로 작용하는 p+형의 제 3 반도체층을 형성하는 단계; 제 3 반도체층 내부에는 에미터로 작용하는 n+형의 제 4 반도체층을 형성하고, 제 2 반도체층 내부에는 채널스토퍼로 작용하는 제 5 반도체층을 형성하는 단계; 상기 결과물 상에 절연층을 형성하는 단계; 상기 제 2 절연층 상에 요홈부 형성부를 한정하는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로해서 제 2 반도체층의 표면이 소정 부분 노출되도록 절연층을 식각한 후, 연이어 제 2 반도체층의 표면 노출부를 소정 두께 식각하여 요홈부를 형성하고, 감광막 패턴을 제거하는 단계; 상기 잔존 절연층 하단에 골이 형성되지 않도록 상기 절연층의 식각면을 물리적인 방법으로 소정 부분 제거하는 단계; 및 상기 요홈부 내에 유리막 재질의 보호층을 형성하는 단계를 포함하는 반도체 소자 제조방법이 제공된다.
Description
본 발명은 U자형의 요홈부 제조시 야기되는 불량(예컨대, 절연층 하단에 오목한 형상의 골이 발생되는 불량) 발생을 제거하여, 상기 홈 내에 유리막 재질의 보호층을 형성할 때 야기되던 보이드 발생을 막을 수 있도록 한 접합형 바이폴라 반도체 소자 제조방법에 관한 것이다.
1000V 이상의 높은 항복전압을 필요로 하는 평면 접합형 바이폴라 반도체 소자 제조시에는 높은 항복전압을 얻기 위하여 통상, 접합을 보호해 주는 보호층으로 산화막(SiO2)이나 유리막(glass) 혹은 질화막(Si3N4) 등의 절연막을 사용하고 있다.
도 1a 내지 도 1e에는 이중 본 발명과 직접적으로 관련된 유리막 재질의 보호층을 사용한 경우에 있어서의 종래 접합형 바이폴라 반도체 소자 제조방법을 도시한 공정수순도가 제시되어 있다. 상기 공정수순도를 참조하여 그 제조방법을 제 5 단계로 구분하여 살펴보면 다음과 같다.
제 1 단계로서, 도 1a에 도시된 바와 같이 n+형의 제 1 반도체층(예컨대, 실리콘 기판)(10) 상면에 상기 제 1 반도체층(10)과 함께 콜렉터로 작용하는 n형의 제 2 반도체층(12)을 형성한 뒤, p+형 불순물 주입 및 확산 공정을 거쳐 제 2 반도체층(12) 내부에 베이스로 작용하는 p+형의 제 3 반도체층(14)을 형성한다. 이어, n+형 불순물 주입 및 확산 공정을 거쳐 제 3 반도체층(14) 내에는 에미터로 작용하는 n+형의 제 4 반도체층(미 도시)을 형성하고, 제 2 반도체층(12) 내에는 채널스토퍼로 작용하는 n+형의 제 5 반도체층(16)을 형성한다.
제 2 단계로서, 도 1b에 도시된 바와 같이 상기 결과물 전면에 열산화막 (thermal oxide) 재질의 제 1 절연층(18)과 CVD(chemical vapour deposition) 산화막 재질의 제 2 절연층(20)을 순차적으로 형성한 다음, 사진식각공정을 이용하여 제 2 절연층(20) 상에 요홈부가 형성될 부분을 한정하는 감광막 패턴(22)을 형성한다.
제 3 단계로서, 도 1c에 도시된 바와 같이 상기 감광막 패턴(22)을 마스크로 이용하여 상기 제 2 반도체층(12)의 표면이 소정 부분 노출되도록 제 2 절연층(20)과 제 1 절연층(18)을 순차적으로 습식식각한다.
제 4 단계로서, 도 1d에 도시된 바와 같이 상기 감광막 패턴(22)과 식각처리된 제 1 및 제 2 절연층(18),(20)을 마스크로 이용하여 제 2 반도체층(12)을 소정 두께 습식식각하여 그 내부에 U자형의 요홈부(h)를 형성한다.
제 5 단계로서, 도 1e에 도시된 바와 같이 상기 감광막 패턴(22)을 제거하고, 전기영동법이나 실크 스크린법(silk screen method) 혹은 닥터 블레드법 (doctor blade method) 등을 이용하여 상기 요홈부(h) 내에 유리막 재질의 보호층 (24)을 채운 후 이를 소정 온도에서 열처리하여 경화(소성)시킨다. 이어, 전극 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 제 2 절연층(20)과 제 1 절연층(18)을 순차적으로 선택식각하여, 에미터로 작용하는 n+형의 제 4 반도체층과 베이스로 작용하는 p+형의 제 3 반도체층(14) 및 채널스토퍼로 작용하는 n+형의 제 5 반도체층(16) 표면을 각각 소정 부분 노출시킨다. 그후, 도전층(예컨대, Al) 증착 및 식각 공정을 거쳐 제 4 반도체층과 접속되는 에미터 전극(미 도시)과 제 3 반도체층(14)과 접속되는 베이스 전극(26) 및 제 5 반도체층(16)과 접속되는 채널 스토퍼용 전극(28)을 동시에 형성한 다음, 제 1 반도체층(10)의 하면에 콜렉터 전극(30)을 형성해 주므로써, 본 공정 진행을 완료한다.
그 결과, n+형의 제 1 반도체층(10) 하면에는 콜렉터 전극(30)이 형성되고, 그 상면에는 상기 제 1 반도체층(10)과 함께 콜렉터로 작용하는 n형의 제 2 반도체층(12)이 형성되며, 상기 제 2 반도체층(12) 내에는 베이스로 작용하는 p+형의 제 3 반도체층(14)이 형성되고, 상기 제 3 반도체층(14) 내에는 에미터로 작용하는 n형의 제 4 반도체층(미 도시)이 형성되며, 상기 제 3 반도체층(14) 좌·우측의 상기 제 2 반도체층(12) 내에는 채널스토퍼로 작용하는 n+형의 제 5 반도체층(16)이 형성되고, 상기 제 2 반도체층(14) 상에는 제 4 반도체층과 접속되는 에미터 전극과 제 3 반도체층(14)과 접속되는 베이스 전극(26) 및 제 5 반도체층(16)과 접속되는 채널스토퍼용 전극(28)이 제 1, 제 2 절연층(18),(20)과 보호층(24)을 사이에 두고 서로 소정 간격 이격되도록 형성된 구조의 접합형 바이폴라 반도체 소자가 만들어지게 된다.
그러나, 상기 공정을 거쳐 바이폴라 반도체 소자를 제조할 경우에는 공정 진행 과정에서 다음과 같은 문제가 발생된다.
감광막 패턴(22)과 식각처리된 제 1, 제 2 절연층(18),(20)을 마스크로 이용하여 제 2 반도체층(12)을 습식식각할 때 상기 반도체층(12)의 측면 식각(side etching)이 발생되므로 식각공정이 완료되면 도 1d에 도시된 바와 같이 제 1 절연층(18) 하단부 안쪽에 오목한 형상의 골(도면 상에서 참조부호 Ⅰ로 표시된 부분)이 만들어지게 된다.
따라서, 이 상태에서 요홈부(h) 내에 유리막 재질의 보호층(24)을 채우고 열처리를 실시하여 이를 경화시키게 되면 상기 열처리 과정에서 만들어진 기포 중 일부가 미처 빠져나가지 못하고 상기 골(Ⅰ) 내부에 갇히게 되어, 이것이 상기 요홈부(h) 내의 보호층(24)과 제 2 반도체층(12) 사이에 보이드(void)를 형성하는 불량을 유발시키게 된다. 도 1e의 Ⅱ ~ Ⅳ에는 이해를 돕기 위하여 요홈부(h) 내의 보호층(24)과 제 2 반도체층(12) 사이에서 발생될 수 있는 보이드(v)의 형태를 도시해 놓았다.
보이드(v)가 발생될 경우, 연속적인 스위칭 동작시 이것이 전하를 저장하고 방출하는 커패시터(capacitor)로 작용하게 되어 계속되는 전하의 충·방전으로 인해 보호층(24)이 열화되는 현상이 야기될 뿐 아니라 이로 인해 제 2 반도체층(12)과 보호층(24)의 계면이 불안정하게 되어 이 부분에서 누설전류가 증가되는 현상이 발생되므로 결국 바이폴라 반도체 소자의 높은 항복전압을 유지할 수 없게 된다.
이와 같이 보호층(24)의 열화로 인해 높은 항복전압을 유지할 수 없게 되면 전류-전압 특성 및 스위칭 특성이 저하되게 되고, 소자의 수명 또한 짧아질 수밖에 없어 접합형 바이폴라 반도체 소자의 신뢰성이 저하되는 결과가 초래되므로 현재 이에 대한 개선책이 시급하게 요구되고 있다.
본 발명의 목적은 제 2 반도체층을 식각하여 요홈부를 형성한 후, 제 2 반도체층의 측면 식각이 이루어진 부분에 해당하는 영역의 절연층 제거 작업을 별도 더 추가하므로써, U자형의 요홈부 제조시 야기되는 불량(예컨대, 절연층 하단에 오목한 형상의 골이 발생되는 불량) 발생을 제거하여 상기 홈 내에 유리막 재질의 보호층을 형성시 야기되던 보이드(V) 발생을 막고, 소자 구동시 바이폴라 소자의 특성저하가 유발되는 것을 방지할 수 있도록 한 접합형 바이폴라 반도체 소자 제조방법을 제공함에 있다.
도 1a 내지 도 1e는 종래의 접합형 바이폴라 반도체 소자 제조방법을 도시한 공정수순도,
도 2a 내지 도 2e는 본 발명에 의한 접합형 바이폴라 반도체 소자 제조방법을 도시한 공정수순도이다.
상기 목적을 달성하기 위하여 본 발명에서는, n+형의 제 1 반도체층 상에 상기 제 1 반도체층과 함께 콜렉터로 작용하는 n형의 제 2 반도체층을 형성하는 단계; 상기 제 2 반도체층 내에 베이스로 작용하는 p+형의 제 3 반도체층을 형성하는 단계; n+형 불순물 주입 및 확산 공정을 거쳐 상기 제 3 반도체층 내부에는 에미터로 작용하는 n+형의 제 4 반도체층을 형성하고, 상기 제 2 반도체층 내부에는 채널스토퍼로 작용하는 제 5 반도체층을 형성하는 단계; 상기 결과물 상에 절연층을 형성하는 단계; 상기 절연층 상에 요홈부가 형성될 부분을 한정하는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로해서 상기 제 2 반도체층의 표면이 소정 부분 노출되도록 상기 절연층을 식각한 후, 제 2 반도체층의 표면 노출부를 소정 두께 식각하여 요홈부를 형성하는 단계; 상기 감광막 패턴을 제거하는 단계; 상기 절연층 하단의 상기 제 2 반도체층 내에 골이 형성되지 않도록 상기 제 1 및 제 2 절연층의 식각면을 물리적인 방법으로 소정 부분 제거하는 단계; 및 상기 요홈부내에 유리막 재질의 보호층을 채우고, 이를 소정 온도에서 열처리하여 경화시키는 단계로 이루어진 접합형 바이폴라 반도체 소자 제조방법이 제공된다.
이때, 상기 절연층의 식각면은 스크러버(scrubber) 방법이나 제트(jet) 분사 방법 혹은 롤러(roller) 방법에 의해 제거된다.
상기와 같이 공정을 진행할 경우, 상기 절연층의 식각면 제거 공정을 통해 절연층 하단부 안쪽의 기판 내에 오목한 형상의 골이 만들어지는 것을 제거할 수 있게 되므로, 유리막 재질의 보호층 형성시 보이드가 발생되는 것을 막을 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에서 제시된 접합형 바이폴라 반도체 소자 제조방법을 도시한 공정수순도를 나타낸 것으로, 이를 참조하여 그 제조방법을 제 5 단계로 구분하여 살펴보면 다음과 같다.
제 1 단계로서, 도 2a에 도시된 바와 같이 n+형의 제 1 반도체층(예컨대, 실리콘 기판)(100) 상면에 상기 제 1 반도체층(100)과 함께 콜렉터로 작용되어질 n형의 제 2 반도체층(102)을 형성한다. 이어, p+형 불순물 주입 및 확산 공정을 거쳐 제 2 반도체층(102) 내부에 베이스로 작용하는 p+형의 제 3 반도체층(104)을 형성한 후, n+형 불순물 주입 및 확산 공정을 거쳐 제 3 반도체층(14) 내에는 에미터로 작용하는 n+형의 제 4 반도체층(미 도시)을 형성하고, 제 2 반도체층(12) 내에는 채널스토퍼로 작용하는 n+형의 제 5 반도체층(16)을 형성한다.
제 2 단계로서, 도 2b에 도시된 바와 같이 상기 결과물 전면에 열산화막 재질의 제 1 절연층(108)과 CVD 산화막이나 질화막(Si3N4) 재질의 제 2 절연층(110)을 순차적으로 형성한 다음, 사진식각공정을 이용하여 제 2 절연층(110) 상에 요홈부가 형성될 부분을 한정하는 감광막 패턴(112)을 형성한다.
제 3 단계로서, 도 2c에 도시된 바와 같이 상기 감광막 패턴(112)을 마스크로 이용하여 상기 제 2 반도체층(102)의 표면이 소정 부분 노출되도록 제 2 절연층 (110)과 제 1 절연층(108)을 순차적으로 식각한 후, 연속적으로 제 2 반도체층 (102)을 소정 두께 습식식각하여 U자형의 요홈부(h)를 형성한다.
제 4 단계로서, 도 2d에 도시된 바와 같이 감광막 패턴(112)을 제거하고, 상기 요홈부(h) 형성 과정에서 생성된 절연층(108),(110) 하단의 골을 제거할 목적으로 제 2 반도체층(102)의 측면 식각이 이루어진 부분에 해당하는 영역(도 2c에서 W로 표시된 영역)의 제 1, 제 2 절연층(108),(110)을 물리적인 방법으로 제거한다. 물리적인 방법의 대표적인 예로는 스크러버 방법이나 제트 분사 방법 혹은 롤러 방법 등을 들 수 있다. 이와 같이, 제 1 및 제 2 절연층(108),(110) 하단의 제 2 반도체층(102) 내에 만들어진 골을 제거한 것은 보이드가 발생될 가능성이 있는 부분을 사전에 제거하기 위함이다.
제 5 단계로서, 도 2e에 도시된 바와 같이 전기영동법이나 실크 스크린법 혹은 닥터 블레드법 등을 이용하여 상기 요홈부(h) 내에 유리막 재질의 보호층(114)을 채운 후 이를 소정 온도에서 열처리하여 경화(소성)시킨다. 이어, 전극 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 제 2 절연층(110)과 제 1 절연층(108)을 순차적으로 선택식각하여 에미터로 작용하는 n+형의 제 4 반도체층 (미 도시)과 베이스로 작용하는 p+형의 제 3 반도체층(104) 및 채널 스토퍼로 작용하는 n+형의 제 5 반도체층(106) 표면을 각각 소정 부분 노출시킨다. 그후, 도전층 (예컨대, Al) 증착 및 식각 공정을 거쳐 제 4 반도체층과 접속되는 에미터 전극(미 도시)과 제 3 반도체층(104)과 접속되는 베이스 전극(116) 및 제 5 반도체층(106)과 접속되는 채널 스토퍼용 전극(118)을 동시에 형성한 다음, 제 1 반도체층(100)의 하면이 콜렉터 전극(120)을 형성해 주므로써, 본 공정 진행을 완료한다.
이와 같이 공정을 진행할 경우, 도 2d에서 알 수 있듯이 제 1, 제 2 절연층 (108),(110)의 식각면 제거 작업을 통해 보이드가 발생될 가능성이 있는 부분(도 1d에서 오목한 형상의 골이 만들어진 부분)을 사전에 제거한 효과를 얻을 수 있게 된다.
따라서, 이 상태에서 요홈부(h) 내에 유리막 재질의 보호층(114)을 채우고 열처리를 실시하여 이를 경화시키게 되면 상기 열처리 과정에서 만들어지는 기포가요홈부 내에 갇히는 현상이 발생되지 않으므로, 요홈부(h) 내에서 보호층(114)과 제 2 반도체층(102) 사이에 보이드가 발생되는 것을 막을 수 있게 된다.
그 결과, 전하의 충·방전으로 인해 보호층(114)이 열화되는 것을 막을 수 있게 되므로 누설전류가 증가되는 것을 최대한 억제할 수 있게 되고, 연속적인 스위칭 동작시 1000V 이상의 높은 항복전압을 필요로 하는 평면 접합형 바이폴라 반도체 소자의 항복전압을 초기 상태로 유지할 수 있게 되어 전류-전압 특성 및 스위칭 특성 향상을 이룰 수 있게 될 뿐 아니라 소자의 수명 또한 길게 연장할 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 1) 제 1 및 제 2 절연층 (108),(110)의 식각면 제거 작업을 통해 보이드가 발생될 가능성이 있는 부분을 사전에 제거한 효과를 얻을 수 있게 되므로 유리막 재질의 보호층 형성시 요홈부 내에 보이드가 발생되는 것을 막을 수 있게 되고, 2) 전하의 충·방전으로 인해 야기되는 보호층의 열화를 막을 수 있을 뿐 아니라 이로 인해 누설전류가 증가되는 것을 최대한 억제할 수 있게 되므로 접합형 바이폴라 반도체 소자의 신뢰성을 향상시킬 수 있게 된다.
Claims (5)
- n+형의 제 1 반도체층 상에 상기 제 1 반도체층과 함께 콜렉터로 작용하는 n형의 제 2 반도체층을 형성하는 단계;상기 제 2 반도체층 내에 베이스로 작용하는 p+형의 제 3 반도체층을 형성하는 단계;n+형 불순물 주입 및 확산 공정을 거쳐 상기 제 3 반도체층 내부에는 에미터로 작용하는 n+형의 제 4 반도체층을 형성하고, 상기 제 2 반도체층 내부에는 채널 스토퍼로 작용하는 제 5 반도체층을 형성하는 단계;상기 결과물 상에 절연층을 형성하는 단계;상기 절연층 상에 요홈부가 형성될 부분을 한정하는 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 마스크로해서 상기 제 2 반도체층의 표면이 소정 부분 노출되도록 상기 절연층을 식각한 후, 제 2 반도체층의 표면 노출부를 소정 두께 식각하여 요홈부를 형성하는 단계;상기 감광막 패턴을 제거하는 단계와;상기 절연층 하단의 상기 제 2 반도체층 내에 골이 형성되지 않도록 상기 제 1 및 제 2 절연층의 식각면을 물리적인 방법으로 소정 부분 제거하는 단계; 및상기 요홈부 내에 유리막 재질의 보호층을 채우고, 이를 소정 온도에서 열처리하여 경화시키는 단계를 포함하는 것을 특징으로 하는 접합형 바이폴라 반도체소자 제조방법.
- 제 1항에 있어서, 상기 절연층의 식각면은 스크러버 방법, 제트 분사 방법, 롤러 방법중 선택된 어느 한 방법을 이용하여 제거하는 것을 특징으로 하는 접합형 바이폴라 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 절연층의 식각면은 상기 제 2 반도체층 식각시 수반되는 측면 식각 량에 해당하는 만큼만 제거하는 것을 특징으로 하는 접합형 바이폴라 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 보호층은 전기영동법, 실크 스크린법, 닥터 블래드법중 선택된 어느 한 방법으로 채우는 것을 특징으로 하는 접합형 바이폴라 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 절연층은 "열산화막/CVD 산화막"의 적층 구조나 "열산화막/질화막"의 적층 구조로 형성하는 것을 특징으로 하는 접합형 바이폴라 반도체 소자 제조방법.
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| KR1019980049420A KR100317602B1 (ko) | 1998-11-18 | 1998-11-18 | 접합형바이폴라반도체소자제조방법 |
Applications Claiming Priority (1)
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| KR20000032821A KR20000032821A (ko) | 2000-06-15 |
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| Country | Link |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10270686A (ja) * | 1997-03-27 | 1998-10-09 | Matsushita Electron Corp | 絶縁ゲート型バイポーラトランジスタ |
-
1998
- 1998-11-18 KR KR1019980049420A patent/KR100317602B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10270686A (ja) * | 1997-03-27 | 1998-10-09 | Matsushita Electron Corp | 絶縁ゲート型バイポーラトランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000032821A (ko) | 2000-06-15 |
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