KR0172294B1 - 고집적 소자의 콘택 방법 - Google Patents

고집적 소자의 콘택 방법 Download PDF

Info

Publication number
KR0172294B1
KR0172294B1 KR1019950050988A KR19950050988A KR0172294B1 KR 0172294 B1 KR0172294 B1 KR 0172294B1 KR 1019950050988 A KR1019950050988 A KR 1019950050988A KR 19950050988 A KR19950050988 A KR 19950050988A KR 0172294 B1 KR0172294 B1 KR 0172294B1
Authority
KR
South Korea
Prior art keywords
contact hole
contact
film
doped
polysilicon film
Prior art date
Application number
KR1019950050988A
Other languages
English (en)
Other versions
KR970052275A (ko
Inventor
박효식
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
Priority to KR1019950050988A priority Critical patent/KR0172294B1/ko
Publication of KR970052275A publication Critical patent/KR970052275A/ko
Application granted granted Critical
Publication of KR0172294B1 publication Critical patent/KR0172294B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 제1전도막 상의 제1절연막을 선택식각하여 제1전도막의 소정 부위가 노출되는 콘택트홀을 형성하는 제1단계; 콘택홀 하부에 과도하게 불순물이 확산되는 것을 방지하는 비도핑된 반구형 폴리실리콘막을 전체구조 상부에 형성하는 제2단계; 및 전체구조 상부에 도핑된 폴리실리콘막을 형성하는 제3단계를 포함하는 것을 특징으로 하는 고집적 소자의 콘택 방법에 관한 것으로, 비도핑 된 반구형 폴리실리콘막이 콘택홀의 아래 부분이 과도하게 자동 도핑되는 것을 차단 시켜주기 때문에 차후 열공정을 거치더라도 서로 이웃하는 콘택홀이 통하여 펀치 현상이 발생되는 것을 방지한다.

Description

고집적 소자의 콘택 방법
제1도는 종래기술에 따라 콘택이 이루어진 상태의 단면도.
제2도 내지 제5도는 본 발명의 일실시예에 따른 콘택 공정도.
* 도면의 주요부분에 대한 부호의 설명
21: 실리콘 기판 22: 소자분리산화막
23 : BPSG막 24 : 콘택홀
25 : 반구형 폴리실리콘막 26 : 불순물
27 : 불순물이 분포 영역 28 : 도핑된 폴리실리콘막
본 발명은 반도체 소자 제조 공정중 콘택 방법에 관한 것으로, 고집적 소자의 콘택 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 소자의 크기가 작아지고 그에 따른 소자 동작영역간의 간격도 점점 낮아지고 있다. 소자동작 영역간의 간격이 좁아지면 각 동작영역에 형성되는 콘택홀간의 간격도 좁아진다. 또한 고집적화됨에 따라 콘택홀과 소자 동작영역 부분의 정렬 정도가 어긋나는 경우가 있다.
제1도는 종래기술에 따라 콘택이 이루어진 상태의 단면도로서, 도면에서 1은 실리콘 기판, 2는 소자분리막, 3은 층간절연막, 4는 콘택 매립 폴리실리콘막, 5는 불순물 확산 영역을 각각 나타낸다.
종래에는 콘택홀 매립 방법은 콘택홀에 폴리실리콘(3)을 증착하면서 동시에 도핑해주는 방법을 사용하는데, 도면에 도시된 바와 같이 소자가 고집적화 되면서 소자 동작영역 간의 간격(X)이 점점 작아지고 있어 콘택홀 아래 부분의 고농도부분(4)이 점점 과도하게 확산되어 이웃하는 콘택홀이 서로 펀치가 일어나게 된다.
즉, 콘택홀을 매립할 때 폴리실리콘을 증착하면서 동시에 도핑을 해주는데, 그러면 콘택홀도 자동적으로 도핑되면서 콘택홀의 아래 부분이 고농도로 도핑 된다. 따라서, 차우헤 열공정을 거피면서 콘택홀의 고농도 부분이 점점 확산되어 서로 이웃하는 콘택홀 부분이 서로 통하게 되어 펀치가 일어난게 되는 것이다.
따라서, 본 발명은 펀치 현상을 억제하고 콘택홀과 소자동작 영역간의 정렬상태가 어긋나는 것을 보상해주기 위한 고집적 소자의 콘택 방법을 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은 고집적 소자의 콘택 방법에 있어서, 제1전도막 사의 제1절연막을 선택식각하여 제1전도막의 소정 부위가 노출되는 콘택홀을 형성하는 제1단계; 콘택홀 하부에 과도하게 불순물이 확산되는 것을 방지하는 비도핑된 반구형 폴리실리콘막을 전체구조 상부에 형성하는 제2단계; 및 전체구조 상부에 도핑된 폴리실리콘막을 형성하는 제3단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
제2도 내지 제5도는 본 발명의 일실시예에 따른 콘택 공정도이다.
먼저, 제2도는 실리콘 기판(21)상에 소자분리산화막(22)을 형성한 후 평탄화 층간절연막인 BPSG막(23)을 형성한 다음, 콘택 마스크를 사용하여 상기 BPSG막(23)을 선택식각하여 콘택홀(24)을 형성한 상태로서, 소자가 고집적화됨에 따라 콘택 부분과 소자동작 영역 부분간의 정렬 상태가 어긋 나는 경우를 나타낸다.
이어서, 제3도와 같이 콘택홀을 매립하기 위해서 도핑되지 않은 반구형 폴리실리콘막(25)을 증착한 후 오정렬에 의해 드러난 소자분리산화막(22) 아래의 접합층(도면에 도시하지 않았으나 통상적으로 트랜지스터의 접합층이 존재한다)을 보상하기 위해 불순물(26)을 주입한다. 그러면 콘택홀 아래 부분에 불순물이 분포(27)하게 된다.
이어서, 제4도와 같이 전체구조 상부에 도핑된 폴리실리콘막(28)을 증착한다.
이때 폴리실리콘막(28)을 증착하면서 동시에 도핑 시킨다. 그러면 콘택홀 부분에도 자동적으로 도핑되면서 고농도 부분(29)이 만들어진다.
이어서, 제5도와 같이 상기 폴리실리콘막(28)을 패터닝한다.
상기와 같이 이루어지는 본 발명의 실시예에서는 비도핑된 반구형 폴리실리콘막이 콘택홀의 아래 부분이 과도하게 자동 도핑되는 것을 차단 시켜주기 때문에 차후 열고정을 거치더라도 서로 이웃하는 콘택홀이 통하여 펀치 현상이 발생되는 것을 방지한다.

Claims (3)

  1. 고집적 소자의 콘택 방법에 있어서, 제1전도막 상의 제1절연막을 선택식각하여 제1전도막의 소정부위가 노출되는 콘택홀을 형성하는 제1단계; 콘택홀 하부에 과도하게 불순물이 확산되는 것을 방지하는 비도핑된 반구형 폴리실리콘막을 전체구조 상부에 형성하는 제2단계; 및 전체구조 상부에 도핑된 폴리실리콘막을 형성하는 제3단계를 포함하는 것을 특징으로 하는 고집적 소자의 콘택 방법.
  2. 제1항에 있어서, 상기 제1전도막은 실리콘 기판인 것을 특징으로 하는 고집적 소자의 콘택 방법.
  3. 제2항에 있어서, 상기 제2단계 이후에 불순물을 도핑하는 단계를 더 포함하는 것을특징으로 하는 고집적 소자의 콘택 방법.
KR1019950050988A 1995-12-16 1995-12-16 고집적 소자의 콘택 방법 KR0172294B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950050988A KR0172294B1 (ko) 1995-12-16 1995-12-16 고집적 소자의 콘택 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950050988A KR0172294B1 (ko) 1995-12-16 1995-12-16 고집적 소자의 콘택 방법

Publications (2)

Publication Number Publication Date
KR970052275A KR970052275A (ko) 1997-07-29
KR0172294B1 true KR0172294B1 (ko) 1999-03-30

Family

ID=19440773

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950050988A KR0172294B1 (ko) 1995-12-16 1995-12-16 고집적 소자의 콘택 방법

Country Status (1)

Country Link
KR (1) KR0172294B1 (ko)

Also Published As

Publication number Publication date
KR970052275A (ko) 1997-07-29

Similar Documents

Publication Publication Date Title
KR20000004472A (ko) 트렌치 게이트 구조의 전력 반도체장치 및 그 제조방법
KR20020017041A (ko) 반도체소자의 콘택 구조체 형성방법
EP0732746B1 (en) Method of manufacturing a complementary bipolar transistor integrated circuit
KR19990065891A (ko) 통합 반도체 소자의 제조방법
US4544941A (en) Semiconductor device having multiple conductive layers and the method of manufacturing the semiconductor device
KR0172294B1 (ko) 고집적 소자의 콘택 방법
JP3923620B2 (ja) 半導体基板の製造方法
KR100236062B1 (ko) 반도체 소자 및 그 제조방법
KR100268890B1 (ko) 반도체소자및그의제조방법
KR100274979B1 (ko) 반도체소자내의콘택트형성방법
KR960036045A (ko) 반도체 접속장치 및 그 제조방법
KR100356828B1 (ko) 반도체장치의 제조방법
KR0166506B1 (ko) 반도체 소자의 제조방법
KR19990018373A (ko) 랜딩 패드를 이용한 반도체소자의 콘택 형성방법
KR100481984B1 (ko) 반도체장치및그제조방법
KR100390891B1 (ko) 고집적반도체소자의제조방법
KR970005704B1 (ko) 반도체 장치 및 그 제조방법
KR970006268B1 (ko) 반도체 모스펫(mosfet) 제조방법
KR100226256B1 (ko) 반도체 디바이스의 소자 분리 방법
KR19990041628A (ko) 반도체소자의 제조 방법
KR100200309B1 (ko) 반도체 소자의 제조방법
KR100204006B1 (ko) 낸드형 마스크롬 제조방법
KR930010671B1 (ko) 반도체 장치의 제조방법
KR100271794B1 (ko) 반도체장치의콘택형성방법
KR19980019854A (ko) 반도체소자의 콘택 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20081006

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee