KR100236062B1 - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
소자 동작시 기판에 발생하는 열을 방출시키기에 적당한 반도체 소자 및 그 제조방법에 관한 것으로 이와 같은 목적을 달성하기 위한 본 발명 반도체 소자는 제 1 반도체층과 절연막과 제 2 반도체층으로 구성된 SOI(Silcon-on Insulator) 기판에 있어서, 상기 제 1 반도체층에 형성된 제 1 웰과, 상기 제 2 반도체층에 형성된 제 2 웰과, 상기 제 2 웰을 격리시키기 위하여 상기 제 2 반도체층에 상기 절연막과 연결되어 형성된 격리절연막과, 상기 격리절연막 사이의 제 1 웰과 콘택된 도전막과, 상기 격리절연막 사이의 상기 제 2 반도체층에 형성된 게이트 전극과, 상기 게이트 전극 양측의 제 2 반도체층에 형성된 소오스/드레인 영역을 포함하여 구성되는 것을 특징한다.
Description
본 발명은 반도체 소자에 대한 것으로 특히 소자 동작시 기판에 발생하는 열을 방출시키기에 적당한 반도체 소자 및 그 제조방법에 관한 것이다.
첨부 도면을 참조하여 반도체 소자 및 그 제조방법을 설명하면 다음과 같다.
도 1은 종래 반도체 소자를 나타낸 단면도이고, 도 2a 내지 2c는 종래 반도체 소자의 제조방법을 나타낸 단면도이다.
종래 반도체 소자는 도 1에 도시한 바와 같이 제 1 반도체 기판(1)과 산화막(2)과 제 2 반도체 기판(3)으로 구성된 SOI(Silcon-on Insulator)기판의 제 2 반도체 기판(3)의 소정영역에 n형이나 p형으로 구성된 웰(3a)이 형성되어있다.
그리고 상기 웰(3a)을 격리하기 위하여 제 2 반도체 기판(3)내에 격리산화막(4)이 형성되어 있다.
그리고 상기 격리산화막(4) 사이의 웰(3a)상에 게이트 산화막(5)과 게이트 전극(6)이 형성되어 있다.
그리고 상기 게이트 전극(6) 양측의 웰(3a)에 소오스/드레인 영역(7)이 형성되어있다.
상기와 같은 구성을 갖는 종래의 반도체 소자의 제조방법은 도 2a에 도시한 바와 같이 제 1 반도체 기판(1)과 산화막(2)과 제 2 반도체 기판(3)으로 구성된 SOI(Silcon-on Insulator)기판의 제 2 반도체 기판(3)에 n형이나 p형 이온을 주입하여 웰(3a)을 형성한다.
도 2b에 도시한 바와 같이 상기 웰(3a)을 격리시키기 위하여 제 2 반도체 기판(3) 상에 격리산화막(4)을 형성한다. 이때 격리산화막(4)은 상기 산화막(2)과 연결되어 형성되거나 상기 제 2 반도체 기판(3)상측에 형성된다.
도 2c에 도시한 바와 같이 상기 격리산화막(4)사이의 제 2 반도체 기판(3)의 웰(3a)의 소정영역에 게이트 산화막(5)과 게이트 전극(6)을 형성한다.
그리고 상기 게이트 전극(6) 양측의 웰(3a)에 웰(3a)과 다른형의 불순물 이온을 주입하여 소오스/드레인 영역(7)을 형성한다.
상기와 같은 종래의 반도체 소자 및 그 제조방법은 다음과 같은 문제점이 있다.
첫째, 반도체 소자의 동작시 SOI 기판에 발생하는 열에 의하여 누설전류가 발생하고 이에따라 동작 속도가 느려지며 디램에 사용할 때에는 리플래쉬 시간이 지연된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 소자 동작시 기판에 발생하는 열을 방출시키기에 적당한 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래 반도체 소자를 나타낸 단면도
도 2a 내지 2c는 종래 반도체 소자의 제조방법을 나타낸 단면도
도 3은 본 발명 반도체 소자를 나타낸 단면도
도 4a 내지 4g는 본 발명 반도체 소자의 제조방법을 나타낸 단면도
*도면의 주요 부분에 대한 부호의 설명*
21: 제 1 반도체 기판22: 산화막
23: 제 2 반도체 기판23a: 제 2 웰
24: 제 1 웰25: 격리산화막
26: 층간절연막27: 콘택홀
28: 도전층29: 게이트 산화막
30: 게이트 전극31: 소오스/드레인 영역
상기와 같은 목적을 달성하기 위한 본 발명 반도체 소자는 제 1 반도체층과 절연막과 제 2 반도체층으로 구성된 SOI(Silcon-on Insulator) 기판에 있어서, 상기 제 1 반도체층에 형성된 제 1 웰과, 상기 제 2 반도체층에 형성된 제 2 웰과, 상기 제 2 웰을 격리시키기 위하여 상기 제 2 반도체층에 상기 절연막과 연결되어 형성된 격리절연막과, 상기 격리절연막 사이의 제 1 웰과 콘택된 도전막과, 상기 격리절연막 사이의 상기 제 2 반도체층에 형성된 게이트 전극과, 상기 게이트 전극 양측의 제 2 반도체층에 형성된 소오스/드레인 영역을 포함하여 구성되는 것을 특징한다.
상기와 같이 구성된 본 발명 반도체 소자의 제조방법은 제 1 반도체층과 제 1 절연막과 제 2 반도체층으로 구성된 SOI(Silcon-on Insulator)에 있어서, 상기 제 1 반도체층에 제 1 웰을 형성하는 공정과, 상기 제 2 반도체층에 제 2 웰을 형성하는 공정과, 상기 제 2 반도체층에 상기 제 2 웰을 격리시키기 위하여 격리절연막을 형성하는 공정과, 상기 전면에 제 2 절연막을 형성하는 공정과, 상기 격리절연막 사이의 상기 제 1 웰에 콘택홀을 형성하는 공정과, 상기 콘택홀내에 도전막을 형성하는 공정과, 상기 제 2 절연막을 제거하는 공정과, 상기 격리절연막 사이에 게이트 절연막을 구비한 게이트 전극을 형성하는 공정과, 상기 게이트 전극 양측의 상기 제 2 반도체층에 소오스/드레인 영역을 형성하는 공정을 포함하여 형성됨을 특징으로 한다.
이하 첨부 도면을 참조로 본 발명 반도체 소자 및 그 제조방법을 설명하면 다음과 같다.
도 3은 본 발명 반도체 소자를 나타낸 단면도이고, 도 4a 내지 4g는 본 발명 반도체 소자의 제조방법을 나타낸 단면도이다.
본 발명 반도체 소자를 설명하면 도 3에 도시한 바와 같이 제 1 반도체 기판(21)과 산화막(22)과 제 2 반도체 기판(23)으로 구성된 SOI(Silcon-on Insulator)기판의 제 1 반도체 기판(21)의 소정영역에 P형으로 도핑된 제 1 웰(24)이 형성되어 있고, 상기 제 2 반도체 기판(23)에 p+나 n+로 도핑된 제 2 웰(23a)이 있다. 그리고 제 2 웰(23a)을 격리하기 위하여 제 2 반도체 기판(23)에 상기 산화막(22)과 연결되거나 떨어져서 상기 제 2 웰(23a)의 상측에 격리산화막(25)이 형성되었다.
상기 격리산화막(25) 사이의 상기 제 2 웰(23a)을 관통하여 제 1 웰(24)과 콘택되어 반도체층(28)이 형성되어있다.
그리고 상기 격리산화막(25) 사이의 상기 제 2 웰(23a)상에 게이트 산화막(29)을 구비한 게이트 전극(30)이 있다.
그리고 상기 게이트 전극(30) 양측의 제 2 반도체 기판(23)에 소오스/드레인 영역(31)이 형성되어 있다.
상기와 같이 구성된 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 4a에 도시한 바와 같이 제 1 반도체 기판(21)과 산화막(22)과 제 2 반도체 기판(23)으로 구성된 SOI(Silcon-on Insulator)기판의 제 1 반도체 기판(21)의 소정영역에 P형의 이온을 주입 하여 제 1 웰(24)을 형성한다.
도 4b에 도시한 바와 같이 제 2 반도체 기판(3)에 N형 이나 P형 이온을 주입하여 제 2 웰(23a)을 형성한다.
도 4c에 도시한 바와 같이 상기 제 2 반도체 기판(23a)의 소정영역을 격리하기 위하여 제 2 웰(23a)내에 격리산화막(25)을 형성시킨다. 그리고 전면에 상기 제 2 웰(23a)의 도핑을 방지하기 위하여 층간절연막(26)을 증착한다.
도 4d에 도시한 바와 같이 상기 격리산화막(25) 사이의 층간절연막(26)과 제 2 웰(23a)과 산화막(22)을 식각하여 상기 제 1 웰(24)에 콘택홀(27)을 형성한다.
도 4e에 도시한 바와 같이 전면에 보론(boron)이 함유된 반도체층이나 내화성의 금속층을 증착하여 도전층(28)을 형성한다.
도 4f에 도시한 바와 같이 에치백으로 상기 도전층(28)을 제거하고 이어서 상기 층간절연막(26)을 제거한다.
이때 상기 도전층(28)은 상기 제 2 반도체 기판(23)과 평행한 높이를 갖도록 제거한다.
도 4g에 도시한 바와 같이 상기 격리산화막(25) 사이의 제 2 웰(23a)에 산화막과 폴리실리콘층을 증착하고 패터닝하여 게이트 산화막(29)과 게이트 전극(30)을 형성한다. 그리고 게이트 전극(30) 양측의 제 2 웰(23a)에 불순물 이온을 주입하여 소오스/드레인 영역(31)을 형성한다.
상기와 같은 본 발명 반도체 소자 및 그 제조방법은 다음과 같은 효과가 있다.
반도체 소자의 동작시 발생하는 열을 도전층을 통하여 제 1 반도체 기판으로 방출시키므로써 소자의 오동작 및 속도의 감소를 방지하여 소자의 신뢰성을 향상시킬 수 있다.
Claims (5)
- 제 1 반도체층과 절연막과 제 2 반도체층으로 구성된 SOI(Silcon-on Insulator) 기판에 있어서,상기 제 1 반도체층에 형성된 제 1 웰과,상기 제 2 반도체층에 형성된 제 2 웰과,상기 제 2 웰을 격리시키기 위하여 상기 제 2 반도체층에 상기 절연막과 연결되어 형성된 격리절연막과,상기 격리절연막 사이의 제 1 웰과 콘택된 도전막과,상기 격리절연막 사이의 상기 제 2 반도체층에 형성된 게이트 전극과,상기 게이트 전극 양측의 제 2 반도체층에 형성된 소오스/드레인 영역을 포함하여 구성되는 반도체 소자.
- 제 1 반도체층과 제 1 절연막과 제 2 반도체층으로 구성된 SOI(Silcon-on Insulator)에 있어서,상기 제 1 반도체층에 제 1 웰을 형성하는 공정과,상기 제 2 반도체층에 제 2 웰을 형성하는 공정과,상기 제 2 반도체층에 상기 제 2 웰을 격리시키기 위하여 격리절연막을 형성하는 공정과,상기 전면에 제 2 절연막을 형성하는 공정과,상기 격리절연막 사이의 상기 제 1 웰에 콘택홀을 형성하는 공정과,상기 콘택홀내에 도전막을 형성하는 공정과,상기 제 2 절연막을 제거하는 공정과,상기 격리절연막 사이에 게이트 절연막을 구비한 게이트 전극을 형성하는 공정과,상기 게이트 전극 양측의 상기 제 2 반도체층에 소오스/드레인 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서, 상기 제 1 웰과 제 2 웰은 이온 주입으로 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서, 상기 제 1 웰과 제 2 웰은 같은 도전형으로 형성하거나 다른 도전형으로 형성할 수 있음을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서, 상기 내화성 금속이나 도전성이 있는 반도체층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR101003115B1 (ko) * | 2007-12-12 | 2010-12-21 | 주식회사 하이닉스반도체 | 플로팅 바디 캐패시터를 구비한 반도체 메모리 소자 및 그제조방법 |
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1997
- 1997-02-14 KR KR1019970004525A patent/KR100236062B1/ko not_active IP Right Cessation
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