KR0166804B1 - 반도체 소자 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자 제조방법에 관한 것으로 특히, 메탈 콘택의 깊이 차를 줄여 콘택홀의 종횡비(Aspect Ratio)를 감소하는데 적합하도록 한 반도체 소자 제조방법에 관한 것이다.
이를 위한 본 발명의 반도체 소자 제조방법은 주변 회로부에 메탈 플러그와 셀부에커패시터를 갖는 반도체 소자에 있어서, 제 1 도전형 반도체 기판에 불순물 이온을주입하여 주변 회로부의 제 1 도전형 반도체 기판에 제 1 도전형 불순물 영역과, 제2 도전형 제 1 불순물 영역을 형성하고 셀부의 제 1 도전형 반도체 기판에 제 2 도전형 제 2 불순물 영역을 형성하는 단계, 상기 제 1 도전형 반도체 기판 전면에 제1 절연막을 형성하는 단계, 상기 제 2 도전형 제 1, 제 2 불순물 영역이 노출되도록 상기 제 1 절연막을 선택적으로 제거하여 제 1, 제 2 콘택홀을 형성하는 단계, 상기 제 1, 제 2 콘택홀내 및 제 1 절연막 일부분에 제 2 도전형 제 1, 제 2 폴리 실리콘을 형성하는 단계, 상기 제 2 도전형 제 1 폴리 실리콘을 포함한 주변 회로부의 제1 절연막위에 제 2 절연막을 형성하고, 상기 제 2 도전형 제 2 폴리 실리콘 전면에 유전체막을 형성하는 단계, 상기 제 1 도전형 불순물 영역이 노출되도륵 상기 제 1,제 2 절연막을 선택적으로 제거하여 제 3 콘택홀을 형성하는 단계, 상기 제 3 콘택홀내 및 제 2 절연막 일부분과 상기 유전체막 전면에 제 1 도전형 폴리 실리콘을 형성하는 단계, 삼기 제 1 도전형 폴리 실리콘을 포함한 기판 전면에 제 3 절연막을 형성하는 단계, 상기 제 1 도전형 폴리 실리콘과 제 2 도전형 제 1 폴리 실리콘이 노출되도록 상기 제 2, 제 3 절연막을 선택적으로 제거하여 제 4, 제 5 콘택홀을 형성하는 단계, 상기 제 4, 제 5 콘택홀내 및 제 3 절연막 일부분에 메탈을 형성하는단계를 포함하여 이루어진다.
따라서, 메탈 콘택의 깊이 차를 줄여 콘택홀의 종횡비를 감소시킬 수 있다.
Description
제1도는 종래의 반도체 소자 제조공정 단면도.
제2도는 본 발명의 반도체 소자 제조공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : p형 불순물 영역
3 : 제1n형 불순물 영역 4 : 제2n형 불순물 영역
5 : 제1절연막 6 : 제1콘택홀
7 : 제2콘택홀 8 : 제1n형 폴리 실리콘
9 : 제2n형 폴리 실리콘 10 : 제2절연막
11 : 유전체막 12 : 제3콘택홀
13 : p형 폴리 실리콘 14 : 제3절연막
15 : 제1메탈 16 : 제2메탈
본 발명은 반도체 소자 제조방법에 관한 것으로 특히, 메탈 콘택의 깊이 차를 줄여 콘택홀의 종횡비(Aspect Ratio)를 감소하는대 적합하도록 한 반도체 소자 제조방법에 관한것이다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자 제조방법을 설멍하면 다음과 같다.
제1도는 반도체 소자 제조공정 단면도이다.
이때, 왼쪽 단면도는 주변회로부(periphery)의 메탈 콘택 형성공정을 도시한 것이고, 오른쪽 단면도는 셀(Cell)부의 커패시터 형성공정을 도시한 것이다.
제1a도와 같이, 주변 회로부의 CMOS트랜지스터의 실리콘 기판(1)에 불순물이온을 선택적으로 주입하여 p형 불순물 영역(3)과 n형 불순물 영역(2)을 형성하고 셀부의 실리콘 기판(1)에 n형 불순물 영역(2)을 형성한다.
그리고 상기 기판(1) 전면에 제1절연막(4)을 형성하고 사진석판술 및 식각공정으로 상기 제1절연막(4)을 선택적으로 제거하여 주변 회로부와 셀부의 n형 불순물영역(2)이 노출되도록 콘택홀을 형성한다.
제1b도와 같이, 사진석판술 및 식각공정으로 상기 콘택홀내 및 제1절연막(4) 일부분위에 n형 폴리 실리콘(5)을 형성하고, 상기 주변 회로부의 제 1 n형 폴리 실리콘(5)을 포함한 기판(1) 전면에 제 2 절연막(6)을 형성한다.
제1c도와 같이, 상기 셀부의 제 1 n형 폴리 실리콘(5)인 하부전극 전면에 유전체막(7)을 형성하고, 상부전극으로 상기 유전체막(7) 전면에 제 2 n형 폴리 실리콘(8)을 형성한다.
제1d도와 같이, 사진석판술 및 식각공정으로 주변 회로부의 제 1, 제 2 절연막(4)(6)을 선택적으로 제거하여 p형 불순물 영역(3)과 제 1 n형 폴리 실리콘(5)의 상부가 노출되도록 제 1, 제 2 콘택홀을 형성한다.
그리고, 사진석판술 및 식각공정으로 상기 제 1, 제 2 콘택홀내 및 제 2 절연막 일부분에 제 1, 제 2 메탈(9)을 형성한다.
그러나 이와 같은 종래의 반도체 소자 제조방법에 있어서는 다음과 같은 문제점이 있었다.
제 1, 제 2 메탈 콘택의 깊이 차이가 크므로 콘택홀간의 종횡비(Aspect Ratio)의 차가 크다.
그러므로 플라즈마 손상(plasma Damage), 폴리머(polymer) 형성, 언더콘택 (UnderContact) 등의 문제가 생긴다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로써, 메탈 콘택의 깊이 차를 줄여 콘택홀의 종횡비(Aspect Ratio)를 감소시키는대 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명의 반도체 소자 제조방법은 주변 회로부에 메탈 플러그와 셀부에 커패시터를 갖는 반도체 소자에 있어서, 제 1 도전형 반도체 기판에 불순물 이온을 주입하여 주변 회로부의 제 1 도전형 반도체 기판에 제 1 도전형 불순물 영역과, 제 2 도전형 제 1 불순물 영역을 형성하고 셀부의 제 1 도전형 반도체 기판에 제 2 도전형, 제 2 불순물 영역을 형성하는 단계, 상기 제 1 도전형반도체 기판 전면에 제 1 절연막을 형성하는 단계, 상기 제 2 도전형 제 1, 제 2 불순물 영역이 노출되도록 상기 제 1 절연막을 선택적으로 제거하여 제 1, 제 2 콘택홀을 형성하는 단계, 상기 제 1, 제 2 콘택홀내 및 제 1 절연막 일부분에 제 2 도전형 제 1, 제 2 폴리 실리콘을 형성하는 단계, 상기 제 2 도전형 제 1 폴리 실리콘을 포함한 주변 회로부의 제 1 절연막위에 제 2 절연막을 형성하고, 상기 제 2 도전형 제 2 폴리 실리콘 전면에 유전체막을 형성하는 단계, 상기 제 1 도전형 불순물 영역이 노출되도록 상기 제 1, 제 2 절연막을 선택적으로 제거하여 제 3 콘택홀을 형성하는 단계, 상기 제 3 콘택홀내 및 제 2 절연막 일부분과 상기 유전체막 전면에 제1 도전형 폴리 실리콘을 형성하는 단계, 상기 제 1 도전형 폴리 실리몬을 포함한 기판 전면에 제 3 절연막을 형성하는 단계, 상기 제 1 도전형 폴리 실리콘과 제 2 도전형 제 1 폴리 실리콘이 노출되도록 상기 제 2, 제 3 절연막을 선택적으로 제거하여 제4, 제5 콘택홀을 형성하는 단계, 상기 제 4, 제 5 콘택홀내 및 제 3 절연막일부분에 메탈을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명의 반도체 소자 제조방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
제 2 도는 본 발명의 반도체 소자 제조공정 단면도이다.
이때, 왼쪽 단면도는 주변 회로부(periphery)의 메탈 콘택 형성공정을 도시한 것이고, 오른쪽 단면도는 셀(Cell)부의 커패시터 형성공정을 도시한 것이다.
제2 a도와 같이, 실리콘 기판(1)에 불순물 이온을 선택적으로 주입하여 주변 회로부에 p형 불순물 영역(2)과 제 1 n형 불순물 영역(3)을 형성하여 CMOS 트랜지스터를 형성하고 셀부에는 제 2 n형 불순물 영역(4)을 형성한다.
그리고 상기 기판(1) 전면에 제 1 절연막(5)을 형성하고 사진석판술 및 식각공정으로 상기 제 1 절연막(5)을 선택적으로 제거하여 제 1, 제 2 n형 불순물 영역(3)(4)이 노출되도록 제 1, 제 2 콘택홀(6)(7)을 형성한다.
제2b도와 같이, 상기 제 1, 제 2 콘택홀(5)(7)내 및 제 1 절연막(5) 일부분에 제 1, 제 2 n형 폴리 실리콘(8)(9)을 형성하고, 상기 주변 회로부의 제 1 n형 폴리실리콘(8)을 포함한 기판(1) 전면에 제 2 절연막(10)을 형성한다.
그리고 상기 셀부의 제 2 n형 폴리 실리콘(9) 전면에 유전체막(11)을 형성한다.
제2c도와 같이, 사진석판술 및 식각공정으로 상기 주변 회로부의 제 1, 제 2절연막(5)(10)을 선택적으로 제거하여 상기 p형 불순물 영역(2)이 노출되도록 제 3콘택홀(12)을 형성한다.
제2d도와 같이, 상기 제 3 콘택홀(12)내 및 제 2 절연막(10) 일부에 p형 폴리실리콘(13)을 형성하고, 상기 셀부의 유전체막(11) 전면에도 상기 p형 폴리 실리콘(13)을 형성하여 커패시터를 완성한다.
제2e도와 같이, 상기 p형 폴리 실리콘(13)을 포함한 기판(1) 전면에 제 3 절연막(14)을 형성하고 사진석판술 및 식각공정으로 상기 주변 회로부의 p형 폴리 실리콘(13)과 제 1 n형 폴리 실리콘(8)의 상부가 노출되도록 상기 제 2, 제 3 절연막(10)(14)을 선택적으로 제거하여 제 4, 제 5 콘택홀을 형성한다.
그리고 상기 제 4, 제 5 콘택홀내 및 상기 제 3 절연막(14) 일부에 제 1, 제 2 메탈(15) (16)을 형성한다.
이상에서 설명한 바와 같이 본 발명의 반도체 소자 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 주변 회로부의 CMOS에 형성되는 제 1, 제 2 메탈 콘택의 깊이를 줄임으로써 플라즈마 손상(Plasma Damage)콰 폴리머(polymer) 형성 및 언더 콘택(UnderContact)등의 문제를 없앨수 있다.
둘째, 제 1, 제 2 메탈 형성시 콘택홀의 깊이를 균일하게 할 수 있고 종횡비(AspectRatio)를 감소시킬 수 있다.
Claims (1)
- 주변 회로부에 메탈 플러그와 셀부에 커패시터를 갖는 반도체 소자에 있어서, 제 1 도전형 반도체 기판에 불순물 이온을 주입하여 주변 회로부의 제 1 도전형 반도체 기판에 제 1 도전형 불순물 영역과, 제 2 도전형 제 1 불순물 영역을 형성하고 셀부의 제 1 도전형 반도체 기판에 제 2 도전형 제 2 불순물 영역을 형성하는 단계, 상기 제 1 도전형 반도체 기판 전면에 제 1 절연막을 형성하는 단계, 상기 제 2 도전형 제 1, 제 2 불순물 영역이 노출되도록 상기 제 1 절연막을 선택적으로 제거하여 제 1, 제 2 콘택홀을 형성하는 단계, 상기 제 1, 제 2 콘택홀내 및 제 1 절연막 일부분에 제 2 도전형 제 1, 제 2 폴리 실리콘을 형성하는 단계, 상기 제 2 도전형 제 1 폴리 실리콘을 포함한 주변 회로부의 제 1 절연막위에 제 2 절연막을 형성하고, 상기 제 2 도전형 제 2 폴리 실리콘 전면에 유전체막을 형성하는 단계, 상기 제 1 도전형 불순물 영역이 노출되도륵 상기 제 1, 제 2 절연막을 선택적으로 제거하여 제 3 콘택홀을 형성하는 단계, 상기 제 3 콘택홀내 및 제 2 절연막 일부분과 상기 유전체막 전면에 제 1 도전형 폴리 실리콘을 형성하는 단계, 상기 제 1 도전형 폴리 실리콘을 포함한 기판 전면에 제 3 절연막을 형성하는 단계, 상기 제 1 도전형 폴리 실리콘과 깨 2 도전형 제 1 폴리 실리콘이 노출되도륵 상기 제 2, 제 3 절연막을 선택적으로 제거하여 제 4, 제 5 콘택홀을 형성하는 단계,상기 제 4, 제 5 콘택홀내 및 제 3 절연막 일부분에 메탈을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자 제조방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950049775A KR0166804B1 (ko) | 1995-12-14 | 1995-12-14 | 반도체 소자 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950049775A KR0166804B1 (ko) | 1995-12-14 | 1995-12-14 | 반도체 소자 제조방법 |
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| KR0166804B1 true KR0166804B1 (ko) | 1999-02-01 |
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| KR1019950049775A KR0166804B1 (ko) | 1995-12-14 | 1995-12-14 | 반도체 소자 제조방법 |
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| KR (1) | KR0166804B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100568850B1 (ko) * | 1998-12-23 | 2006-10-04 | 삼성전자주식회사 | 반도체소자 및 그 제조방법 |
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1995
- 1995-12-14 KR KR1019950049775A patent/KR0166804B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100568850B1 (ko) * | 1998-12-23 | 2006-10-04 | 삼성전자주식회사 | 반도체소자 및 그 제조방법 |
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