KR19980053658A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명의 목적은 표면 단차가 없는 반도체 소자의 제조방법을 제공하는 것이다.
본 발명은, 필드 산화막이 형성된 제 1 전도형의 반도체 기판의 소정 영역에 트랜치를 형성하는 단계 ; 상기 트랜치의 내측벽에 전도형 스페이서를 형성하는 단계 ; 트랜치 양측의 반도체 기판 영역에 제 2 전도형의 접합 영역을 형성하는 단계 ; 트랜치내에 게이트 산화막을 포함하는 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는, 반도체 소자의 평탄화를 이룰 수 있는 반도체 소자의 제조방법에 관한 것이다.
종래의 반도체 소자는 도 1 에 도시된 바와 같이, 반도체 기판(1) 상부의 소정 영역에 공지의 로코스 방식에 의하여 필드 산화막(2)이 형성되고, 필드 산화막 사이의 반도체 기판에는 게이트 산화막(3)과 게이트 전극(4)이 적층되어 형성된다. 이어서, 게이트 전극(4)의 양측 기판 영역에는, 반도체 기판과 불순물 타입이 상이한 저농도 불순물이 이온 주입되고, 결과물 상부에는 절연막이 증착된 후, 이방성 블랭킷 식각되어, 게이트 전극(4)의 양측벽에는 스페이서(5)가 형성된다. 그후, 스페이서(6)의 양측 기판 영역에 고농도 불순물이 이온주입되어, 접합 영역(6)이 형성된다.
그러나, 상기와 같은 방식에 의하여 반도체 소자를 형성하면, 필드 산화막과 게이트 전극 및 필드 산화막 상부에 형성된 필드 트랜지스터는 기판상으로부터 일정한 높이를 갖는다. 그러므로, 이후에 진행될 금속 배선을 형성할 때, 콘택홀을 정확히 디파인하기 어렵고, 금속의 증착시 금속막이 단선되는 문제점이 발생된다.
본 발명의 목적은 표면 단차가 없는 반도체 소자의 제조방법을 제공하는 것이다.
도 1 은 종래의 반도체 소자의 제조방법을 설명하기 위한 단면도.
도 2A 내지 도 2D는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정 순서별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 반도체 기판12 : 필드 산화막
14 : 폴리스페이서16 : 접합 영역
17 : 게이트 산화막18 : 게이트 전극
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 필드 산화막이 형성된 제 1 전도형의 반도체 기판의 소정 영역에 트랜치를 형성하는 단계 ; 상기 트랜치의 내측벽에 전도형 스페이서를 형성하는 단계 ; 트랜치 양측의 반도체 기판 영역에 제 2 전도형의 접합 영역을 형성하는 단계 ; 트랜치내에 게이트 산화막을 포함하는 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 반도체 소자의 게이트 전극을 트랜치내에 형성하여, 반도체 기판의 토폴로지를 감소시키므로서, 반도체 소자의 평탄화를 이룰 수 있다. 따라서, 후속으로 진행될 금속 배선 공정시, 패턴을 용이하게 형성하게 된다.
[실시예]
이하 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2A 내지 2D는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 도면이다.
도 2A를 참조하여, 반도체 기판(11) 상부의 소정 부분에 공지의 로코스 방식에 의하여 필드 산화막(12)이 형성된다. 이어서, 반도체 기판(11) 상부에는 게이트 전극 예정 영역이 노출되도록 공지의 포토리소그라피 공정에 의하여, 마스크 패턴(13)이 형성된다.
그후, 도 2B를 참조하여, 마스크 패턴(13)의 형태로 노출된 반도체 기판(11) 및 필드 산화막(12)이 식각되어, 트랜치(T)가 형성된다. 이어서, 마스크 패턴(13)은 공지의 방식으로 제거되고, 결과물 표면에 폴리실리콘막이 소정 두께로 증착된 후, 반도체 기판(11) 표면이 노출되도록 이방성 식각되어, 트랜치 내벽에 폴리 스페이서(14)가 형성된다.
그리고 나서, 도 2C에 도시된 바와 같이, 반도체 기판(11)상에 형성된 트랜치만이 덮혀지도록 마스크 패턴(13)이 형성된 후, 노출된 반도체 기판(11)에 반도체 기판(11)과 반대 타입의 불순물을 이온 주입하여, 접합 영역(16)을 형성한다. 이때, 접합 영역(16)은, 저농도 불순물과, 고농도 불순물을 순차적으로 이온 주입하여 형성하는 LDD 구조이거나, 또는 저농도 불순물로만 형성할 수 있다.
그후, 도 2D를 참조하여, 결과물 상부에는 게이트 산화막(17)과 폴리실리콘막(18)이 순차적으로 형성된 다음, 트랜치내에 형성된 폴리실리콘막(18) 상부에 마스크 패턴(도시되지 않음)이 형성된다. 이어서, 이 마스크 패턴의 형태로, 폴리실리콘막(18) 및 게이트 산화막(17)이 패터닝되어, 게이트 전극이 형성된다.
이때, 게이트 전극은 소정 부분이 트랜치내에 매립되어 있어, 반도체 기판의 토폴로지를 낮춘다.
이상에서 자세히 설명되어진 바와 같이, 본 발명에 의하면, 반도체 소자의 게이트 전극을 트랜치내에 형성하여, 반도체 기판의 토폴로지를 감소시키므로서, 반도체 소자의 평탄화를 이룰 수 있다. 따라서, 후속으로 진행될 금속 배선 공정시, 패턴을 용이하게 형성하게 된다.
Claims (7)
- 필드 산화막이 형성된 제 1 전도형의 반도체 기판의 소정 영역에 트랜치를 형성하는 단계 ;상기 트랜치의 내측벽에 스페이서를 형성하는 단계 ;상기 트랜치 양측의 반도체 기판 영역에 제 2 전도형의 접합 영역을 형성하는 단계 ;상기 트랜치내에 게이트 산화막을 포함하는 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 트랜치는 게이트 전극 예정 영역에 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 스페이서를 형성하는 단계는, 트랜치가 형성된 반도체 기판 상부에 폴리실리콘막을 증착하는 단계 ; 상기 폴리실리콘막을 반도체 기판 표면이 노출되도록 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 접합 영역을 형성하는 단계는, 상기 스페이서가 형성된 트랜치 상부에 마스크 패턴을 형성하는 단계 ; 상기 마스크 패턴으로부터 노출된 반도체 기판에 불순물을 이온 주입하는 단계 ; 및 상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트 전극을 형성하는 단계는, 접합 영역이 형성된 반도체 기판에 게이트 산화막과, 폴리실리콘막을 순차적으로 적층하는 단계 ; 상기 트랜치 영역에 형성된 폴리실리콘막 상부에 마스크 패턴을 형성하는 단계 ; 상기 마스크 패턴의 형태로 폴리실리콘막과, 게이트 산화막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 1 전도형은 P형이고, 제 2 전도 타입은 N형인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 1 전도형은 N형이고, 제 2 전도 타입은 P형인 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960072786A KR19980053658A (ko) | 1996-12-27 | 1996-12-27 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960072786A KR19980053658A (ko) | 1996-12-27 | 1996-12-27 | 반도체 소자의 제조방법 |
Publications (1)
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| KR19980053658A true KR19980053658A (ko) | 1998-09-25 |
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ID=66381917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960072786A KR19980053658A (ko) | 1996-12-27 | 1996-12-27 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980053658A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100505623B1 (ko) * | 1999-01-12 | 2005-08-03 | 삼성전자주식회사 | Ｌｄｄ 구조의 모스 트랜지스터 및 그 제조방법 |
-
1996
- 1996-12-27 KR KR1019960072786A patent/KR19980053658A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100505623B1 (ko) * | 1999-01-12 | 2005-08-03 | 삼성전자주식회사 | Ｌｄｄ 구조의 모스 트랜지스터 및 그 제조방법 |
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