JP2623647B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2623647B2 JP2623647B2 JP5212988A JP5212988A JP2623647B2 JP 2623647 B2 JP2623647 B2 JP 2623647B2 JP 5212988 A JP5212988 A JP 5212988A JP 5212988 A JP5212988 A JP 5212988A JP 2623647 B2 JP2623647 B2 JP 2623647B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、特にMOS型
電界効果トランジスタの製造工程に関する。
電界効果トランジスタの製造工程に関する。
従来、MOS型半導体装置内で使用される電界効果トラ
ンジスタは、第３図に示すように、ゲート絶縁膜３上に
形成されたゲート電極４に対し、自己整合的にソース・
ドレイン拡散層5,6を配した構造を有しており、一般的
に第６図（ａ）〜（ｄ）に示す構造工程を経て、製造さ
れている。
ンジスタは、第３図に示すように、ゲート絶縁膜３上に
形成されたゲート電極４に対し、自己整合的にソース・
ドレイン拡散層5,6を配した構造を有しており、一般的
に第６図（ａ）〜（ｄ）に示す構造工程を経て、製造さ
れている。
すなわち、第６図（ａ）のように、半導体基板１上に
ゲート絶縁膜３を介して、例えば多結晶シリコン膜４を
堆積し、通常のフォトリソグラフィによりゲート電極形
成用のレジスト・パターン13を形成する。次に、このレ
ジスト・パターンをマスクに多結晶シリコン膜を選択的
にエッチングし、ソース・ドレイン拡散層形成予定部上
の酸化膜を除去後、再酸化して、第６図（ｂ）を得る。
次に、ゲート電極及び、素子分離用の厚い酸化膜２に対
し、自己整合的に、基板とは逆導電型の不純物をイオン
注入することにより、ソース・ドレイン拡散層5,6を形
成する。その後、第６図（ｃ）に示すように層間絶縁膜
８を堆積し、電気的接続を行なうための開孔を形成した
後、第６図（ｄ）に示すように金属膜９を形成し、これ
をパターニングすることにより、第３図の構成を得る。
ゲート絶縁膜３を介して、例えば多結晶シリコン膜４を
堆積し、通常のフォトリソグラフィによりゲート電極形
成用のレジスト・パターン13を形成する。次に、このレ
ジスト・パターンをマスクに多結晶シリコン膜を選択的
にエッチングし、ソース・ドレイン拡散層形成予定部上
の酸化膜を除去後、再酸化して、第６図（ｂ）を得る。
次に、ゲート電極及び、素子分離用の厚い酸化膜２に対
し、自己整合的に、基板とは逆導電型の不純物をイオン
注入することにより、ソース・ドレイン拡散層5,6を形
成する。その後、第６図（ｃ）に示すように層間絶縁膜
８を堆積し、電気的接続を行なうための開孔を形成した
後、第６図（ｄ）に示すように金属膜９を形成し、これ
をパターニングすることにより、第３図の構成を得る。
ところで、上述した従来の製造方法では、ゲート酸化
膜を介して、ゲート電極を形成した後、ソース・ドレイ
ン拡散層をゲート電極に対して自己整合的に形成するた
めイオン注入を用いている。このため、ゲート電極に、
注入イオンによる電荷が蓄積されることになる。従来
は、ゲート酸化膜が500Åないし1000Å程度と比較的厚
いため、上記帯電の影響は問題とならなかったが、素子
寸法の微細化に伴い、ゲート酸化膜厚も薄膜化され、前
述のゲート電極に蓄積された電荷によるゲート絶縁膜の
静電破壊が頻発するという問題が生じる。
膜を介して、ゲート電極を形成した後、ソース・ドレイ
ン拡散層をゲート電極に対して自己整合的に形成するた
めイオン注入を用いている。このため、ゲート電極に、
注入イオンによる電荷が蓄積されることになる。従来
は、ゲート酸化膜が500Åないし1000Å程度と比較的厚
いため、上記帯電の影響は問題とならなかったが、素子
寸法の微細化に伴い、ゲート酸化膜厚も薄膜化され、前
述のゲート電極に蓄積された電荷によるゲート絶縁膜の
静電破壊が頻発するという問題が生じる。
上述した従来の半導体装置の製造方法に対し、本発明
は、半導体基板のソース・ドレイン形成予定部をエッチ
ングし、ここにソース・ドレイン拡散層を形成し、その
後で、ゲート絶縁膜を形成し、かつソース・ドレインに
対して、自己整合的にゲート電極を形成し得るという相
違点を有する。
は、半導体基板のソース・ドレイン形成予定部をエッチ
ングし、ここにソース・ドレイン拡散層を形成し、その
後で、ゲート絶縁膜を形成し、かつソース・ドレインに
対して、自己整合的にゲート電極を形成し得るという相
違点を有する。
本発明の半導体装置の製造方法は、半導体基板のエッ
チングに対してマスク性を有する被膜を、ゲート電極形
成予定部をおおうようにパターニングする工程と、該マ
スク・パターンと素子分離用絶縁膜に対して、自己整合
的に、半導体基板を選択エッチングし、凹部を形成する
工程と、前記マスク・パターンと素子分離領域に対して
自己整合的に、該凹部にソース・ドレイン拡散層を形成
する工程と、ソース．ドレイン拡散層形成後、マスク材
を除去し、ゲート絶縁膜を形成する工程と、該ゲート絶
縁膜上にゲート電極を形成する工程を有している。
チングに対してマスク性を有する被膜を、ゲート電極形
成予定部をおおうようにパターニングする工程と、該マ
スク・パターンと素子分離用絶縁膜に対して、自己整合
的に、半導体基板を選択エッチングし、凹部を形成する
工程と、前記マスク・パターンと素子分離領域に対して
自己整合的に、該凹部にソース・ドレイン拡散層を形成
する工程と、ソース．ドレイン拡散層形成後、マスク材
を除去し、ゲート絶縁膜を形成する工程と、該ゲート絶
縁膜上にゲート電極を形成する工程を有している。
次に、本発明について図面を参照して説明する。
第１図は、本発明の製造方法の一実施例により形成し
たMOS型電界効果トランジスタの断面図である。Ｐ型シ
リコン基板１上に、素子分離用の厚い酸化膜２が形成さ
れ、ゲート酸化膜３を介して、多結晶シリコンのゲート
電極４が形成されている。ゲート電極に整合して、ソー
ス・ドレイン拡散層5,6が形成されている。
たMOS型電界効果トランジスタの断面図である。Ｐ型シ
リコン基板１上に、素子分離用の厚い酸化膜２が形成さ
れ、ゲート酸化膜３を介して、多結晶シリコンのゲート
電極４が形成されている。ゲート電極に整合して、ソー
ス・ドレイン拡散層5,6が形成されている。
以下、第４図（ａ）〜（ｊ）を用いて、製造方法を説
明する。まず、第４図（ａ）に示すように、素子分離用
の厚い酸化膜２を選択酸化法により形成し、活性領域上
に200Å〜1000Åの酸化膜11を成長した後、室化膜12を
気相成長法により1000Å〜2000Å堆積する。そして、ゲ
ート電極形成予定部をおおうレジスト・パターン13を例
えばフォトリソグラフィにより形成する。なお、図示し
ていないが、活性領域の基板表面領域には、トランジス
タのスレッショルド電圧調整用の不純物をイオン注入に
より導入してもよい。また、素子分離用酸化膜の直下
に、寄生チャネル・ストップ用の不純物層を形成するの
は公知である。次に、第４図（ｂ）に示すように、レジ
スト・パターン13をマスクに、窒化膜12を異方性エッチ
し、さらに酸化膜11を除去する。そして、第４時（ｃ）
に示すように、前記マスク・パターン及び素子分離用酸
化膜２に対して、自己整合的に、シリコン基板１を異方
性の選択エッチし、1000Å〜5000Å深さの凹部を形成す
る。続いて、この凹部に、ソース・ドレイン形成のた
め、例えば、ヒ素を1015cm-2程度イオン注入する。この
際、イオン注入は、イオン・ビームの入射方向に対し
て、基板を傾け、かつ回転させながら行なってもよい
し、基板に垂直に高ドーズのイオン注入を行ない、その
後、基板を傾け、比較的低ドーズのイオン注入を行なっ
てもよい。次に第４図（ｄ）に示すように、基板上に、
例えば、スピンオン・ガラスを塗布し、前述の凹部を埋
める。なお、この材料には、スピンオン・ガラス以外の
絶縁膜でもよい。その後、第４図（ｅ）に示すように、
先に塗布したスピンオンガラス７を、ゲート領域をおお
う窒化膜12が露出し、かつ凹部内に残るようにエッチバ
ックする。そして、露出した窒化膜12をウェットエッチ
し、さらに酸化膜11を除去して、第４図（ｆ）のように
なる。次に、第４図（ｇ）に示すように、ゲート酸化膜
３を形成した後、基板上に、通電性の多結晶シリコン膜
４を堆積し、フォトリソグラフィ等により、レジスト・
パターン13を形成する。そして、このレジスト・パター
ン13をマスクに多結晶シリコン膜４を選択的にエッチン
グし、第４図（ｈ）を得る。その後は、従来と同様に、
第４図（ｉ）のように層間絶縁膜８を堆積した後、ソー
ス・ドレイン等と電気接続を行なうための開孔を形成す
るためのパターニングを行ない、第４図（ｊ）に示すよ
うに、金属配線層９を形成する。
明する。まず、第４図（ａ）に示すように、素子分離用
の厚い酸化膜２を選択酸化法により形成し、活性領域上
に200Å〜1000Åの酸化膜11を成長した後、室化膜12を
気相成長法により1000Å〜2000Å堆積する。そして、ゲ
ート電極形成予定部をおおうレジスト・パターン13を例
えばフォトリソグラフィにより形成する。なお、図示し
ていないが、活性領域の基板表面領域には、トランジス
タのスレッショルド電圧調整用の不純物をイオン注入に
より導入してもよい。また、素子分離用酸化膜の直下
に、寄生チャネル・ストップ用の不純物層を形成するの
は公知である。次に、第４図（ｂ）に示すように、レジ
スト・パターン13をマスクに、窒化膜12を異方性エッチ
し、さらに酸化膜11を除去する。そして、第４時（ｃ）
に示すように、前記マスク・パターン及び素子分離用酸
化膜２に対して、自己整合的に、シリコン基板１を異方
性の選択エッチし、1000Å〜5000Å深さの凹部を形成す
る。続いて、この凹部に、ソース・ドレイン形成のた
め、例えば、ヒ素を1015cm-2程度イオン注入する。この
際、イオン注入は、イオン・ビームの入射方向に対し
て、基板を傾け、かつ回転させながら行なってもよい
し、基板に垂直に高ドーズのイオン注入を行ない、その
後、基板を傾け、比較的低ドーズのイオン注入を行なっ
てもよい。次に第４図（ｄ）に示すように、基板上に、
例えば、スピンオン・ガラスを塗布し、前述の凹部を埋
める。なお、この材料には、スピンオン・ガラス以外の
絶縁膜でもよい。その後、第４図（ｅ）に示すように、
先に塗布したスピンオンガラス７を、ゲート領域をおお
う窒化膜12が露出し、かつ凹部内に残るようにエッチバ
ックする。そして、露出した窒化膜12をウェットエッチ
し、さらに酸化膜11を除去して、第４図（ｆ）のように
なる。次に、第４図（ｇ）に示すように、ゲート酸化膜
３を形成した後、基板上に、通電性の多結晶シリコン膜
４を堆積し、フォトリソグラフィ等により、レジスト・
パターン13を形成する。そして、このレジスト・パター
ン13をマスクに多結晶シリコン膜４を選択的にエッチン
グし、第４図（ｈ）を得る。その後は、従来と同様に、
第４図（ｉ）のように層間絶縁膜８を堆積した後、ソー
ス・ドレイン等と電気接続を行なうための開孔を形成す
るためのパターニングを行ない、第４図（ｊ）に示すよ
うに、金属配線層９を形成する。
第２図は、本発明の実施例２の断面図である。この実
施例では、ゲート電極４とソース・ドレイン拡散層5,6
との自己整合度が、実施例１より高いため、寄生容量が
より低くできるという利点がある。以下、第５図（ａ）
〜（ｋ）を用いて、製造方法を説明する。まず第５図
（ａ）に示すように、Ｐ型シリコン基板上に、素子分離
用の厚い酸化膜２を形成し、基板上に2000Å〜6000Å程
度のタングステン膜22を堆積する。そして、ゲート電極
形成予定部をおおうレジスト・パターン13を形成する。
その後、タングステン膜22を第５図（ｂ）のように選択
エッチし、さらに第５図（ｃ）のように基板を、例え
ば、反応性イオンエッチングし、実施例１に示めしたの
と同様にして、ソース・ドレイン拡散層5,6を形成し
て、第５図（ｄ）となる。次に、第５図（ｅ）に示すよ
うに、基板上に気相成長法により酸化面10を堆積し、さ
らに塗布膜７を形成する。さらに、レジスト13を塗布し
て、基板表面を平坦化する。なお、凹部を埋める材料は
絶縁膜であればよく、特に材料を限定するものではな
い。また、基板表面の平坦化にレジスト膜を用いること
は、特に必要ない。次に、第５図（ｆ）に示すように、
前述の多層膜を、各層の被膜のエッチレートが、ほぼ同
等となる条件でエッチバックし、タングステン膜22の表
面を露出させ、第５図（ｇ）に示すように、露出したタ
ングステン膜22及び酸化膜11をウェットエッチにより除
去する。その後、第５図（ｈ）に示すように、ゲート酸
化膜を形成し、基板上に導電膜４を堆積する。次に第５
図（ｉ）に示すように、導電膜を、選択的にエッチバッ
クし、ゲート電極４を形成する。そして、第５図（ｊ）
に示すように層間絶縁膜としてPSG膜８を堆積し、ソー
ス・ドレイン等との電極接続を行なうための開孔を形成
するためのレジスト・パターン13を形成する。以下、通
常の工程に伴って、第５図（ｋ）に示すように金属配線
膜９を堆積し、これをパターニングすることにより、第
２図の構造を得る。
施例では、ゲート電極４とソース・ドレイン拡散層5,6
との自己整合度が、実施例１より高いため、寄生容量が
より低くできるという利点がある。以下、第５図（ａ）
〜（ｋ）を用いて、製造方法を説明する。まず第５図
（ａ）に示すように、Ｐ型シリコン基板上に、素子分離
用の厚い酸化膜２を形成し、基板上に2000Å〜6000Å程
度のタングステン膜22を堆積する。そして、ゲート電極
形成予定部をおおうレジスト・パターン13を形成する。
その後、タングステン膜22を第５図（ｂ）のように選択
エッチし、さらに第５図（ｃ）のように基板を、例え
ば、反応性イオンエッチングし、実施例１に示めしたの
と同様にして、ソース・ドレイン拡散層5,6を形成し
て、第５図（ｄ）となる。次に、第５図（ｅ）に示すよ
うに、基板上に気相成長法により酸化面10を堆積し、さ
らに塗布膜７を形成する。さらに、レジスト13を塗布し
て、基板表面を平坦化する。なお、凹部を埋める材料は
絶縁膜であればよく、特に材料を限定するものではな
い。また、基板表面の平坦化にレジスト膜を用いること
は、特に必要ない。次に、第５図（ｆ）に示すように、
前述の多層膜を、各層の被膜のエッチレートが、ほぼ同
等となる条件でエッチバックし、タングステン膜22の表
面を露出させ、第５図（ｇ）に示すように、露出したタ
ングステン膜22及び酸化膜11をウェットエッチにより除
去する。その後、第５図（ｈ）に示すように、ゲート酸
化膜を形成し、基板上に導電膜４を堆積する。次に第５
図（ｉ）に示すように、導電膜を、選択的にエッチバッ
クし、ゲート電極４を形成する。そして、第５図（ｊ）
に示すように層間絶縁膜としてPSG膜８を堆積し、ソー
ス・ドレイン等との電極接続を行なうための開孔を形成
するためのレジスト・パターン13を形成する。以下、通
常の工程に伴って、第５図（ｋ）に示すように金属配線
膜９を堆積し、これをパターニングすることにより、第
２図の構造を得る。
以上説明したように、本発明は、ゲート電極形成予定
部をマスクして、ソース・ドレイン領域予定部の基板を
選択エッチして凹部を形成し、この凹部にソース・ドレ
インを形成した後、ゲート酸化膜を形成するため、イオ
ン注入による静電破壊が問題とならず、非常に薄いゲー
ト酸化膜が使用できる。また、ソース・ドレイン拡散層
は基板内の凹部表面に形成され、ゲート電極とソース・
ドレイン拡散層表面の間には、比較的厚い絶縁膜が埋め
込まれているので、ここでのオーバーラップ容量は低く
抑えることができるという効果がある。
部をマスクして、ソース・ドレイン領域予定部の基板を
選択エッチして凹部を形成し、この凹部にソース・ドレ
インを形成した後、ゲート酸化膜を形成するため、イオ
ン注入による静電破壊が問題とならず、非常に薄いゲー
ト酸化膜が使用できる。また、ソース・ドレイン拡散層
は基板内の凹部表面に形成され、ゲート電極とソース・
ドレイン拡散層表面の間には、比較的厚い絶縁膜が埋め
込まれているので、ここでのオーバーラップ容量は低く
抑えることができるという効果がある。
第１図は、本発明の第１の実施例により製造されたMOS
電界効果トランジスタの断面図、第２図は、本発明の第
２の実施例により製造されたMOS電界効果トランジスタ
の断面図、第３図は、従来の製造方法により形成された
MOS電界効果トランジスタの断面図である。第４図
（ａ）〜（ｊ）は、第１の実施例の製造工程を示す断面
図、第５図（ａ）〜（ｋ）は、第２の実施例の製造工程
を示す断面図、第６図（ａ）〜（ｄ）は、従来の製造工
程を示す工程断面図である。 １……シリコン基板、２……酸化膜、３……ゲート酸化
膜、４……ゲート電極、5,6……ソース・ドレイン領
域、７……絶縁膜、８……層間絶縁膜、９……配線、1
0,11……酸化膜、12……窒化膜、13……レジスト、22…
…タングステン膜。
電界効果トランジスタの断面図、第２図は、本発明の第
２の実施例により製造されたMOS電界効果トランジスタ
の断面図、第３図は、従来の製造方法により形成された
MOS電界効果トランジスタの断面図である。第４図
（ａ）〜（ｊ）は、第１の実施例の製造工程を示す断面
図、第５図（ａ）〜（ｋ）は、第２の実施例の製造工程
を示す断面図、第６図（ａ）〜（ｄ）は、従来の製造工
程を示す工程断面図である。 １……シリコン基板、２……酸化膜、３……ゲート酸化
膜、４……ゲート電極、5,6……ソース・ドレイン領
域、７……絶縁膜、８……層間絶縁膜、９……配線、1
0,11……酸化膜、12……窒化膜、13……レジスト、22…
…タングステン膜。
Claims (1)
- 【請求項１】半導体基板上に、該基板のエッチングに対
してマスク性を有する被膜を形成する工程と、前記半導
体基板上のゲート電極形成予定部以外の前記マスク被膜
を選択的に除去する工程と、該マスク・パターン及び素
子分離領域に対して、自己整合的に、前記半導体基板を
選択的に、異方性エッチし、基板表面に凹部を形成する
工程と、前記マスク・パターンと素子分離領域に対し
て、自己整合的に、該凹部内に、ソース・ドレイン拡散
層を形成する工程と、該ソース・ドレイン拡散層形成
後、前記凹部内を絶縁膜で埋める工程と、前記ゲート電
極形成予定部をおおう、マスク被膜を選択的に除去する
工程と、ゲート電極形成予定部の半導体基板上にゲート
絶縁膜を形成する工程と、該ゲート絶縁膜上にゲート電
極を形成する工程とを含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5212988A JP2623647B2 (ja) | 1988-03-04 | 1988-03-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5212988A JP2623647B2 (ja) | 1988-03-04 | 1988-03-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01225362A JPH01225362A (ja) | 1989-09-08 |
| JP2623647B2 true JP2623647B2 (ja) | 1997-06-25 |
Family
ID=12906261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5212988A Expired - Lifetime JP2623647B2 (ja) | 1988-03-04 | 1988-03-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2623647B2 (ja) |
-
1988
- 1988-03-04 JP JP5212988A patent/JP2623647B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01225362A (ja) | 1989-09-08 |
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