KR20020066585A - 반도체 소자의 비트라인 콘택 형성방법 - Google Patents

반도체 소자의 비트라인 콘택 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 비트라인 콘택 형성방법에 관한 것으로, 특히, 비트라인 콘택이 형성되는 부분 중 N+ 지역에 랜딩 플러그를 미리 형성한 후, 비트라인 콘택 식각공정 단계에서 N+/P+/Gate를 모두 식각한 상태에서 감광막을 제거하지 않고 P+ 이온주입을 바로 실시함으로서, P+ 이온주입을 실시하기 위한 P+ 마스크 공정단계와 P+ 이온 어닐 공정단계가 생략 가능하여, 상기 P+ 이온 어닐 공정에 의해 P+ 이온의 저항증가를 방지할 수 있을 뿐만 아니라 공정의 단계를 줄일수 있는 것을 특징으로 하여 반도체 소자의 특성, 신뢰성을 향상시키고 그에 따른 반도체 소자의 고집적화를 가능하게 하는 기술로 매우 유용하고 효과적인 장점을 지닌 발명에 관한 것이다.

Description

반도체 소자의 비트라인 콘택 형성방법{Method for forming the bit line contact in semiconductor device}
본 발명은 반도체 소자의 비트라인 콘택 형성방법에 관한 것으로, 보다 상세하게는, 비트라인 콘택이 형성되는 부분 중 N+ 지역에 랜딩 플러그를 미리 형성한 후, 비트라인 콘택 식각공정 단계에서 N+/P+/Gate를 모두 식각한 상태에서 감광막을 제거하지 않고 P+ 이온주입을 바로 실시함으로서, P+ 이온주입을 실시하기 위한 P+ 마스크 공정단계와 P+ 이온 어닐 공정단계가 생략 가능하여, 상기 P+ 이온 어닐 공정에 의해 P+ 이온의 저항증가를 방지할 수 있을 뿐만 아니라 공정의 단계를 줄일 수 있도록 하는 반도체 소자의 비트라인 콘택 형성방법에 관한 것이다.
일반적으로, 반도체 소자의 배선은 하부 구조물과 상부 구조물을 연결하기 위한 수단으로서 반도체 소자의 속도, 수율 및 신뢰성을 결정하는 요인이 되기 때문에 반도체 소자 제조 공정 중 가장 중요한 위치를 점유하고 있으며, 디자인 룰이 점점 미세화됨에 따라 복잡한 다층 배선구조를 가지게 되었다.
종래의 반도체 소자의 비트라인 콘택 형성방법에 의하면, 비트라인 물질로 텅스텐을 사용하였을 경우 후속 공정으로 열공정을 진행하게 되는데, 이때, 비트라인 하부에 형성되어 있는 p+영역의 P+ 도펀트가 상기 열공정에 의해 콘택 배리어층으로 이동하여 콘택 하부의 p+영역의 도펀트의 농도가 낮아져서 p+영역의 저항이 높아지는 문제점이 있었다.
그 결과, 상기와 같은 문제점을 해결하기 위해 비트라인 콘택 식각한 후, 추가적으로 P+ 도펀트가 p+영역에 정확하게 임플란테이션 되도록 감광막을 도포하여 P+ 도펀트를 임플란테이션 시켰다.
그러나, 후속 콘택 세정공정 시, P+ 도펀트를 임플란테이션 시킨 영역과 시키지 않은 영역의 경계지역에서 P+ 도펀트의 임플란테이션의 영향으로 층간절연막 식각율 차이에 의해 단차가 발생하는 문제점이 있었다.
그래서, 상기 단차의 발생을 방지하기 위해 P+ 도펀트를 임플란테이션 시킨 영역과 시키지 않은 영역의 습식식각율을 균일하게 하기 위해서 어닐 공정을 실시함으로서, 공정의 단계가 복잡해지는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 비트라인 콘택이 형성되는 부분 중 N+ 지역에 랜딩 플러그를 미리 형성한 후, 비트라인 콘택 식각공정 단계에서 N+/P+/Gate를 모두 식각한 상태에서 감광막을 제거하지 않고 P+ 이온주입을 바로 실시함으로서, P+ 이온주입을 실시하기 위한 P+ 마스크 공정단계와 P+ 이온 어닐 공정단계가 생략 가능하여, 상기 P+ 이온 어닐 공정에 의해 P+ 이온의 저항증가를 방지할 수 있을 뿐만 아니라 공정의 단계를 줄일 수 있도록 하는 것이 목적이다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 비트라인 콘택 형성방법을 순차적으로 나타낸 단면도이다.
도 2a 내지 도 2g는 본 발명의 또 다른 실시예에 따른 반도체 소자의 비트라인 콘택 형성방법을 순차적으로 나타낸 단면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
100 : 반도체 기판 102 : 패드산화막
104 : 폴리막 106 : 텅스텐 실리사이드
108 : 마스크 질화막 110 : 게이트 스페이서
115 : 제 1 층간절연막 118 : 제 1 감광막
120 : 셀부 콘택 125 : n+영역 콘택
130 : 랜딩플러그 폴리 135 : 제 2 층간절연막
140 : 제 2 감광막 148 : 제 3 감광막
149 : n+영역 콘택 150 : p+영역 콘택
152 : 게이트영역 콘택 160 : P+ 도펀트
170 : 비트라인 물질
상기 목적을 달성하기 위하여, 본 발명은 n+ 영역과 p+ 영역을 가지고 있는 반도체 기판 상에 게이트라인과 게이트라인 스페이서를 형성한 후, 제 1 층간절연막을 증착하는 단계와; 상기 제 1 층간절연막 상부 셀부의 콘택형성부위와 주변회로지역 중 n+ 영역의 콘택형성부위를 제외하고 제 1감광막을 도포하여 콘택식각공정을 진행하는 단계와; 상기 콘택이 형성된 반도체 기판 상에 플러그 폴리를 증착한 후, 층간절연막 상부까지 화학기계적 연마 공정을 실시하는 단계와; 상기 결과물 상에 제 2 층간절연막을 증착하고, 셀부에 비트라인 콘택이 형성되도록 제 2감광막을 도포한 후, 랜딩플러그 폴리 상부까지 콘택식각 공정을 진행하는 단계와; 상기 결과물 상에 주변회로부의 N+영역, P+영역 및 게이트 영역에 콘택을 형성하기 위한 제 3감광막을 도포한 후, 콘택 식각 공정을 진행하여 콘택을 형성하는 단계와; 상기 제 3감광막을 마스크로 하여 P+ 도펀트를 임플란테이션 시키는 단계와; 상기 제 3감광막을 제거한 후, 비트라인 물질을 증착하여 비트라인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 비트라인 콘택 형성방법을 제공한다.
또한, 상술한 목적을 달성하기 위한 본 발명은 n+ 영역과 p+영역을 가지고 있는 반도체 기판 상에 게이트라인과 게이트라인 스페이서를 형성한 후, 제 1 층간절연막을 증착하는 단계와; 상기 제 1 층간절연막 상부 셀부의 콘택형성부위를 제외하고 제 1감광막을 도포하여 콘택식각공정을 진행하는 단계와; 상기 셀부콘택 내부에 플러그 폴리를 매립하는 단계와; 상기 결과물 상에 제 2 층간절연막을 증착하고, 셀부에 비트라인 콘택과 주변회로부의 n+영역콘택이 형성되도록 제 2감광막을 도포한 후, 제 1 층간절연막 상부까지 콘택식각 공정을 진행하는 단계와; 상기 결과물 상에 주변회로부의 P+영역과 게이트 영역에 콘택을 형성하기 위한 제 3감광막을 도포한 후, 콘택 식각 공정을 진행하여 콘택을 형성하는 단계와; 상기 제 3감광막을 마스크로 하여 P+ 도펀트를 임플란테이션 시키는 단계와; 상기 제 3감광막을 제거한 후, 비트라인 물질을 증착하여 비트라인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 비트라인 콘택 형성방법을 제공한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 비트라인 콘택 형성방법을 순차적으로 나타낸 단면도이다.
도 1a에 도시된 바와 같이, n+ 영역과 p+영역을 가지고 있는 반도체 기판(100) 상에 패드산화막(102), 폴리막(104), 텅스텐 실리사이드막(106) 및 마스크질화막(108)을 순차적으로 적층하여 패턴을 형성한 후 감광막(미도시함) 이용하여 패터닝 식각공정을 진행하여 게이트라인을 형성한다.
그리고, 상기 게이트라인 측벽에 게이트라인 스페이서(110)를 형성 한 후, 상기 결과물 상에 제 1 층간절연막(115)을 증착한다.
이어서, 도 1b에 도시된 바와 같이, 상기 제 1 층간절연막(115) 상부셀부(A)의 콘택형성부위와 주변회로부(B) 중 n+영역의 콘택형성부위를 제외하고 제 1감광막(118)을 도포한 후, 상기 제 1감광막(118)을 마스크로 이용하여 콘택식각 공정을 진행하여 셀부(A)의 비트라인 콘택(120)과 n+영역콘택(125)을 형성한다.
도 1c에 도시된 바와 같이, 상기 제 1감광막(118)을 제거한 후, 플러그 폴리(미도시함)를 증착한다.
그리고, 상기 제 1 층간절연막(115) 상부까지 화학기계적 연마 공정을 실시함으로서, 셀부(A)의 비트라인 콘택(120)과 주변회로부(B) 중 n+영역콘택(125)에 랜딩 플러그 폴리(130)를 형성한다.
이때, 상기와 같이 형성된 n+영역의 랜딩 플러그 폴리(130-2)는 후속공정으로 P+ 도펀트의 농도가 낮아지는 것을 보완하기 위하여 실시하는 P+ 도펀트 임플란테이션(Implantation) 공정 시, n+영역을 보호해주는 역할을 한다.
이어서, 도 1d에 도시된 바와 같이, 상기 결과물 상에 제 2 층간절연막(135)을 증착한 후, 셀부(A)의 랜딩플러그 폴리(130-1) 상부에 비트라인 콘택이 형성되도록 제 2감광막(140)을 도포하여 콘택식각 공정을 진행한다.
이때, 상기 콘택식각 공정시, 제 1 층간절연막(135) 상부까지 식각하여 비트라인 콘택(145)을 형성한 후, 제 2감광막(140)을 제거한다.
그리고, 도 1e에 도시된 바와 같이, 상기 제 2감광막(140)이 제거된 결과물 상에 주변회로부(B)의 n+영역, P+영역 및 게이트 영역에 콘택을 형성하기 위한 제 3감광막(148)을 도포한 후, 콘택 식각 공정을 진행하여 콘택을 형성한다.
이때, 상기 콘택 식각 공정 시, n+영역은 랜딩플러그 폴리(130-2) 상부까지,p+영역은 반도체 기판(100) 상부까지, 게이트영역은 게이트라인의 텅스텐 실리사이드(106) 상부까지 식각하여 콘택을 형성한다.
이어서, 도 1f에 도시된 바와 같이, 상기 제 3감광막(148)을 마스크로 하여 P+ 도펀트(160)로 보론을 임플란테이션 시켜서 p+영역의 낮아진 P+ 도펀트의 농도를 높여준다.
이때, 상기 n+영역 콘택(149) 하부는 인(Phosphorus)이 두껍게 도핑되어 있으며, 게이트영역의 콘택(152) 하부에는 텅스텐 실리사이드막(106)이 존재함으로, 상기 p+영역의 도펀트 농도를 증가하기 위해 결과물 전체에 보론을 임플란테이션 시켜도 p+영역을 제외한 다른 영역의 저항에는 영향이 없다.
계속하여, 도 1g에 도시된 바와 같이, 상기 제 3감광막(148)을 제거한 후, 비트라인 물질(170)을 증착하여 비트라인을 형성한다.
도 2a 내지 도 2g는 본 발명에 따른 또 다른 실시예인 반도체 소자의 비트라인 콘택 형성방법을 순차적으로 나타낸 단면도이다.
도 2a에 도시된 바와 같이, n+ 영역과 p+ 영역을 가지고 있는 반도체 기판(200) 상에 패드산화막(202), 폴리막(204), 텅스텐 실리사이드막(206) 및 마스크질화막(208)을 순차적으로 적층하여 패턴을 형성한 후 감광막(미도시함) 이용하여 패터닝 식각공정을 진행하여 게이트라인을 형성한다.
그리고, 상기 게이트라인 측벽에 게이트라인 스페이서(210)를 형성 한 후, 상기 결과물 상에 제 1 층간절연막(215)을 증착한다.
이어서, 도 2b에 도시된 바와 같이, 상기 제 1 층간절연막(215) 상부 셀부(A)의 콘택형성부위에 제 1감광막(218)을 도포한 후, 상기 제 1감광막(218)을 마스크로 이용하여 콘택식각 공정을 진행하여 콘택(220)을 형성한다.
도 2c에 도시된 바와 같이, 상기 제 1 감광막(218)을 제거한 후, 콘택(220)이 형성된 반도체 기판 상에 플러그 폴리를 증착한 후, 제 1 층간절연막(215) 상부까지 화학기계적 연마 공정을 실시함으로서, 셀부(A)의 콘택(220)에 랜딩 플러그 폴리(230)를 형성한다.
이어서, 도 2d에 도시된 바와 같이, 상기 결과물 상에 제 2 층간절연막(235)을 증착한 후, 셀부(A)의 랜딩플러그 폴리(230) 상부에 비트라인 콘택과 주변회로부의 n+영역콘택이 형성되도록 제 2감광막(240)을 도포하여 콘택식각 공정을 진행한다.
이때, 상기 콘택식각 공정시, 제 1 층간절연막(215) 상부까지 식각하여 비트라인 콘택(245)과 n+영역콘택(249)을 형성한 후, 제 2감광막(240)을 제거한다.
그리고, 도 2e에 도시된 바와 같이, 상기 제 2감광막(240)이 제거된 결과물 상에 주변회로부(B)의 P+영역 및 게이트 영역에 콘택을 형성하기 위한 제 3감광막(248)을 도포한 후, 콘택 식각 공정을 진행하여 콘택을 형성한다.
이때, 상기 콘택 식각 공정 시, p+영역은 반도체 기판(200) 상부까지, 게이트영역은 게이트라인의 텅스텐 실리사이드(206) 상부까지 식각하여 콘택을 형성한다.
이어서, 도 2f에 도시된 바와 같이, 상기 제 3감광막(248)을 마스크로 하여P+ 도펀트(260)로 보론을 임플란테이션 시켜서 p+영역의 낮아진 P+ 도펀트의 농도를 높여준다.
이때, 상기 게이트영역의 콘택(252) 하부에는 텅스텐 실리사이드막(206)이 존재함으로, 상기 p+영역의 도펀트 농도를 증가하기 위해 결과물 전체에 보론을 임플란테이션 시켜도 p+영역을 제외한 다른 영역의 저항에는 영향이 없다.
계속하여, 도 2g에 도시된 바와 같이, 상기 제 3감광막(248)을 제거한 후, 비트라인 물질(270)을 증착하여 비트라인을 형성한다.
따라서, 상기한 바와 같이, 본 발명에 따른 반도체 소자의 비트라인 콘택 형성방법을 이용하게 되면, 비트라인 콘택이 형성되는 부분 중 N+ 지역에 랜딩 플러그를 미리 형성한 후, 비트라인 콘택 식각공정 단계에서 N+/P+/Gate를 모두 식각한 상태에서 감광막을 제거하지 않고 P+ 이온주입을 바로 실시함으로서, P+ 이온주입을 실시하기 위한 P+ 마스크 공정단계와 P+ 이온 어닐 공정단계가 생략 가능하여, 상기 P+ 이온 어닐 공정에 의해 P+ 이온의 저항증가를 방지할 수 있을 뿐만 아니라 공정의 단계를 줄일 수 하도록 하는 매우 유용하고 효과적인 발명이다.

Claims (2)

  1. n+ 영역과 p+영역을 가지고 있는 반도체 기판 상에 게이트라인과 게이트라인 스페이서를 형성한 후, 제 1 층간절연막을 증착하는 단계와;
    상기 제 1 층간절연막 상부 셀부의 콘택형성부위와 주변회로지역 중 n+영역의 콘택형성부위를 제외하고 제 1감광막을 도포하여 콘택식각공정을 진행하는 단계와;
    상기 콘택이 형성된 반도체 기판 상에 플러그 폴리를 증착한 후, 층간절연막 상부까지 화학기계적 연마 공정을 실시하는 단계와;
    상기 결과물 상에 제 2 층간절연막을 증착하고, 셀부에 비트라인 콘택이 형성되도록 제 2감광막을 도포한 후, 랜딩플러그 폴리 상부까지 콘택식각 공정을 진행하는 단계와;
    상기 결과물 상에 주변회로부의 n+영역, P+영역 및 게이트 영역에 콘택을 형성하기 위한 제 3감광막을 도포한 후, 콘택 식각 공정을 진행하여 콘택을 형성하는 단계와;
    상기 제 3감광막을 마스크로 하여 P+ 도펀트를 임플란테이션 시키는 단계와;
    상기 제 3감광막을 제거한 후, 비트라인 물질을 증착하여 비트라인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 비트라인 콘택 형성방법.
  2. n+ 영역과 p+영역을 가지고 있는 반도체 기판 상에 게이트라인과 게이트라인 스페이서를 형성한 후, 제 1 층간절연막을 증착하는 단계와;
    상기 제 1 층간절연막 상부 셀부의 콘택형성부위를 제외하고 제 1감광막을 도포하여 콘택식각공정을 진행하는 단계와;
    상기 셀부콘택 내부에 플러그 폴리를 매립하는 단계와;
    상기 결과물 상에 제 2 층간절연막을 증착하고, 셀부에 비트라인 콘택과 주변회로부의 n+영역콘택이 형성되도록 제 2감광막을 도포한 후, 제 1 층간절연막 상부까지 콘택식각 공정을 진행하는 단계와;
    상기 결과물 상에 주변회로부의 P+영역과 게이트 영역에 콘택을 형성하기 위한 제 3감광막을 도포한 후, 콘택 식각 공정을 진행하여 콘택을 형성하는 단계와;
    상기 제 3감광막을 마스크로 하여 P+ 도펀트를 임플란테이션 시키는 단계와;
    상기 제 3감광막을 제거한 후, 비트라인 물질을 증착하여 비트라인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 비트라인 콘택 형성방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
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KR100604943B1 (ko) * 2005-06-20 2006-07-31 삼성전자주식회사 반도체 소자 및 그 제조방법
US7446043B2 (en) 2005-09-13 2008-11-04 Samsung Electronics Co., Ltd. Contact structure having silicide layers, semiconductor device employing the same, and methods of fabricating the contact structure and semiconductor device
KR100935189B1 (ko) * 2002-12-11 2010-01-06 매그나칩 반도체 유한회사 반도체소자의 층간막 평탄화 방법

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