JP2000124326A - 集積回路の形成方法 - Google Patents

集積回路の形成方法

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JP2000124326A
JP2000124326A JP11235240A JP23524099A JP2000124326A JP 2000124326 A JP2000124326 A JP 2000124326A JP 11235240 A JP11235240 A JP 11235240A JP 23524099 A JP23524099 A JP 23524099A JP 2000124326 A JP2000124326 A JP 2000124326A
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JP
Japan
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trench
layer
insulating layer
forming
ion implantation
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JP11235240A
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English (en)
Inventor
Chittipedii Seereshu
チッティペディー セーレッシュ
Michael James Kelly
ジェームス ケリー マイケル
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Nokia of America Corp
Original Assignee
Lucent Technologies Inc
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Priority claimed from US09/140,275 external-priority patent/US6080625A/en
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions

Abstract

(57)【要約】 【課題】 二重ポリシリコン構造の形成方法および集積
回路の新たな形成方法を提供する。 【解決手段】 トレンチ１４，２４内にイオン注入バリ
ア層３０を形成して自己整合型の構造体を形成するため
にイオン注入を実行する。本発明によれば、ポリシリコ
ンは１回の堆積プロセスでトレンチ内に形成される利点
がある。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は集積回路に関し、特
に集積回路内の二重ポリシリコン構造とその製造方法に
関する。
【０００２】
【従来の技術】異なる厚さの酸化物層の上にポリシリコ
ンの二重層を具備するデバイス構造は、ＤＲＡＭセル、
ＳＲＡＭセルのような集積回路で用いられている。二重
ポリシリコン構造の製造方法は、複数回のポリシリコン
堆積ステップとパターニングステップとエッチングステ
ップを必要とする。それぞれの堆積ステップ、パターニ
ングステップ、エッチングステップは、長時間処理を必
要としその結果高コストである。
【０００３】さらにまた従来公知のプロセスにより生成
された多層のポリシリコン構造は、平面状ではなく、こ
の上にさらに別の処理ステップが必要である。その後の
処理ステップを平面状態でない構造体の上に実行するこ
とは困難である。
【０００４】
【発明が解決しようとする課題】本発明の目的は、この
ような二重ポリシリコン構造の形成方法および二重ポリ
シリコン構造を有する集積回路の新たな形成方法を提供
することである。
【０００５】
【課題を解決するための手段】本発明の方法は、従来の
プロセスよりも製造ステップの数が少なくすむ。本発明
によればポリシリコン層を堆積する前に第１の絶縁層に
異なる深さのトレンチ（溝）を形成する。第２の絶縁層
がこのトレンチの上に形成される。平面構造が必要とさ
れる実施例においては、バリア層が各トレンチ内に堆積
され、その後このバリア層にイオン注入が行われて自己
整合型のソース／ドレイン領域が形成される。その後、
のトレンチを充填するポリシリコンが堆積され平面化さ
れる。
【０００６】本発明の他の実施例によれば、各トレンチ
を部分的にしか充填しないポリシリコン層は、イオン注
入用バリア層を形成する前に形成される。いずれの実施
例も１回のポリシリコン形成ステップのみを用いて二重
ポリシリコン構造を構成するため、必要なステップ数を
減らすことができる。さらに本発明の実施例では、従来
の方法により提供されるよりもより平面状の構造体を提
供することができる。
【０００７】本発明により平面状表面を有する二重ポリ
シリコン構造を実現できる。この二重ポリシリコン構造
は、均一の厚さを有する第１絶縁層と、この第１絶縁層
内に異なる深さを有する複数のトレンチと、第１絶縁層
よりも薄い第２絶縁層（各トレンチの底において）と、
このトレンチを少なくとも部分的に充填するポリシリコ
ン層を有し、比較的平坦な表面を形成する。
【０００８】本発明はさらに二重ポリシリコン構造と集
積回路を構成する新たな方法を提供する。本発明の実施
例においては、異なる深さの複数のトレンチがポリシリ
コン層を堆積する前に、絶縁層内に形成される。このト
レンチは、第１絶縁層とこの第１絶縁層上のバリア層を
形成することにより形成される。その後、第２絶縁層が
このバリア層の上に形成される。第１のトレンチが第２
絶縁層に形成され、第２トレンチが第１絶縁層を貫通し
てバリア層と第２絶縁層に形成される。
【０００９】イオン注入用バリア層が各トレンチに堆積
され、その後イオン注入が行われて自己整合型のソース
領域とドレイン領域が形成される。トレンチを充填する
のに十分なポリシリコン層がその後堆積され平面化され
る。この本発明のプロセスにより、１回のポリシリコン
形成ステップにより二重ポリシリコン構造を形成する
為、必要なステップの回数を減らすことができる。さら
に本発明の従来の方法により提供されるのよりもより平
坦な形状を有する構造体を提供できる。
【００１０】
【発明の実施の形態】本発明によれば、本発明の二重ポ
リシリコン構造を形成する方法は、このような構造体を
形成するのに必要な製造ステップの数を減らせることが
特徴である。本発明のプロセスは、異なる深さを有する
少なくとも２個のトレンチを形成するステップと、その
後１回ポリシリコン堆積を行うステップと、エッチング
ステップとを有する。本発明の方法により平坦な形状を
有する構造体が得られる。本発明の個々のステップは、
従来の処理技術を用いるものである。
【００１１】本発明の第１実施例を図１−４を用いて説
明する。基板１２の上に（第１）絶縁層１０が形成され
る。この絶縁層１０はＳｉＯ2製であり均一の厚さを有
する。基板の材料は、Ｓｉ，ＧａＡｓ，Ｇｅあるいは他
の基板に適した公知の材料である。基板１２と絶縁層１
０との間にさらに別の層があってもかまわない。絶縁層
１０の厚さは使用されるプロセスおよび技術と基板１２
の表面形状に依存して変わる。
【００１２】少なくとも１つのトレンチ１４（２個のト
レンチ１４が図１−４には示されている）が、標準の光
リソグラフ技術を用いてエッチングすべき領域をパター
ン化し、その後（例えば化学的に）エッチングして第１
トレンチ１４を形成する。特にトレンチ１４は絶縁層１
０の厚さと等しい深さだけエッチングされる。言い換え
るとトレンチ１４は、基板１２の表面を露出するまでエ
ッチングされる。
【００１３】例えば、トレンチ１４は、１）絶縁層１０
の上にレジスト材料層を形成するステップと、２）この
レジスト材料をパターンマスクを透過するエネルギソー
スに露光するステップと、３）レジスト材料層にパター
ンを形成するために、ある部分のレジスト材料の領域を
除去するステップと、４）トレンチ１４をエッチングす
るステップと、５）残ったレジスト材料を除去するステ
ップとを含む。エネルギソースは、電子ビーム，光ソー
スあるいは他の適宜のエネルギソースである。
【００１４】第１トレンチ１４を形成した後、第２トレ
ンチ２０（図２）が絶縁層１０内に形成される。第２ト
レンチ２０の深さは第１トレンチ１４のそれよりも浅
い。そのため絶縁層１０の残りの部分の上に底部を有す
る。第２トレンチ２０は第１トレンチ１４を形成するの
に説明したプロセスにより形成される。第２トレンチ２
０の深さ、あるいは第２トレンチ２０の下に残った絶縁
層１０の厚さは、製造される構造の所望の特性に依存す
る。
【００１５】標準の処理技術を用いて薄い第２絶縁層２
４（図２）が第１トレンチ１４の底部と第２トレンチ２
０の底部に形成される。第２絶縁層２４はＳｉＯ2製
で、各トレンチ内にほぼ同時に形成される。第１トレン
チ１４の底部に形成された第２絶縁層２４は、基板１２
の上部表面に直接接触する。
【００１６】図３に示すように、イオン注入（用）バリ
ア層３０がトレンチ１４，２０を充填するようその後堆
積される。イオン注入バリア層３０は第２絶縁層２４ま
で注入されたイオンが貫通することのないような材料で
構成されている。イオン注入バリア層３０に使用される
一般的な材料は、窒化シリコン，窒化タンタル，窒化チ
タン，窒化タングステン，窒化ジルコニウムである。ブ
ランケット方法で堆積した後、イオン注入バリア層３０
の材料を処理してイオン注入バリア層３０の表面が絶縁
層１０の表面と同一となるようにする。例えば、これは
従来の化学機械研磨（ＣＭＰ）あるいは他の平面化技術
を用いて行われる。
【００１７】その後イオン注入を実行して図３の薄くド
ープした拡散領域３２を形成する。薄くドープした拡散
領域３２の形成の後、この構造体をアニール処理する。
その後トランジスタのソースとドレインを形成する為に
イオン注入が行われ、この構造体を再びアニール処理す
る。このアニール処理は全てのイオン注入が完了した後
行うのが好ましい。ソース／ドレイン領域３４を図３に
示す。注入されるイオンの選択およびその注入エネルギ
は、得られる素子の所望の電気的特性により決定され
る。イオン注入は、標準の処理技術（例えば、所望のイ
オン注入領域を露出するためにパターン化されたフォト
レジスト材料のマスクを通して）に従って行われる。
【００１８】図３のイオン注入バリア層３０は、イオン
注入バリア層３０を選択的にエッチングするが絶縁層１
０は残すようなエッチングプロセスを実行することによ
り除去される。第２絶縁層２４もまた除去される。例え
ば、イオン注入バリア層３０が窒化シリコンから構成さ
れている場合には、イオン注入バリア層３０はリン酸に
よりエッチングされる。イオン注入バリア層３０と第２
絶縁層２４を除去すると、第１トレンチ１４と第２トレ
ンチ２０を再度開口させることになる。
【００１９】次に、従来の技術を用いた酸化プロセスを
実行して、図４の酸化物層１２４を形成する。この酸化
物層１２４は、例えばＳｉＯ2製である。トレンチ１４
内の酸化物層１２４は、ＭＯＳトランジスタのゲート酸
化物層を構成する。酸化物層１２４の厚さは、この構造
体の所望の特性により決定される。第２トレンチ２０内
の酸化物層１２４の目的は、以下に述べるようなアプリ
ケーションに応じて変わる。本発明の他の実施例におい
ては、第２絶縁層２４を除去せずゲート酸化物として用
いることも可能である。
【００２０】その後ポリシリコン層４０（図４）を形成
する。具体的に説明すると、ポリシリコンのブランケッ
ト堆積を実行した後、ポリシリコン層４０の表面を処理
して（例えば、ＣＭＰで）、ポリシリコン層４０の表面
を絶縁層１０の表面と同一面となるようにする。これに
より図４に示した二重ポリシリコン構造が形成できる。
【００２１】図４に示した構造体は、トレンチ１４でそ
れぞれ整合した２個のＭＯＳトランジスタを有する。さ
らに、浅い第２トレンチ２０内に形成されたポリシリコ
ン層４０を用いて、１）第２絶縁層２４と絶縁層１０と
基板１２と組み合わせて用いた場合にはキャパシタを、
２）抵抗を、３）第２絶縁層２４と絶縁層１０からなり
トレンチ１４内に形成されたデバイスよりも厚いゲート
酸化物を有するトランジスタを構成する。さらにまたこ
れらの構造体を用いてアナログデバイスも製造できる。
実際のデバイスにおいては、電気接続（図示せず）がポ
リシリコン層４０とソース／ドレイン領域３４に電気的
接続が従来方法により行われる。
【００２２】図５は本発明の第２実施例を示す。この第
２実施例を形成するための最初のステップは、第１実施
例の図１，２に示したステップと同一である。トレンチ
１４，２０を形成した後、絶縁層２４がトレンチ１４の
底部と第２トレンチ２０の底部に形成される。絶縁層２
４は、例えばＳｉＯ2製である。第１トレンチ１４の底
部に形成された第２絶縁層２４は、基板１２の表面に直
接接触する。トレンチ１４内の絶縁層２４は、従来のＭ
ＯＳトランジスタのゲート酸化物層を構成する。第２絶
縁層２４の厚さはこの構造体の所望の特性により決定さ
れる。第２トレンチ２０の底部にある絶縁層２４は、第
１実施例で記載したのと同様に機能し、ＳｉＯ2製であ
る。
【００２３】次に、図５に示すようにポリシリコン層５
０をその後ブランケット方式で堆積する。この堆積され
たポリシリコン層５０の表面をその後処理して（例、Ｃ
ＭＰを用いて）、ポリシリコン層５０の表面と絶縁層１
０の表面とが同一面となるようにする。平面化プロセス
を行った後、標準のポリシリコンの異方性エッチングを
実行して、トレンチ１４内のポリシリコン４０と第２ト
レンチ２０内のポリシリコンのレベルを絶縁層１０の表
面のレベル以下にする。この表面からの距離は、十分深
く、イオン注入バリア層５２がポリシリコンの上のスペ
ースを占有するようにして、注入されたイオンがポリシ
リコンを貫通しない程度とする。
【００２４】具体的に説明すると、イオン注入バリア層
５２をブランケット方式でその後堆積し、イオン注入バ
リア層５２を処理して（例えば、ＣＭＰを用いて）イオ
ン注入バリア層５２の表面が絶縁層１０の表面と同一と
なるようにする。かくしてイオン注入の自己整合構造体
が形成される。イオン注入バリア層５２の目的は第１実
施例と同一である。イオン注入バリア層５２は、前記の
機能を実行するのに十分な材料から構成される。このよ
うなイオン注入バリア層５２の材料は、上記した通りで
ある。
【００２５】第２実施例においては、イオン注入を実行
して薄くドープした拡散領域３２（図５）を形成する。
薄くドープした拡散領域３２を形成した後、この構造体
をアニール処理する。トランジスタのソース領域とドレ
イン領域をさらにイオン注入することにより形成し、こ
れらのイオン注入が終了した後、再びアニール処理す
る。別法として全てのイオン注入を実行した後、アニー
ル処理をしてもよい。
【００２６】これらのソース領域とドレイン領域は、図
５のソース／ドレイン領域３４で示す。注入されるイオ
ンの選択およびその注入エネルギは、得られる素子の所
望の電気的特性により決定される。イオン注入は、標準
の処理技術（例えば、所望のイオン注入領域を露出する
ためにパターン化されたフォトレジスト材料のマスクを
通して）に従って行われる。
【００２７】イオン注入バリア層５２（図５）は、その
後選択的エッチング（例えば、化学エッチング）により
除去してイオン注入バリア層５２の下のポリシリコン層
５０を露出させる。その後、従来方法によりポリシリコ
ン層４０とソース／ドレイン領域３４への電気的接続を
行う。
【００２８】第３の実施例を図６−１０を参照して説明
する。絶縁層２０５が基板２１０の上に形成される。絶
縁層２０５は、ＳｉＯ2製で均一な厚さ（深さ）を有す
る。基板２１０は、Ｓｉ，ＧａＡｓ，Ｇｅあるいは他の
基板２１０に適した公知の材料である。基板２１０と絶
縁層２０５との間にさらに別の層があってもかまわな
い。絶縁層２０５の厚さは、使用されるプロセスおよび
技術と基板２１０の表面形状に依存して変動する。
【００２９】その後、ストップ層２１０を絶縁層２０５
の上に形成する。ストップ層２１０は例えばＴｉＮ製で
ある。絶縁層２０５は、以下に説明するようなエッチス
トップ層である。さらに第２絶縁層２１５を絶縁層２０
５の上に形成する。この第２絶縁層２１５は、例えばＳ
ｉＯ2製である。次にレジスト層２２０（図７）を第２
絶縁層２１５の上に形成し、以下に説明するようにパタ
ーン化する。この第２絶縁層２１５をエッチングしてト
レンチ１２０（図８）を形成する。
【００３０】このエッチングプロセスは、絶縁層２１５
をストップ層２１０よりも速い速度でエッチングするよ
うな選択的エッチングプロセスである。言い換えると、
ストップ層２１０は絶縁層２１５をエッチングするのに
用いられるエッチングプロセスに対し耐性を有する。こ
のプロセスを用いてエッチングプロセスの間形成された
トレンチ１２０の深さを正確に制御する。
【００３１】図９に示すように、第２レジスト層２３０
を第２絶縁層２１５の上に形成する。この第２レジスト
層２３０を上記したようにパターン化する。第２絶縁層
２１５とストップ層２１０と絶縁層２０５は、各層の材
料を選択的にエッチングするプロセスを用いてトレンチ
１４０を形成する。言い換えるとストップ層２１０はト
レンチ１４０をエッチングするのに用いられるエッチン
グプロセスに対しては耐性を許さない。
【００３２】エッチングプロセスの後、第２レジスト層
２３０の残りの部分を除去する。トレンチ１４０は、図
１−５に示したトレンチ１４に類似し、トレンチ１２０
は図１−５に示したトレンチ２０に類似する。トレンチ
１４０，１２０が一旦形成されると、層１２４，ポリヂ
コン層４０，５０および／またはイオン注入バリア層５
２に類似の層が第１実施例と第２実施例で説明したよう
に形成されて、ポリシリコンデバイスを形成する。
【００３３】図１１−１３は、第１と第２と第３の実施
例を用いて形成した素子を示す。図１１の素子は、ＳＲ
ＡＭである。図１１に示した実施例においては、レジス
タ３００をトレンチ１２０または２０を具備する構造体
を用いて形成され、トランジスタ３１０はトレンチ１４
または１４０で形成された構造を用いて形成される。そ
の後金属層を形成して、相互接続レジスタ３００とトラ
ンジスタ３１０を接続する。
【００３４】図１２の素子は、別のＳＲＡＭのセルであ
る。図１２に示した実施例においては、トランジスタ４
００はトレンチ１２０または２０内に形成され、トラン
ジスタ４１０はトレンチ１４または１４０内に形成され
た構造体を用いて形成される。その後金属層を形成して
相互接続トランジスタ４００とトランジスタ４０５とを
接続する。
【００３５】図１３の素子は、ＤＲＡＭセルである。図
１３に示した実施例においては、レジスタ５００は浅い
トレンチ１２０または１２内に形成された構造を用いて
形成される。トランジスタ５１０は、トレンチ１４，１
４０内に形成された構造体を用いて形成される。この後
金属層を相互接続レジスタ５００とトランジスタ５０５
を接続するよう形成される。
【発明の効果】 【図面の簡単な説明】
【図１】本発明の第１実施例による集積回路の製造方法
の第１段階を示す図
【図２】本発明の第１実施例による集積回路の製造方法
の第２段階を示す図
【図３】本発明の第１実施例による集積回路の製造方法
の第３段階を示す図
【図４】本発明の第１実施例による集積回路の製造方法
の第４段階を示す図
【図５】本発明の第２実施例によりポリシリコン層を堆
積しエッチングした後、注入バリア層を堆積し平面化し
た後の二重ポリシリコン構造の断面図
【図６】本発明の第３実施例による集積回路の製造方法
の第１段階を示す図
【図７】本発明の第３実施例による集積回路の製造方法
の第２段階を示す図
【図８】本発明の第３実施例による集積回路の製造方法
の第３段階を示す図
【図９】本発明の第３実施例による集積回路の製造方法
の第４段階を示す図
【図１０】本発明の第３実施例による集積回路の製造方
法の第５段階を示す図
【図１１】第１実施例を用いた回路を表す図
【図１２】第２実施例を用いた回路を表す図
【図１３】第３実施例を用いた回路を表す図
【符号の説明】
１０ 第１絶縁層 １２ 基板 １４ 第１トレンチ ２０ 第２トレンチ ２４ 第２絶縁層 ３０，５２ イオン注入バリア層 ３２ 薄くドープした拡散領域 ３４ ソース／ドレイン領域 ４０，５０ ポリシリコン層 １２０，１４０ トレンチ １２４ 酸化物層 ２０５ 第１絶縁層 ２１０ 基板 ２１０ ストップ層 ２１５ 第２絶縁層 ２２０ 第１レジスト層 ２３０ 第２レジスト層
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8244 Ｈ０１Ｌ 27/10 ６７１Ｚ 27/11 27/108 21/8242 (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 セーレッシュ チッティペディー アメリカ合衆国，18104 ペンシルヴェニ ア，アレンタウン，レネープ トレール 308 (72)発明者 マイケル ジェームス ケリー アメリカ合衆国，18069 ペンシルヴェニ ア，オレフィールド，コロンブスビル 2970

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】 （Ａ）第１絶縁層（１０）を形成するス
    テップと、 （Ｂ）前記第１絶縁層（１０）の中に異なる深さの少な
    くとも第１トレンチ（１４）と第２トレンチ（２０）を
    形成するステップと、 （Ｃ）前記第１トレンチと第２トレンチ内にポリシリコ
    ン材料層（４０または５０）を形成するステップとを有
    することを特徴とする集積回路の形成方法。
  2. 【請求項２】 前記第１トレンチ（１４）は、第２トレ
    ンチ（２０）よりも深く、 （Ｄ）前記第２トレンチ（２０）を形成する前に第１ト
    レンチ（１４）を形成するステップをさらに含むことを
    特徴とする請求項１記載の方法。
  3. 【請求項３】 （Ｅ）前記第１トレンチと第２トレンチ
    内に第２絶縁層（２４）を形成するステップをさらに有
    することを特徴とする請求項１記載の方法。
  4. 【請求項４】 （Ｆ）前記第１トレンチと第２トレンチ
    内にイオン注入バリア層（３０または５２）を形成する
    ステップを有し、 前記注入されたイオンが、第２絶縁層（２４）内に入る
    のを阻止することを特徴とする請求項３記載の方法。
  5. 【請求項５】 前記イオン注入バリア層（３０または５
    ２）は、第１トレンチと第２トレンチ内にのみ形成され
    ることを特徴とする請求項４記載の方法。
  6. 【請求項６】 （Ｇ）イオンを第１絶縁層（１０）内に
    注入するステップをさらに有することを特徴とする請求
    項１記載の方法。
  7. 【請求項７】 （Ｈ）イオン注入バリア層（３０または
    ５２）を除去するステップをさらに有することを特徴と
    する請求項６記載の方法。
  8. 【請求項８】 （Ｉ）イオン注入バリア層（３０または
    ５２）を除去するステップと、 （Ｊ）その後前記第１トレンチと第２トレンチ内にポリ
    シリコン材料層（４０または５０）を形成するステップ
    をさらに有することを特徴とする請求項６記載の方法。
  9. 【請求項９】 （Ｋ）イオンを第１絶縁層（１０）内に
    注入するステップをさらに有することを特徴とする請求
    項４記載の方法。
  10. 【請求項１０】 （Ｌ）第１構造体を形成するために第
    １トレンチ（４０）内に第２絶縁材料層（２４）を形成
    するステップと、 （Ｍ）第２構造体を形成するために第２トレンチ（２
    ０）内に第２絶縁材料層（２４）を形成するステップと
    をさらに有することを特徴とする請求項１記載の方法。
  11. 【請求項１１】 少なくとも２個の第１構造体と少なく
    とも２個の第２構造体とを有し、 （Ｎ）ＳＲＡＭセルを構成するために、少なくとも２つ
    の第１構造体と第２構造体とを相互接続するステップを
    さらに有することを特徴とする請求項１０記載の方法。
  12. 【請求項１２】 （Ｏ）ＤＲＡＭセルを形成するために
    第１構造体と第２構造体を接続するステップをさらに有
    することを特徴とする請求項１０記載の方法。
  13. 【請求項１３】 基板（１２）と、 前記基板上に形成された第１絶縁層（１０）と、 前記第１絶縁層（１０）内に異なる深さの第１トレンチ
    （１４）と第２トレンチ（２０）と、 前記トレンチ内に形成された第３絶縁層（２４）と、 前記トレンチ内に形成されたポリシリコン層（４０また
    は５０）とを有することを特徴とする集積回路。
  14. 【請求項１４】 前記ポリシリコン層（４０または５
    ０）は第３絶縁層（２４）の上に形成されることを特徴
    とする請求項１３記載の集積回路。
  15. 【請求項１５】 前記ポリシリコン層（４０または５
    ０）の上部表面と第１絶縁層（１０）の上部表面とはほ
    ぼ同一面にあることを特徴とする請求項１４記載の集積
    回路。
  16. 【請求項１６】 前記第２絶縁層と第１絶縁層との間に
    形成された第２絶縁層とストップ層（２１０）をさらに
    有することを特徴とする請求項１３記載の集積回路。
  17. 【請求項１７】 前記第２トレンチは、ストップ層を貫
    通して形成され、前記第１トレンチの底部は、前記スト
    ップ層の上部表面であることを特徴とする請求項１６記
    載の集積回路。
  18. 【請求項１８】 基板と前記第１絶縁層との間に形成さ
    れた第２絶縁層と、 前記第１絶縁層と第２絶縁層との間に形成されたストッ
    プ層と、 をさらに有することを特徴とする請求項１３記載の集積
    回路。
  19. 【請求項１９】 （Ａ）前記第１絶縁層（２０５）を形
    成するステップと、 （Ｂ）前記第１絶縁層（２０５）の上にバリア層（２１
    ０）を形成するステップと、 （Ｃ）前記バリア層（２１０）の上に第２絶縁層（２１
    ５）を形成するステップと、 （Ｄ）第２絶縁層（２１５）内に第１トレンチ（１２
    ０）を形成するステップと、 （Ｅ）前記第１絶縁層（２０５）とバリア層（２１０）
    と第２絶縁層（２１５）を貫通して第２トレンチ（１４
    ０）を形成するステップとを有することを特徴とする集
    積回路の形成方法。
  20. 【請求項２０】 （Ｆ）前記第１トレンチと第２トレン
    チ内に第３絶縁層（２４）を形成するステップをさらに
    有することを特徴とする請求項１９記載の方法。
  21. 【請求項２１】 （Ｌ）第１構造体を形成するために第
    １トレンチ（１２０）内にポリシリコン層（４０または
    ５０）を形成するステップと、 （Ｍ）第２構造体を形成するために第２トレンチ（１４
    ０）内にポリシリコン層（４０または５０）を形成する
    ステップとをさらに有することを特徴とする請求項２０
    記載の方法。
  22. 【請求項２２】 少なくとも２個の第１構造体と少なく
    とも２個の第２構造体とを有し、 （Ｎ）ＳＲＡＭセルを構成するために、少なくとも２つ
    の第１構造体と第２構造体とを相互接続するステップを
    さらに有することを特徴とする請求項２１記載の方法。
  23. 【請求項２３】 （Ｏ）ＤＲＡＭセルを形成するために
    第１構造体と第２構造体を接続するステップをさらに有
    することを特徴とする請求項２１記載の方法。
  24. 【請求項２４】 （Ｆ）前記第１トレンチと第２トレン
    チ内にイオン注入バリア層（３０または５２）を形成す
    るステップを有し、 前記注入されたイオンが第３絶縁層の一部内に入るのを
    阻止することを特徴とする請求項２０記載の方法。
  25. 【請求項２５】 前記イオン注入バリア層（３０または
    ５２）は、第１トレンチと第２トレンチ内にのみ形成さ
    れることを特徴とする請求項２４記載の方法。
  26. 【請求項２６】 （Ｈ）イオン注入バリア層（３０また
    は５２）を除去するステップをさらに有することを特徴
    とする請求項２４記載の方法。
  27. 【請求項２７】 （Ｉ）イオン注入バリア層（３０また
    は５２）を除去するステップと、 （Ｊ）その後前記第１トレンチと第２トレンチ内にポリ
    シリコン材料層（４０または５０）を形成するステップ
    をさらに有することを特徴とする請求項２４記載の方
    法。
  28. 【請求項２８】 前記イオン注入バリア層（３０または
    ５２）は窒化シリコン，窒化タンタル，窒化チタン，窒
    化タングステン，窒化ジルコニウムのうちの少なくとも
    １つを含むことを特徴とする請求項２４記載の方法。
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