JPH07131000A - 電界効果型半導体装置の製造方法 - Google Patents
電界効果型半導体装置の製造方法Info
- Publication number
- JPH07131000A JPH07131000A JP29431193A JP29431193A JPH07131000A JP H07131000 A JPH07131000 A JP H07131000A JP 29431193 A JP29431193 A JP 29431193A JP 29431193 A JP29431193 A JP 29431193A JP H07131000 A JPH07131000 A JP H07131000A
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Abstract
(57)【要約】
【目的】 凹（コンケーブ）型トランジスタの溝をゲー
ト電極で確実に埋めて、ソース及びドレイン間のパンチ
スルー耐性を高める。 【構成】 形成すべき溝１４のパターンのレジスト２４
をマスクにして、Ｓｉ基板１１上のＳｉＮ膜２３に開口
２３ａを形成し、更にＳｉ基板１１に溝１４を形成す
る。そして、等方性エッチングで開口２３ａの幅を広く
し、溝１４及び開口２３ａ内にゲート電極を埋め込む。
このため、溝１４に対してゲート電極が位置ずれするこ
とがあり得ず、ソース及びドレインが溝１４の底部に形
成されるのを確実に防止することができる。
ト電極で確実に埋めて、ソース及びドレイン間のパンチ
スルー耐性を高める。 【構成】 形成すべき溝１４のパターンのレジスト２４
をマスクにして、Ｓｉ基板１１上のＳｉＮ膜２３に開口
２３ａを形成し、更にＳｉ基板１１に溝１４を形成す
る。そして、等方性エッチングで開口２３ａの幅を広く
し、溝１４及び開口２３ａ内にゲート電極を埋め込む。
このため、溝１４に対してゲート電極が位置ずれするこ
とがあり得ず、ソース及びドレインが溝１４の底部に形
成されるのを確実に防止することができる。
Description
【０００１】
【産業上の利用分野】本願の発明は、凹（コンケーブ）
型トランジスタと称されている電界効果型半導体装置の
製造方法に関するものである。
型トランジスタと称されている電界効果型半導体装置の
製造方法に関するものである。
【０００２】
【従来の技術】図３は、凹型トランジスタの製造方法の
一従来例を示している。この一従来例では、図３（ａ）
に示すＳｉ基板１１にＬＯＣＯＳ法等で素子分離領域１
２（図２（ｄ））を形成し、この素子分離領域１２に囲
まれている部分を素子活性領域１３（図２（ｄ））にす
る。
一従来例を示している。この一従来例では、図３（ａ）
に示すＳｉ基板１１にＬＯＣＯＳ法等で素子分離領域１
２（図２（ｄ））を形成し、この素子分離領域１２に囲
まれている部分を素子活性領域１３（図２（ｄ））にす
る。
【０００３】その後、ウェルを形成するための不純物、
トランジスタの閾値電圧を調整するための不純物、トラ
ンジスタのチャネル部の深い位置でのソース及びドレイ
ン間のパンチスルーを防止するための不純物、及びチャ
ネルストッパを形成するための不純物等を、Ｓｉ基板１
１にイオン注入する。そして、Ｓｉ基板１１のうちで凹
型トランジスタのチャネル部を形成すべき領域に溝１４
を形成した後、熱酸化を行って、溝１４の内面を含む素
子活性領域１３の表面の全体にゲート酸化膜としてのＳ
ｉＯ2 膜１５を形成する。
トランジスタの閾値電圧を調整するための不純物、トラ
ンジスタのチャネル部の深い位置でのソース及びドレイ
ン間のパンチスルーを防止するための不純物、及びチャ
ネルストッパを形成するための不純物等を、Ｓｉ基板１
１にイオン注入する。そして、Ｓｉ基板１１のうちで凹
型トランジスタのチャネル部を形成すべき領域に溝１４
を形成した後、熱酸化を行って、溝１４の内面を含む素
子活性領域１３の表面の全体にゲート酸化膜としてのＳ
ｉＯ2 膜１５を形成する。
【０００４】次に、図３（ｂ）に示す様に、多結晶Ｓｉ
膜１６をＣＶＤ法で全面に堆積させる。そして、図３
（ｃ）に示す様に、形成すべきゲート電極のパターンに
多結晶Ｓｉ膜１６上でレジスト１７を加工し、このレジ
スト１７をマスクにしたＲＩＥで、多結晶Ｓｉ膜１６を
ゲート電極のパターンに加工する。その後、この多結晶
Ｓｉ膜１６をマスクにした不純物のイオン注入で、多結
晶Ｓｉ膜１６の両側の素子活性領域１３にソース２１
（図２（ｄ））及びドレイン２２（図２（ｄ））を形成
する。
膜１６をＣＶＤ法で全面に堆積させる。そして、図３
（ｃ）に示す様に、形成すべきゲート電極のパターンに
多結晶Ｓｉ膜１６上でレジスト１７を加工し、このレジ
スト１７をマスクにしたＲＩＥで、多結晶Ｓｉ膜１６を
ゲート電極のパターンに加工する。その後、この多結晶
Ｓｉ膜１６をマスクにした不純物のイオン注入で、多結
晶Ｓｉ膜１６の両側の素子活性領域１３にソース２１
（図２（ｄ））及びドレイン２２（図２（ｄ））を形成
する。
【０００５】以上の様にして製造した凹型トランジスタ
では、ソース２１及びドレイン２２が溝１４の両側に形
成され、動作時にチャネルは溝１４を回り込む様に形成
されるので、ソース２１及びドレイン２２間のパンチス
ルー耐性が高いという特徴を有している。
では、ソース２１及びドレイン２２が溝１４の両側に形
成され、動作時にチャネルは溝１４を回り込む様に形成
されるので、ソース２１及びドレイン２２間のパンチス
ルー耐性が高いという特徴を有している。
【０００６】
【発明が解決しようとする課題】ところで、レジスト１
７をパターニングする際に溝１４に対する合わせずれが
なければ、図３（ｃ）に示した様に、ゲート電極である
多結晶Ｓｉ膜１６で溝１４を埋め込むことができ、溝１
４の両側にソース２１及びドレイン２２を形成すること
ができて、ソース２１及びドレイン２２間のパンチスル
ー耐性が高いという特徴を発揮することができる。
７をパターニングする際に溝１４に対する合わせずれが
なければ、図３（ｃ）に示した様に、ゲート電極である
多結晶Ｓｉ膜１６で溝１４を埋め込むことができ、溝１
４の両側にソース２１及びドレイン２２を形成すること
ができて、ソース２１及びドレイン２２間のパンチスル
ー耐性が高いという特徴を発揮することができる。
【０００７】しかし、レジスト１７をパターニングする
際に溝１４に対する合わせずれが大きければ、図３
（ｄ）に示す様に、多結晶Ｓｉ膜１６で溝１４を埋め込
むことができない。このため、溝１４の底部の一部にも
ソース２１またはドレイン２２が形成され、動作時にチ
ャネルは溝１４を回り込む様には形成されない。
際に溝１４に対する合わせずれが大きければ、図３
（ｄ）に示す様に、多結晶Ｓｉ膜１６で溝１４を埋め込
むことができない。このため、溝１４の底部の一部にも
ソース２１またはドレイン２２が形成され、動作時にチ
ャネルは溝１４を回り込む様には形成されない。
【０００８】そして、この様な凹型トランジスタでは、
ソース２１及びドレイン２２間のパンチスルー耐性が高
いという本来的な特徴を発揮することができない。従っ
て、図３に示した一従来例では、ソース２１及びドレイ
ン２２間のパンチスルー耐性が高い凹型トランジスタ
を、必ずしも製造することができなかった。
ソース２１及びドレイン２２間のパンチスルー耐性が高
いという本来的な特徴を発揮することができない。従っ
て、図３に示した一従来例では、ソース２１及びドレイ
ン２２間のパンチスルー耐性が高い凹型トランジスタ
を、必ずしも製造することができなかった。
【０００９】
【課題を解決するための手段】請求項１の電界効果型半
導体装置の製造方法は、半導体基板１１の溝１４をゲー
ト電極１６が埋め込んでいる電界効果型半導体装置の製
造方法において、前記半導体基板１１のうちで前記溝１
４を形成すべき領域上に開口２３ａを有するマスク層２
３を形成する工程と、前記マスク層２３をマスクにして
前記半導体基板１１に前記溝１４を形成する工程と、前
記溝１４及び前記開口２３ａ内に前記ゲート電極１６を
形成する工程とを有することを特徴としている。
導体装置の製造方法は、半導体基板１１の溝１４をゲー
ト電極１６が埋め込んでいる電界効果型半導体装置の製
造方法において、前記半導体基板１１のうちで前記溝１
４を形成すべき領域上に開口２３ａを有するマスク層２
３を形成する工程と、前記マスク層２３をマスクにして
前記半導体基板１１に前記溝１４を形成する工程と、前
記溝１４及び前記開口２３ａ内に前記ゲート電極１６を
形成する工程とを有することを特徴としている。
【００１０】請求項２の電界効果型半導体装置の製造方
法は、前記溝１４を形成した後に前記開口２３ａの幅を
広くする工程と、前記溝１４及び幅を広くした前記開口
２３ａ内に前記ゲート電極１６を形成する工程とを有す
ることを特徴としている。
法は、前記溝１４を形成した後に前記開口２３ａの幅を
広くする工程と、前記溝１４及び幅を広くした前記開口
２３ａ内に前記ゲート電極１６を形成する工程とを有す
ることを特徴としている。
【００１１】
【作用】請求項１の電界効果型半導体装置の製造方法で
は、溝１４を形成するために用いたマスク層２３の開口
２３ａ内にそのままゲート電極１６を形成しているの
で、溝１４に対してゲート電極１６が位置ずれすること
があり得ない。このため、ゲート電極１６で溝１４を確
実に埋め込むことができ、ゲート電極１６に対して自己
整合的にソース２１及びドレイン２２を形成すれば、こ
れらのソース２１及びドレイン２２が溝１４の底部に形
成されるのを確実に防止することができる。
は、溝１４を形成するために用いたマスク層２３の開口
２３ａ内にそのままゲート電極１６を形成しているの
で、溝１４に対してゲート電極１６が位置ずれすること
があり得ない。このため、ゲート電極１６で溝１４を確
実に埋め込むことができ、ゲート電極１６に対して自己
整合的にソース２１及びドレイン２２を形成すれば、こ
れらのソース２１及びドレイン２２が溝１４の底部に形
成されるのを確実に防止することができる。
【００１２】請求項２の電界効果型半導体装置の製造方
法では、マスク層２３の開口２３ａの幅を広くし、その
開口２３ａ内にゲート電極１６を形成しているので、溝
１４に対するゲート電極１６の重なり余裕を設けること
ができる。このため、ゲート電極１６で溝１４を完全に
埋め込むことができ、ゲート電極１６に対して自己整合
的にソース２１及びドレイン２２を形成すれば、これら
のソース２１及びドレイン２２が溝１４の底部に形成さ
れるのを完全に防止することができる。
法では、マスク層２３の開口２３ａの幅を広くし、その
開口２３ａ内にゲート電極１６を形成しているので、溝
１４に対するゲート電極１６の重なり余裕を設けること
ができる。このため、ゲート電極１６で溝１４を完全に
埋め込むことができ、ゲート電極１６に対して自己整合
的にソース２１及びドレイン２２を形成すれば、これら
のソース２１及びドレイン２２が溝１４の底部に形成さ
れるのを完全に防止することができる。
【００１３】
【実施例】以下、凹型トランジスタの製造に適用した本
願の発明の一実施例を、図１、２を参照しながら説明す
る。なお、図３に示した一従来例と対応する構成部分に
は、同一の符号を付してある。
願の発明の一実施例を、図１、２を参照しながら説明す
る。なお、図３に示した一従来例と対応する構成部分に
は、同一の符号を付してある。
【００１４】本実施例でも、図２（ｄ）に示す様に、Ｓ
ｉ基板１１にＬＯＣＯＳ法等で素子分離領域１２と素子
活性領域１３とを形成した後、ウェルを形成するための
不純物、トランジスタの閾値電圧を調整するための不純
物、トランジスタのチャネル部の深い位置でのソース及
びドレイン間のパンチスルーを防止するための不純物、
及びチャネルストッパを形成するための不純物等を、Ｓ
ｉ基板１１にイオン注入する。
ｉ基板１１にＬＯＣＯＳ法等で素子分離領域１２と素子
活性領域１３とを形成した後、ウェルを形成するための
不純物、トランジスタの閾値電圧を調整するための不純
物、トランジスタのチャネル部の深い位置でのソース及
びドレイン間のパンチスルーを防止するための不純物、
及びチャネルストッパを形成するための不純物等を、Ｓ
ｉ基板１１にイオン注入する。
【００１５】その後、Ｓｉ基板１１とのエッチング選択
比が大きい膜、例えばＳｉＮ膜２３を、ＣＶＤ法で全面
に堆積させる。このＳｉＮ膜２３の膜厚は、ゲート電極
として後に形成する多結晶Ｓｉ膜１６と同じ厚さにす
る。そして、Ｓｉ基板１１に形成すべき溝１４のパター
ンに、ＳｉＮ膜２３上でレジスト２４を加工する。
比が大きい膜、例えばＳｉＮ膜２３を、ＣＶＤ法で全面
に堆積させる。このＳｉＮ膜２３の膜厚は、ゲート電極
として後に形成する多結晶Ｓｉ膜１６と同じ厚さにす
る。そして、Ｓｉ基板１１に形成すべき溝１４のパター
ンに、ＳｉＮ膜２３上でレジスト２４を加工する。
【００１６】次に、図１（ｂ）に示す様に、レジスト２
４をマスクにしたエッチングで、ＳｉＮ膜２３に開口２
３ａを形成し、更にＳｉ基板１１に溝１４を形成する。
このときのエッチングはＳｉＯ2 との選択比が大きい条
件で行って、素子分離領域１２のＳｉＯ2 膜がエッチン
グされない様にする。
４をマスクにしたエッチングで、ＳｉＮ膜２３に開口２
３ａを形成し、更にＳｉ基板１１に溝１４を形成する。
このときのエッチングはＳｉＯ2 との選択比が大きい条
件で行って、素子分離領域１２のＳｉＯ2 膜がエッチン
グされない様にする。
【００１７】次に、図１（ｃ）に示す様に、ＳｉＮ膜２
３を等方性エッチングして、開口２３ａの幅を広くす
る。そして、ＳｉＮ膜２３を耐酸化マスクとして熱酸化
を行って、溝１４の内面を含む素子活性領域１３の露出
面にゲート酸化膜としてのＳｉＯ2 膜１５を形成する。
３を等方性エッチングして、開口２３ａの幅を広くす
る。そして、ＳｉＮ膜２３を耐酸化マスクとして熱酸化
を行って、溝１４の内面を含む素子活性領域１３の露出
面にゲート酸化膜としてのＳｉＯ2 膜１５を形成する。
【００１８】次に、図２（ａ）に示す様に、上面が略平
坦になる厚さまで多結晶Ｓｉ膜１６をＣＶＤ法で全面に
堆積させ、図２（ｂ）に示す様に、ＳｉＮ膜２３の上面
が露出するまで多結晶Ｓｉ膜１６をエッチバックする。
その後、図２（ｃ）に示す様に、ウエットエッチング等
でＳｉＮ膜２３を除去し、必要に応じて、多結晶Ｓｉ膜
１６及び素子活性領域１３の露出面を酸化する。
坦になる厚さまで多結晶Ｓｉ膜１６をＣＶＤ法で全面に
堆積させ、図２（ｂ）に示す様に、ＳｉＮ膜２３の上面
が露出するまで多結晶Ｓｉ膜１６をエッチバックする。
その後、図２（ｃ）に示す様に、ウエットエッチング等
でＳｉＮ膜２３を除去し、必要に応じて、多結晶Ｓｉ膜
１６及び素子活性領域１３の露出面を酸化する。
【００１９】次に、図２（ｄ）に示す様に、多結晶Ｓｉ
膜１６をマスクにした不純物のイオン注入で、多結晶Ｓ
ｉ膜１６の両側の素子活性領域１３にソース２１及びド
レイン２２を形成する。
膜１６をマスクにした不純物のイオン注入で、多結晶Ｓ
ｉ膜１６の両側の素子活性領域１３にソース２１及びド
レイン２２を形成する。
【００２０】以上の様な実施例で製造した凹型トランジ
スタでは、図１（ｂ）（ｃ）からも明らかな様に、レジ
スト２４のパターンで溝１４の幅ｘが決定され、等方性
エッチングで広げられた開口２３ａの幅でゲート長ｙが
決定される。従って、レジスト２４をパターニングする
ためのマスクの幅は、ゲート長よりも、溝１４に対する
多結晶Ｓｉ膜１６の重なり余裕ｙ−ｘ分だけ細く作成し
ておく必要がある。
スタでは、図１（ｂ）（ｃ）からも明らかな様に、レジ
スト２４のパターンで溝１４の幅ｘが決定され、等方性
エッチングで広げられた開口２３ａの幅でゲート長ｙが
決定される。従って、レジスト２４をパターニングする
ためのマスクの幅は、ゲート長よりも、溝１４に対する
多結晶Ｓｉ膜１６の重なり余裕ｙ−ｘ分だけ細く作成し
ておく必要がある。
【００２１】但し、溝１４に対する多結晶Ｓｉ膜１６の
重なり余裕が必要ない場合は、図１（ｃ）におけるＳｉ
Ｎ膜２３に対する等方性エッチングの工程が不要であ
り、ｘ＝ｙとして、多結晶Ｓｉ膜１６でゲート電極を形
成することもできる。
重なり余裕が必要ない場合は、図１（ｃ）におけるＳｉ
Ｎ膜２３に対する等方性エッチングの工程が不要であ
り、ｘ＝ｙとして、多結晶Ｓｉ膜１６でゲート電極を形
成することもできる。
【００２２】
【発明の効果】請求項１の電界効果型半導体装置の製造
方法では、ゲート電極で溝を確実に埋め込むことがで
き、ゲート電極に対して自己整合的にソース及びドレイ
ンを形成すれば、これらのソース及びドレインが溝の底
部に形成されるのを確実に防止することができるので、
ソース及びドレイン間のパンチスルー耐性が高い電界効
果型半導体装置を製造することができる。
方法では、ゲート電極で溝を確実に埋め込むことがで
き、ゲート電極に対して自己整合的にソース及びドレイ
ンを形成すれば、これらのソース及びドレインが溝の底
部に形成されるのを確実に防止することができるので、
ソース及びドレイン間のパンチスルー耐性が高い電界効
果型半導体装置を製造することができる。
【００２３】請求項２の電界効果型半導体装置の製造方
法では、ゲート電極で溝を完全に埋め込むことができ、
ゲート電極に対して自己整合的にソース及びドレインを
形成すれば、これらのソース及びドレインが溝の底部に
形成されるのを完全に防止することができるので、ソー
ス及びドレイン間のパンチスルー耐性が更に高い電界効
果型半導体装置を製造することができる。
法では、ゲート電極で溝を完全に埋め込むことができ、
ゲート電極に対して自己整合的にソース及びドレインを
形成すれば、これらのソース及びドレインが溝の底部に
形成されるのを完全に防止することができるので、ソー
ス及びドレイン間のパンチスルー耐性が更に高い電界効
果型半導体装置を製造することができる。
【図１】本願の発明の一実施例の前半の工程を順次に示
す側断面図である。
す側断面図である。
【図２】一実施例の後半の工程を順次に示しており、
（ａ）〜（ｃ）は側断面図、（ｄ）は平面図である。
（ａ）〜（ｃ）は側断面図、（ｄ）は平面図である。
【図３】（ａ）〜（ｃ）は本願の発明の一従来例の工程
を順次に示す側断面図であり、（ｄ）はゲート電極が位
置ずれした場合を示す側断面図である。
を順次に示す側断面図であり、（ｄ）はゲート電極が位
置ずれした場合を示す側断面図である。
１１ Ｓｉ基板 １４ 溝 １６ 多結晶Ｓｉ膜 ２３ ＳｉＮ膜 ２３ａ 開口
Claims (2)
- 【請求項１】 半導体基板の溝をゲート電極が埋め込ん
でいる電界効果型半導体装置の製造方法において、 前記半導体基板のうちで前記溝を形成すべき領域上に開
口を有するマスク層を形成する工程と、 前記マスク層をマスクにして前記半導体基板に前記溝を
形成する工程と、 前記溝及び前記開口内に前記ゲート電極を形成する工程
とを有することを特徴とする電界効果型半導体装置の製
造方法。 - 【請求項２】 前記溝を形成した後に前記開口の幅を広
くする工程と、 前記溝及び幅を広くした前記開口内に前記ゲート電極を
形成する工程とを有することを特徴とする請求項１記載
の電界効果型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29431193A JPH07131000A (ja) | 1993-10-29 | 1993-10-29 | 電界効果型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29431193A JPH07131000A (ja) | 1993-10-29 | 1993-10-29 | 電界効果型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07131000A true JPH07131000A (ja) | 1995-05-19 |
Family
ID=17806059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29431193A Pending JPH07131000A (ja) | 1993-10-29 | 1993-10-29 | 電界効果型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07131000A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100705308B1 (ko) * | 1998-08-26 | 2007-04-11 | 루센트 테크놀러지스 인크 | 집적 회로들에서의 이중 폴리실리콘 구조들 및 이들을 제조하는 방법 |
| US7326621B2 (en) | 2003-12-19 | 2008-02-05 | Samsug Electronics Co., Ltd. | Method of fabricating a recess channel array transistor using a mask layer with a high etch selectivity with respect to a silicon substrate |
-
1993
- 1993-10-29 JP JP29431193A patent/JPH07131000A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100705308B1 (ko) * | 1998-08-26 | 2007-04-11 | 루센트 테크놀러지스 인크 | 집적 회로들에서의 이중 폴리실리콘 구조들 및 이들을 제조하는 방법 |
| US7326621B2 (en) | 2003-12-19 | 2008-02-05 | Samsug Electronics Co., Ltd. | Method of fabricating a recess channel array transistor using a mask layer with a high etch selectivity with respect to a silicon substrate |
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