JP2895553B2 - 半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、MIS（Metal Insulator Semiconductor）
型半導体装置、特に微細なMOS（Metai Oxide Semicondu
ctor）FET（Field Effect Transistor）の構造及びその
製造方法に関するものである。

（従来の技術） 半導体集積回路の高集積化を図るためには、集積回路
を構成する個々の半導体装置の占有面積の縮小化が重要
になる。半導体集積回路に組み込まれるMOSFETについて
も上記縮少化が必須であり、このため、ゲート長の短縮
化が行われている。

しかし、ゲート長を短縮した場合、閾値電圧の低下
や、サブスレッショルド領域でのパンチスルーに起因し
たリーク電流の発生といった、いわゆる短チャネル効果
が生じてしまう。

そこで、この問題を解決するために、例えば特開昭61
−263277号公報に開示されているようないわゆる埋め込
みゲートトランジスタがあった。以下、このトランジス
タの構造につき第４図（Ａ）及び（Ｂ）を参照して説明
する。ここで、第４図（Ａ）はこの埋め込みゲートトラ
ンジスタを概略的に示した平面図、第４図（Ｂ）はこの
トランジスタを第４図（Ａ）中のＩ−Ｉ線に沿って切っ
て概略的に示した断面図である。但し、第４図（Ａ）に
おいては、第４図（Ｂ）に示した構成成分のうちの中間
絶縁膜25、配線29の図示を省略している。

この埋め込みゲートトランジスタにおいては、シリコ
ン基板11のフィールド酸化膜13によって囲まれたアクテ
ィブ領域15中の所定領域に浅い深さの溝17が設けられて
いる。さらに、この溝17の底面及び側面にはゲート酸化
膜19が設けられている。さらに、ゲート酸化膜19が設け
られた溝17内にはゲート電極21が埋め込まれている。ま
た、アクティブ領域15の溝17を挟んだ両側領域には、ソ
ース・ドレイン領域となる拡散層23（以下、ソース・ド
レイン領域23）がそれぞれ設けられている。さらに、フ
ィールド酸化膜13上及びアクティブ領域15上に中間絶縁
膜25が設けられている。さらに、この中間絶縁膜25のソ
ース・ドレイン領域23と対向する領域の所定部分にはコ
ンタクトホール27が設けられている。そして、このコン
タクホール27を通してソース・ドレイン領域23に配線29
が接続されている。

この埋め込みゲートトランジスタによれば、チャネル
は、シリコン基板11中の溝17の側面及び底面に沿って一
方のソース・ドレイン領域23から他方のソース・ドレイ
ン領域23間に形成される。

このため、ゲート長を短縮してもチャネル長が溝底を
迂回する分長くなるので短チャネル効果の低減が図れ
た。

また、比例縮少則に従うためにはソース・ドレインの
接合深さを浅くする必要があるが、この埋め込みゲート
トランジスタによれば、実効的な接合深さを溝17の深さ
によって制御出来るので、この点においても有利であっ
た。

（発明が解決しようとする課題） しかしながら、従来の埋め込みゲートトランジスタで
は、配線のためのコンタクトホールをシリコン基板表面
上から形成するため、ソース・ドレイン領域の平面積が
広く必要になり、その分ソース・ドレインによる寄生容
量が増大し半導体装置の動作の高速化の妨げになるとい
う問題点があった。

また、フィールド酸化膜によって素子分離を行ってい
るため、フィールド酸化膜形成時のアクティブ領域への
酸化膜の張り出し、すなわちバーズビークが発生し、微
細化の妨げになるという問題点があった。

また、一般に、半導体集積回路を形成する場合にはフ
ィールド酸化膜形成工程前に、シリコン基板のフィール
ド酸化膜形成予定領域の下側部分にリーク電流を阻止す
るために不純物を注入して基板濃度の高い部分（チャネ
ルストップ層）を形成する。しかし、その後の製造工程
中でのフィールド酸化膜形成時の熱処理をはじめとする
種々の熱処理工程によって、チャネルストップ層の不純
物がフィールド酸化膜中やシリコン基板中に再拡散する
ので、チャネルストップ層のアクティブ領域との境界付
近の不純物濃度は低下してしまう。

チャネルストップ層のこのような不純物濃度低下があ
ると、上述の埋め込みゲートトランジスタの場合では、
溝側壁とフィールド酸化膜とが接している部分（第４図
（Ａ）中にＰ又はＱで示す部分）でのチャネルストップ
機能が損なわれるので、これに起因してこの部分にソー
ス及びドレイン領域間のリーク経路（溝底を迂回する本
来のチャネルとは別のチャネル）が構成されてしまうと
いう問題点があった。

このようなリーク経路が構成された埋め込みゲートト
ランジスタにおいては、例えばサブスレッショルド特性
が、理想的な特性に対し異常なものになる等種々の弊害
が生じる。

なお、リーク経路が構成されるのを防止するために、
シリコン基板のチャネルストップ層形成予定領域に不純
物を高濃度に注入することも考えられるが。そうすると
不純物がアクティブ領域にも拡散してしまい、トランジ
スタの閾値電圧の変動や駆動能力の低下等という新たな
問題点が発生してしまう。

この出願はこのような点に鑑みなされたものであり、
従ってこの出願の第一発明の目的は、ソース・ドレイン
領域の平面積の低減、素子分離領域の平面積の低減及び
上記リーク経路発生の防止が図れる半導体装置を提供す
ることにある。

また、この出願の第二発明の目的は、第一発明の半導
体装置を簡易に製造出来る方法を提供することにある。

（課題を解決するための手段） この第一発明の目的の達成を図るため、第一発明の半
導体装置によれば、 半導体基板に溝が設けられており、 前記半導体基板の前記溝が設けられた領域以外の領域
上に第１の絶縁膜を具え、 前記溝の側壁の下部上及び前記溝の底部上に第２の絶
縁膜を具え、 前記溝内の前記第２の絶縁膜で囲まれた領域にゲート
電極を具、 前記溝の側壁のうちの対向する１組の側壁の前記第２
の絶縁膜が設けられていない領域にソース・ドレイン層
を具え、 前記溝の側壁のうちのソース・ドレイン層が設けられ
た側壁以外の側壁を絶縁物で構成してあり、及び、 前記第１の絶縁膜上及びソース・ドレイン層を具える
前記側壁上に亙って設けられたソース・ドレイン層用の
配線と、 前記溝内のゲート電極上側の空間に埋め込まれた絶縁
物と、 該絶縁物に設けた開口を介してゲート電極に接続され
たゲート電極用の配線とを具える。

然も、前記ソース・ドレイン層用の配線を、前記第１
の絶縁膜上に設けた第１の配線部と、前記溝の側壁上に
設けた第２の配線部とで構成してあり、かつ、溝内のゲ
ート電極上側の空間に埋め込まれた前記絶縁物を、前記
ゲート電極側から順に積層されたシリコン窒化膜及びシ
リコン酸化膜で構成してあり、かつ、該シリコン酸化膜
は前記ソース・ドレイン層用の配線に接するサイドウオ
ールであることを特徴とする。

また、この出願の第二発明の目的を図るため、この第
二発明の半導体装置の製造方法によれば、 半導体基板に第１の溝を２本、互いに平行にかつ所定
距離離間させ形成する工程と、 前述の第１の溝内及び前述の半導体基板上に第１の絶
縁膜を表面が平坦になるよう形成する工程と、 前述の第１の絶縁膜上に第１の導電性膜及び中間絶縁
膜をこの順に形成する工程と、 該中間絶縁膜上に前述の第１の溝に直交するストライ
プ状の開口部を有するマスクを形成する工程と、 前述の中間絶縁膜、第１の導電性膜及び第１の絶縁膜
の前述のマスクから露出する部分を前述の半導体基板表
面が露出するまで除去する工程と、 前述の第１の溝内に残存する第１の絶縁膜部分をマス
クとして第１の溝間の半導体基板部分に前述の第１の溝
より深さが浅い第２の溝を形成する工程と、 該中間絶縁膜表面から前述の半導体基板に、前述の第
１の溝に直交する溝であってその深さが前述の第１の溝
より浅い第２の溝を形成する工程と、 該第２の溝の内壁に第２の絶縁膜を形成する工程と、 該第２の絶縁膜形成済みの第２の溝の底面から所定の
高さまでの領域にゲート電極を埋め込む工程と、 該ゲート電極上に第３の絶縁膜を形成する工程と、 該第２の溝のゲート電極が埋め込まれた領域より上部
の側壁のうちの前述の第１の溝間に挟まれる側壁ソース
・ドレイン層を形成する工程と、 ソース・ドレイン層形成後、該第２の溝のゲート電極
が埋め込まれた領域より上部の第２の絶縁膜部分を除去
する工程と、 第２の絶縁膜部分の除去後、第２の溝内及び前述の前
記中間絶縁膜上に第２の導電性膜を形成する工程と、 該第２の導電性膜、前述の中間絶縁膜及び第１の導電
性膜夫々を同一のマスクを用いパターニングして第１の
導電性膜のパタンから成るソース・ドレイン層用の第１
の配線部を形成する工程と、 異方性エッチングにより第２の導電性膜の前述のパタ
ーニング部分を前述の中間絶縁膜表面が露出するまで除
去して、第２の溝のソース・ドレイン層が形成された側
壁に前述の第２の導電性膜部分から成り前述の第１の配
線部に接する第２の配線部を形成する工程と、 該第２の配線部形成後、前述の第２の溝内の所定の高
さまで第４の絶縁膜を形成する工程と、 該第４の絶縁膜を有する試料上に該第４の絶縁膜のエ
ッチング時に耐性を有する第５の絶縁膜を形成する工程
と、 異方性エッチングにより前述の第５の絶縁膜を前述の
第４の絶縁膜が露出するまで除去して前述の第２の溝側
壁に第５の絶縁膜のサイドウォールを形成する工程と、 該サイドウォールをマスクとし前述の第４の絶縁膜及
び前述の第３の絶縁膜に開口を形成する工程と、 該開口を通してゲート電極に接続される配線を形成す
る工程と を含むことを特徴とする。

（作用） この出願の第一発明の構成によれば、第１の絶縁膜は
素子分離の膜として作用する。そして、この第１の絶縁
膜は公知の薄膜形成方法により形成出来るのでバーズビ
ークが発生することがない。

さらに、溝の側壁にソース・ドレイン層を設けてあ
り、さらに、ソース・ドレイン層用の配線は溝の側壁に
おいてソース・ドレイン層に接続してあるので、ソース
・ドレイン層の基板主面に占める平面積を、従来の場合
に比し縮少出来る。

さらに、ゲート電極用の配線を、溝が形成されている
平面内に設けてあるのでゲート電極用配線の形成領域を
特別に設ける必要がない。

さらに、従来問題となっていたリーク経路が形成され
る危険性のある領域（第４図（Ａ）中のＰ及びＱで示し
た領域）は半導体基板ではなく絶縁物によって構成され
るので、リーク経路の発生が防止される。

また、第二発明の構成によれば、ゲート電極を埋め込
むための第２の溝は、第１の溝に埋め込んだ第１の絶縁
膜部分をマスクの一部としたセルフアラインにより形成
される。さらに、マスクの一部として用いた第１の溝に
埋め込んだ第１の絶縁膜部分は、第２の溝形成後にはそ
のまま第２の溝の側壁のうちの２面の側壁を構成する。
従って、ソース・ドレイン層が形成される予定の側壁以
外の側壁が絶縁物で構成されたゲート電極埋め込み用の
溝が容易に得られる。

また、ソース・ドレイン層用の配線のうちの第１の配
線部を形成するための薄膜として第１の導電性膜を第２
の溝形成前に予め半導体基板上側に形成しているので、
半導体基板に第２の溝を形成すると第１導電性膜が第２
の溝の側壁側で露出される。このため、その後、第２の
溝の側壁に第２の配線部を形成することにより、第１の
配線部及び第２の配線部から成るソース・ドレイン層用
の配線が容易に形成される。

また、ソース・ドレイン層用の配線形成後に第２の溝
内に第４の絶縁膜及び第５の絶縁膜をこの順に形成し、
さらに第２の溝側壁に第５の絶縁膜のサイドウォールを
形成し、該サイドウォールをマスクとし前述の第４の絶
縁膜及び前述の第３の絶縁膜に開口を形成するので、ゲ
ート電極用の配線のための開口がセルフアラインで精度
良く形成出来る。

（実施例） 以下、図面を参照して第一発明の半導体装置の実施例
の説明と、第二発明の半導体装置の製造方法の実施例の
説明とを順に行う。なお、説明に用いる各図は、この発
明を理解出来る程度に各構成成分の寸法、形状及び配置
関係を概略的に示してある。

第一発明の説明 先ず、第１図を参照して実施例の半導体装置の構造に
つき説明する。ここで、第１図は実施例の半導体装置を
一部切り欠いて示した斜視図である。

この実施例の半導体装置においては、半導体基板とし
ての例えばシリコン基板31に平面形状が長方形で深さが
所定の値の溝33が設けてある。ここで、長方形の短辺
（第１図中ｘで示す方向）の寸法はゲート長によってま
た長辺（第１図中ｙで示す方向）の寸法はゲート幅によ
って決定する。また、溝33の深さは、溝33の下部にゲー
ト電極（後述する）を埋め込むことが出来さらに溝33の
上部の側壁にソース・ドレイン層（後述する）が形成出
来る程度の深さが必要であるが、具体的には設計に応じ
て決定する。

さらにこの実施例の半導体装置においては、シリコン
基板31の溝33が設けられた領域以外の領域上（主面上）
に第１の絶縁膜35としてのシリコン酸化膜35を具えてい
る。この第１の絶縁膜35は、素子分離のための酸化膜に
なる。また、この溝33の側壁の下部上及び該溝33の底部
上に第２の絶縁膜37を具えている。この第２の絶縁膜37
は、ゲート絶縁膜として機能する。また、この溝33内の
第２の絶縁膜37で囲まれた領域にポリシリコン等のよう
な好適な材料で構成したゲート電極39を具えている。

さらに、この半導体装置においては、溝33の側壁のう
ちの対向する１組の側壁、具体的には溝33の長辺側の側
壁夫々の第２の絶縁膜37が設けられていない領域にソー
ス・ドレイン層（例えばn⁺拡散層）41を具えている。こ
れらソース・ドレイン層41の一方がソース領域になり、
他方がドレイン領域になる。

さらに、この半導体装置においては、前記溝33の側壁
のうちのソース・ドレイン層41が設けられた側壁以外の
側壁、この場合は溝33の短辺側の側壁を絶縁物から成る
側壁43で構成してある。なお、絶縁物から成る側壁43
は、この場合溝33の長辺方向両端に溝33より深さが深い
別の溝を、溝33形成前に予め設けこの別の溝内に絶縁物
を埋め込んでおくことにより形成している（詳細は製造
方法の項において説明する。） さらに、この半導体装置においては、溝33の側壁に設
けたソース・ドレイン層41からの引き出し用の配線45
が、溝33の側壁上及び第１の絶縁膜35上に亙って設けて
あり、溝33内のゲート電極39上側の空間には絶縁物47が
埋め込んである。さらに、この絶縁物47にはその表面か
らゲート電極39に至る開口（コンタクトホール）49が設
けてあり、さらにこの開口49を通してゲート電極39から
の引き出し用の配線51が設けてある。

なお、この実施例のソース・ドレイン層からの引き出
し用の配線45は、第一絶縁膜35上に設けられた第１の配
線部45a及び溝33の側壁に設けられ第一の配線部45aと溝
33の肩の領域で接する第２の配線部45bで構成してあ
る。これら第一及び第二の配線部45a,45bはこの場合い
ずれもポリシリコンで構成してある。

また、ゲート電極からの引き出し用の配線51は、開口
49内の部分51aがポリシリコンで構成してありそれより
上部部分51bがアルミニウム配線で構成してある。

また、溝33内のゲート電極上側の空間に埋め込まれた
絶縁物47は、この実施例の場合、ゲート電極39上にゲー
ト電極側から順次に積層された、シリコン酸化膜47a、
シリコン窒化膜47b及びシリコン酸化膜47cで構成してあ
る。

また、ソース・ドレイン層用の配線45の第１の配線部
45a上には中間絶縁膜としてのシリコン酸化膜53が設け
てある。この中間絶縁膜53の所定領域にはコンタクホー
ル53aが設けてある。第２の配線部45aには、このコンタ
クホール53aを通してアルミニウム配線55が接続してあ
る。

なお、第１図において、57aは第２の配線部45bを熱酸
化しその表面に形成した酸化膜、57bは酸化膜57a形成時
に同時に形成されてしまう酸化膜、59はシリコン酸化膜
47c形成時に同時に形成されてしまう酸化膜である。こ
れらの説明は、後の製造方法の項において行う。

この第一発明の半導体装置によれば、素子分離を第１
の絶縁膜35によって行えるのでバーズビークの発生がな
い分素子分離領域の縮小化が図れる。さらに、溝側壁に
ソース・ドレイン層41を設けてありかつソース・ドレイ
ン層引き出し用の配線45を溝側壁を利用して設けてある
ので、ソース・ドレイン層の平面積を従来に比し縮少出
来る。然も、ゲート電極用の引き出し配線51を溝33上の
領域内に形成してあるので、ゲート電極用配線を形成す
るための専用の領域が不要になるのでこの点においても
半導体装置の平面積の縮小化が図れる。

また、ソース・ドレイン層の平面積を縮少出来る分寄
生容量が低減出来、この結果、半導体装置の高速化が図
れる。

また、従来リーク経路が発生し易かった領域（第４図
にＰ及びＱで示した領域）は絶縁物から成る側壁43で構
成されることになるので、リーク経路発生が防止出来
る。

第二発明の説明 次に、第１図を用いて説明した半導体装置を製造する
例により、第二発明の半導体装置の製造方法の実施例に
ついて説明する。第２図（Ａ）〜（Ｐ）は、その説明に
供する製造工程図であり、工程中の主な工程における装
置の様子を第１図に対応する斜視図を以って示したもの
である。なお、これら図は、半導体基板に第一発明の半
導体装置（MOSFET）を多数個造り込む例を図示してい
る。しかし、これら図において、１個の半導体装置のお
およその領域は、第２図（Ａ）中に破線で囲み及びＳを
付して示した領域である。

先ず、従来公知のフォトリソグラフィ技術及びエッチ
ング技術により、主面が（100）面のシリコン基板31に
所定の深さｄの第１の溝61を２本（１個の半導体装置を
作製するために必須な本数という意味。多数の半導体装
置を作る場合は本数は増える）、互いに平行にかつ所定
距離ｌ離間させ形成する（第２図（Ａ））。ここで、所
定の深さｄとは、ゲート電極埋め込み用の溝33（第１図
参照）の深さより少なくとも深い意味であり、それを越
した範囲内では装置の設計に応じ決定される。また、所
定の距離ｌとは例えば当該MOSFETのゲート幅に相当する
長さである。なお、第１の溝61の形成に当たっては、シ
リコン基板31を直接エッチングすることなく基板31表面
にまず酸化膜を形成し、その後、この酸化膜の第１の溝
61形成予定領域を公知の方法によりまずエッチングし然
る後酸化膜の残存部をマスクとしてシリコン基板に第１
の溝61を形成するようにしても良い。

次に、例えばCVD法等のような公知の方法により、第
１の溝61内及びシリコン基板31主面上に第１の溝61を埋
め込める膜厚の第１の絶縁膜35（この場合はシリコン酸
化膜）を形成する。次に、この第１の絶縁膜35上にレジ
スト（図示せず）を表面が平坦になるように塗布する。
その後、レジスト及び第１の絶縁膜35各々のエッチング
速度が等しくなるようなエッチング条件でこれらをエッ
チング（エッチバック）する。これにより、シリコン基
板31及び第１の溝61に亙って、表面が平坦な第１の絶縁
膜35を形成することが出来る（第２図（Ｂ））。

次に、公知の成膜方法により、第１の絶縁膜35上に第
１の導電性膜として第１のポリシリコン145と、中間絶
縁膜としてのシリコン酸化膜153とをこの順に形成する
（第２図（Ｃ））。

次に、公知のリソグラフィ技術により、中間絶縁膜15
3上に、マスクとして、上述の第１の溝に直交するスト
ライプ状の開口部155aを有するレジストパタン155を形
成する（第２図（Ｄ））。

次に、公知のエッチング技術により、中間絶縁膜15
3、第１の導電性膜145及び第１の絶縁膜35の、レジスト
パタン155の開口部155aから露出する部分をシリコン基
板31表面が露出するまで除去する（第２図（Ｅ））。こ
のエッチングが終了した状態においては、第１の溝61内
に埋め込まれた第１の絶縁膜はそのまま残存している。

次に、第１の溝61内に残存する第１の絶縁膜部分をマ
スクとして用い、第１の溝61間のシリコン基板31部分を
除去し、よって、第１の溝61より深さが浅い第２の溝即
ち第１図を用いて説明した溝33を形成する。この溝33の
形成が終了すると、第１の溝内に埋め込まれていた第１
の絶縁膜の溝33の深さまでの部分は露出され絶縁物で構
成された側壁43になる（第２図（Ｆ））。

次に、熱酸化法によって溝33の内壁にゲート絶縁膜と
しての第２の絶縁膜37を形成する（第２図（Ｇ））。

次に、CVD法等の好適な方法により、第２の絶縁膜37
形成済みの溝33内及び第１の絶縁膜35上に、ポリシリコ
ン等のようなゲート電極形成材（図示せず）を、形成し
ようとするゲート電極の膜厚より厚く形成し、さらに、
このゲート電極形成材上にレジスト（図示せず）を表面
が平坦になるように塗布する。次に、レジストとゲート
電極形成材とが、等しい速度でエッチング出来るような
エッチング条件で、ゲート電極形成材の膜厚が所定の膜
厚になるまで、レジスト及びゲート電極形成材をエッチ
ング（エッチバック）する。これにより、第２絶縁膜37
形成済みの溝33内の底部から所定の高さまでの領域にゲ
ート電極39を埋め込むことが出来る（第２図（Ｈ））。

次に、ゲート電極形成材としてポリシリコンを用いた
場合には、熱酸化法によりゲート電極39表面に絶縁膜と
してのシリコン酸化膜47aを形成する（第２図
（Ｉ））。なお、このシリコン酸化膜47aは、その膜厚
が第２の絶縁膜37の膜厚よりは厚くなるように形成する
（この理由は後述する。）。また、ゲート電極形成材と
して熱酸化法によって絶縁膜が形成出来ない材料例えば
Ｗ等のような高融点金属を用いた場合には、ゲート電極
形成後に溝33内及び第１の絶縁膜35上に別途にシリコン
酸化膜等を堆積させた後上述のエッチバックの手順に従
いエッチバックを行って絶縁膜47aを形成すれば良い。

次に、溝33の側壁のうちのソース・ドレイン層を形成
する側壁以外の側壁（この場合は溝33の短辺側の側壁）
をレジストによってマスクし（図示せず）、その後、溝
33に対し例えば45度程度の入射角でイオンを注入するこ
とが出来る装置を用いてイオン注入（斜めイオン注入）
を行い、レジストでマスクしていない側壁（長辺側側
壁）にソース・ドレイン層（例えばn⁺拡散層）41を形成
する（第２図（Ｊ））。

次に、レジストでマスクしていない溝側壁即ちソース
・ドレイン層を形成した側壁の第２の絶縁膜部分をウェ
ットエッチングによって除去する（第２図（Ｋ））。な
お、このエッチングの際、ゲート電極39表面のシリコン
酸化膜47aも同時にエッチングされるが、このシリコン
酸化膜47aの膜厚は既に説明したように第２の絶縁膜37
の膜厚よりは厚くしてあるので、シリコン酸化膜47aは
所望の膜厚で残存する。

次に、公知の成膜方法により溝33内及び中間絶縁膜15
3上にソース・ドレイン引き出し用の配線45を形成する
ための第２の導電性薄膜として第２のポリシリコンを形
成する（図示せず）。

次に、公知のフォトリソグラフィ技術により第２のポ
リシリコン（図示せず）上に、溝33に直交する方向にお
いて溝33内及びその両側の領域を覆うマスクを形成す
る。第３図は、このマスク200の説明に供する図であ
り、試料上方（シリコン基板31の主面上方）からマスク
200を見て概略的に示した平面図である。

次に、公知のエッチング技術により、第２のポリシリ
コン（図示せず）、中間絶縁膜153及び第１のポリシリ
コン145各々のマスク200で覆われていない部分を除去し
て第１のポリシリコン145から成るソース・ドレイン層
用の第１の配線部45aを形成する（第２図（Ｌ））。な
お、第２図（Ｌ）において145bは、上述のエッチングに
より得た第２のポリシリコンのパターニング部分、53は
上述のエッチングで得た中間絶縁膜である。

次に、RIE（Reactive Ion Etching:反応性イオンエッ
チング）等のような異方性エッチングにより、第２のポ
リシリコンのパターニング部分145bを中間絶縁膜53の表
面が露出するまで除去する。この異方性エッチングにお
いては、第２のポリシリコンのパターニング部分145bの
溝33の側壁に被着している部分はそれ以外の部分よりエ
ッチングがされにくいのでサイドウォール状になり、よ
って、溝33のソース・ドレイン層が形成された側壁に第
２のポリシリコンから成り第１の配線部45aに溝33の肩
の領域で接する第２の配線部45bが得られる。この結
果、ソース・ドレイン層用の配線45が得られる（第２図
（Ｍ））。

第２の配線部形成後、続いて、公知の成膜方法によ
り、溝33内の所定の高さまで第４の絶縁膜47bとしてこ
の場合シリコン窒化膜47bを形成する（第２図
（Ｎ））。このシリコン窒化膜47bは、溝33内を含む試
料上全面にシリコン窒化膜を溝33を埋め込むことが出来
る膜厚に形成し、次いで、このシリコン酸化膜上にレジ
ストをその表面が平坦になるように形成後、エッチバッ
クによりシリコン窒化膜を所定量除去することで形成出
来る。

次に、熱酸化法により第２の配線部45b表面にシリコ
ン酸化膜57aを形成後、公知の成膜方法により、溝33内
を含む試料全面にシリコン窒化膜47aのエッチング時に
耐性を有する第５の絶縁膜としてこの場合シリコン酸化
膜（図示せず）を形成する。なお、シリコン酸化膜57a
形成時の熱酸化によって、第１の配線部45aの溝33とは
反対側の端部にもシリコン酸化膜57bが形成される。続
いて、試料上全面に形成されているシリコン酸化膜を、
異方性エッチングにより、シリコン窒化膜47bが露出す
るまで除去して溝33の側壁にシリコン酸化膜から成るサ
イドウォール47cを形成する（第２図（Ｏ））。この異
方性エッチングの際、第１の配線部45aの溝33とは反対
側の端部にもシリコン酸化膜59がサイドウォールとして
残る。

次に、サイドウォール47cをマスクとして用い公知の
エッチング技術により、シリコン窒化膜47b及びシリコ
ン酸化膜47aのサイドウォール47cから露出する部分をそ
れぞれ除去して開口49を形成する（第２図（Ｐ））。

次に、公知の方法により開口49内に例えばポリシリコ
ン51aを埋め込み、さらに、公知の方法によりこのポリ
シリコン51aに接続されるアルミニウム配線51bを形成す
る。その後、公知の方法により中間絶縁膜53にコンタク
トホール53aを形成し、さらに、このコータクホール53a
を通して第１の配線部45aに接続されるアルミニウム配
線55を形成して第１図に示す半導体装置が得られる。

この第二発明の半導体装置の製造方法によれば、ゲー
ト電極を埋め込むための溝と、該溝の側壁のうちの絶縁
物で構成された側壁とをセルフアラインで形成出来る
（第２図（Ｆ）参照）。さらに、ソース・ドレイン層用
の配線45をセルフアラインで形成出来（第２図（Ｍ）参
照）、ゲート電極用の配線51用の開口（コンタクトホー
ル）をセルフアラインで形成出来る（第２図（Ｐ）。従
って、第一発明の半導体装置を簡易に形成出来る。

（発明の効果） 上述した説明からも明らかなように、第一発明の半導
体装置によれば、以下のような効果が得られる。

……素子分離を第１の絶縁膜によって行えるのでバー
ズビークの発生がない。従って、その分素子分離領域の
縮小化が図れる。

……ソース・ドレイン層が溝側壁に設けられソース・
ドレイン層引き出し用の配線を溝側壁を利用して設ける
ことが出来るので、配線を基板表面から形成していた従
来構造に比し、ソース・ドレイン層の平面積の縮少化が
図れる。この結果、半導体装置の平面積の縮小化が図れ
ると共に寄生容量の低減による半導体装置の動作速度の
高速化が図れる。

……従来問題となっていたリーク経路が形成される危
険性のある領域（第４図（Ａ）中のＰ及びＱで示した領
域）を半導体基板ではなく絶縁物によって構成してある
ので、リーク経路の発生を防止出来る。このため、例え
ばサブスレッショルド特性の改善等、半導体装置の特性
向上が図れる。

また、第二発明の半導体装置の製造方法によれば、ゲ
ート電極を埋め込むための溝と、該溝の側壁のうちの絶
縁物で構成された側壁とをセルフアラインで形成出来
る。さらに、ソース・ドレイン層用の配線45をセルフア
ラインで形成出来、さらに、ゲート電極用の配線51用の
開口をセルフアラインで形成出来る。従って、第一発明
の半導体装置を簡易に形成出来る。

【図面の簡単な説明】

第１図は、実施例の半導体装置を一部切り欠いて示した
斜視図、 第２図（Ａ）〜（Ｐ）は、製造方法の実施例の説明に供
する工程図、 第３図は、製造方法の実施例で用いたマスクの説明に供
する平面図、 第４図（Ａ）及び（Ｂ）は、従来の半導体装置の構造説
明に供する平面図及び断面図である。 31……半導体基板（シリコン基板） 33……溝（製法において第２の溝に相当する） 35……第１の絶縁膜（シリコン酸化膜） 37……第２の絶縁膜（ゲート絶縁膜） 39……ゲート電極、41……ソース・ドレイン層 43……絶縁物から成る側壁 45……ソース・ドレイン層用の配線 45a……第１の配線部、45b……第２の配線部 47……溝のゲート電極上側空間に埋め込んだ絶縁物 47a……シリコン酸化膜、47b……シリコン窒化膜 47c……シリコン酸化膜（サイドウォール） 49……開口（コンタクトホール） 51……ゲート電極用の配線 51a……ポリシリコン、51b……アルミニウム配線 53……中間絶縁膜、53a……コンタクトホール 55……アルミニウム配線、57a,57b,59……酸化膜 61……第１の溝 145……第１の導電性膜（第１のポリシリコン） 153……中間絶縁膜（シリコン酸化膜） 155……第１の溝に直交するストライプ状の開口部を有
するマスク（レジストパタン） 155a……開口部 145b……第２のポリシリコンのパターニング部分。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板に溝が設けられており、 前記半導体基板の前記溝が設けられた領域以外の領域上
   に第１の絶縁膜を具え、 前記溝の側壁の下部上及び前記溝の底部上に第２の絶縁
   膜を具え、 前記溝内の前記第２の絶縁膜で囲まれた領域にゲート電
   極を具え、 前記溝の側壁のうちの対向する１組の側壁の前記第２の
   絶縁膜が設けられていない領域にソース・ドレイン層を
   具え、 前記溝の側壁のうちのソース・ドレイン層が設けられた
   側壁以外の側壁を絶縁物で構成してあり、及び、 前記第１の絶縁膜上及びソース・ドレイン層を具える前
   記側壁上に亙って設けられたソース・ドレイン層用の配
   線と、 前記溝内のゲート電極上側の空間に埋め込まれた絶縁物
   と、 該絶縁物に設けた開口を介しゲート電極に接続されたゲ
   ート電極用の配線とを具え、 前記ソース・ドレイン層用の配線を、前記第１の絶縁膜
   上に設けた第１の配線部と、前記溝の側壁上に設けた第
   ２の配線部とで構成してあり、 溝内のゲート電極上側の空間に埋め込まれた前記絶縁物
   を、前記ゲート電極側から順に積層されたシリコン窒化
   膜及びシリコン酸化膜で構成してあり、 該シリコン酸化膜は前記ソース・ドレイン層用の配線に
   接するサイドウオールであること を特徴とする半導体装置。
2. 【請求項２】半導体基板に第１の溝を２本、互いに平行
   にかつ所定距離離間させ形成する工程と、 前記第１の溝内及び前記半導体基板上に第１の絶縁膜を
   表面が平坦になるよう形成する工程と、 前記第１の絶縁膜上に第１の導電性膜及び中間絶縁膜を
   この順に形成する工程と、 該中間絶縁膜上に前記第１の溝に直交するストライプ状
   の開口部を有するマスクを形成する工程と、 前記中間絶縁膜、前記第１の導電性膜及び第１の絶縁膜
   の、前記マスクから露出する部分を前記半導体基板表面
   が露出するまで除去する工程と、 前記第１の溝内に残存する第１の絶縁膜部分をマスクと
   して第１の溝間の半導体基板部分に前記第１の溝より深
   さが浅い第２の溝を形成する工程と、 該第２の溝の内壁に第２の絶縁膜を形成する工程と、 該第２の絶縁膜形成済みの第２の溝の底面から所定の高
   さまでの領域にゲート電極を埋め込む工程と、 該ゲート電極上に第３の絶縁膜を形成する工程と、 該第２の溝のゲート電極が埋め込まれた領域より上部の
   側壁のうちの前記第１の溝間に挟まれる側壁にソース・
   ドレイン層を形成する工程と、 ソース・ドレイン層形成後、該第２の溝のゲート電極が
   埋め込まれた領域より上部の第２の絶縁膜部分を除去す
   る工程と、 第２の絶縁膜部分の前記除去後、第２の溝内及び前記中
   間絶縁膜上に第２の導電性膜を形成する工程と、 該第２の導電性膜、前記中間絶縁膜及び第１の導電性膜
   夫々を同一のマスクを用いパターニングして第１の導電
   性膜のパタンから成るソース・ドレイン層用の第１の配
   線部を形成する工程と、 異方性エッチングにより第２の導電性膜の前記パターニ
   ング部分を前記中間絶縁膜表面が露出するまで除去し
   て、第２の溝のソース・ドレイン層が形成された側壁に
   前記第２の導電性膜部分から成り前記第１の配線部に接
   する第２の配線部を形成する工程と、 該第２の配線部形成後、前記第２の溝内の所定の高さま
   で第４の絶縁膜を形成する工程と、 該第４の絶縁膜を有する試料上に該第４の絶縁膜のエッ
   チング時に耐性を有する第５の絶縁膜を形成する工程
   と、 異方性エッチングにより前記第５の絶縁膜を前記第４の
   絶縁膜が露出するまで除去して前記第２の溝側壁に第５
   の絶縁膜のサイドウォールを形成する工程と、 該サイドウォールをマスクとして前記第４の絶縁膜及び
   前記第３の絶縁膜に開口を形成する工程と、 該開口を通してゲート電極に接続される配線を形成する
   工程と を含むことを特徴とする半導体装置の製造方法。
3. 【請求項３】請求項２に記載の半導体装置の製造方法に
   おいて、 前記第１及び第２の導電性膜としてポリシリコンを用
   い、前記第４の絶縁膜としてシリコン窒化膜を用い、前
   記第５の絶縁膜としてシリコン酸化膜を用いたことを特
   徴とする半導体装置の製造方法。