JPH03241870A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、Ｍ　工Ｓ　（Ｍｅｔａｌ　Ｉｎ５ｕｌａｔ
ｏｒ　Ｓｅｍ１−ｃｏｎｄｕｃｔｏｒ　）型半導体装置
、特に微細なＭＯＳ（Ｍｅｔａｉ　０ｘｉｄｅ　Ｓｅｍ
１ｃｏｎｄｕｃｔｏｒ）　Ｆ　Ｅ　Ｔ　（ＦｉｅｌｄＥ
ｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）の構造に関するも
のである。

（従来の技術） 半導体集積回路の高集積化を図るためには、集積回路を
構成する個々の半導体装置の占有面積の縮小化が重要に
なる。半導体集積回路に組み込まれるＭＯＳＦＥＴにつ
いでも上記縮少化が必須であり、このため、ゲート長の
短縮化が行われている。

しかし、ゲート長を短縮した場合、閾値電圧の低下や、
サブスレッショルド領域でのバンチスルーに起因したリ
ーク電流の発生といった、いわゆる短チヤネル効果が生
してしまう。

そこで、この問題を解決するために、例えば特開昭６１
−２６３２７７号公報に開示されているようないわゆる
埋め込みゲートトランジスタがあった、以下、このトラ
ンジスタの構造につき第６図＜Ａ）及び（８）を参照し
て説明する。ここで、第６図（Ａ）はこの埋め込みゲー
トトランジスタを概略的に示した平面図、第６図（Ｂ）
はこのトランジスタを第６図（Ａ）中のＩ−Ｉ線に沿っ
て切って概略的に示した断面図である。但し、第６図（
Ａ）においては、第６図（Ｂ）に示した構成成分のうち
の中面絶縁Ｗｓ２５、配線２９の図示を省略している。

この埋め込みゲートトランジスタにおいては、シリコン
基板１１のフィールド酸化膜１３によって囲まれたアク
ティブ領域１５中の所定領域に浅い深さの溝１７が設け
られている。さらに、この溝１７の底面及び側面にはゲ
ート酸化膜１９が設けられでいる。さらに、ゲート酸化
膜１９が設けられた溝１７内にはゲート電極２１が埋め
込まれている。また、アクティブ領域１５の溝１７を挟
んだ両側領域には、ソース・ドレイン領域となる拡散層
２３（以下、ソース・ドレイン領ｔｆｉ２３）がそれぞ
れ設けられている。′２！うに、フィールド酸化１！！
＋３上及びアクティブ領域１５上に中間絶縁膜２５が設
けられている。さらに、この中間総締ＪＩ２５のソース
・ドレイン領域２３と対向する領域の所定部分ｌこはコ
ンタクトホール２７が設けられでいる。そして、このコ
ンタクトホール２７ヲ通してソース・ドレイン領域２３
に配線２９が接続されている。

この埋め込みゲートトランジスタによれば、チャネルは
、シリコン基板１１中の溝１７の側面及び底面に沿って
一方のソース・ドレイン領域２３がら他方のソース・ド
レイン領域２３間に形成される。

このため、ゲート長を短縮してもチャネルは溝底を迂回
する分長くなるので短チヤネル効果の低減が図れた。

また、比例縮少側に従うためにはソース・ドレインの接
合深さを浅くする必要があるが、この埋め込みゲートト
ランジスタによれば、実効的な接合深さを溝１７の深さ
によって制御出来るので、この点においても有利であっ
た。

（発明が解決しようとする課題） しかしながら、従来の埋め込みゲートトランジスタでは
、配線のためのコンタクトボールをシリコン基板表面上
から形成するため、ソース・ドレイン領域の平面積が広
く必要になり、その分ソース・ドレインによる寄生容量
が増大し半導体装置の動作の高速化の妨げになるという
問題点があった。

また、フィールド酸化膜によって素子分離を行っている
ため、フィールド酸化膜形成時のアクティブ領域への酸
化膜の張り出し、すなわちバーズビークが発生し、微細
化の妨げになるという問題点があった。

また、一般に、半導体集積回路を形成する場合にはフィ
ールド酸化膜形成工程前に、シリコン基板のフィールド
酸化膜形成予定領域の下１１１部分にリーク電流を閉止
するためｆこ不純物を注入して基板濃度の高い部分（チ
ャネルストップ層）を形成する。しかし、その後の製造
工程中でのフィールド酸化膜形成時の熱処理をはじめと
する種々の熱処理工程によって、チャネルストップ層の
不純物がフィールド酸化膜中やシリコン基板中に再拡散
するので、チャネルストップ層のアクティブ領域との境
界付近の不純物濃度は低下してしまう。

チャネルストップ層のこのような不純物濃度低下がある
と、上述の埋め込みゲートトランジスタの場合では、溝
側壁とフィールド酸化膜とが接している部分（第６図（
Ａ）中にＰ又はＱで示す部分）でのチャネルストップ機
能が損なわれるので、これに起因してこの部分にソース
及びトレイン領域間のリーク経路（溝底を迂回する本来
のチャネルとは別のチャネル）が構成されてしまうとい
う問題点かあった。

このようなリーク経路が構成された埋め込みゲートトラ
ンジスタにおいでは、例えばサブスレッショルド特性は
、理想的な特性に対し異常なものになってしまう、第７
図はこの現象を示した図であり、リーク経路が構成され
た埋め込みゲートトランジスタのサブスレッショルド特
ｆ１１．（Ｉ）及びリーク経路がない理想的なトランジ
スタの特性ｉ）を夫々示したものである。特性（Ｉ）は
、この出願の発明者の測定結果である。

なお、リーク経路が構成されるのを防止するために、シ
リコン基板のチャネルストップ層形成予定領域に不純物
ｌｊｉ高濃度に注入することも考えられるが、そうする
と不純１勿がアクティブ領域（こも拡散しでしまい、ト
ランジスタの閾値電圧の変動や駆動能力の低下等という
新たな問題点が発生しでしまう。

この出願はこのような点に鑑みなされたものであり、従
ってこの出願の第一発明の目的は、ソース・ドレイン領
域の平面積の低減及び素子分離領域の平面積の低減が図
れる半導体装Ｍを提供することにある。

また、この出願の第二発明の目的は、ソース・ドレイン
領域の平面積の低減、素子分離領域の平面積の低減及び
上記リーク経路発生の防止が図れる半導体装Ｍを提供す
ることにある。

（課題を解決するための手段） この第一発明の目的の達成を図るため、第一発明の半導
体装置によれば、 半導体基板に溝が設けられでおり、 前述の半導体基板の前述の溝が設けられた領域以外の領
域上に第１の絶５ｕｔｉｉ具え、前述の溝の側壁の下部
上及び前述の溝の底部上に第２の絶ＩＩＩ膜を具え、 前述の溝内の前述の第２の絶縁膜で囲まれた領域にゲー
ト電極を具え、 前述の溝の側壁のうちの対向する１組の側壁の前述の第
２の絶縁膜が設けられていない領域にソース・ドレイン
層を具えて成ることを特徴とする。

また、第二発明の目的の達成を図るため、第二発明の半
導体装置によれば、 第一発明の半導体装置の構成に加え、 前述の溝の側壁のうちのソース・ドレイン層が設けられ
た側壁以外の側壁を絶縁物で構成したことを特徴とする
。

なお、この第二発明の半導体装Ｍを製造するに当たり、
絶縁物で構成された前述の側壁を以下の（Ａ）及び（Ｂ
）の手順で形成するのが好適である。

（Ａ）半導体基板の、前述の溝のソース・ドレイン層が
設けられた側壁以外の側壁とされる領域に、前述の溝形
成前に抜溝より深さが深い第２の溝を形威し、（８）該
第２の溝内に絶縁物を埋め込んで形成する。さらに、前
述の絶縁物を前述の第１の絶縁膜と同時に形成するのが
好適である。

（作用） この出願の第一発明の構成によれば、第１の絶Ｎ＄膜は
素子分離の膜としで作用する。そして、この第１の絶縁
膜は公知の薄膜形成方法により形成出来るのでバーズビ
ークが発生することがない。

ざらに、溝の側壁にソース・ドレイン層を設けであるの
で配線は溝の側壁側からソース・ドレイン領域に接続出
来るようになる。

また、第二発明の構成によれば、従来問題となっていた
リーク経路が形成される危険性のある領域（第６図（Ａ
）中のＰ及びＱで示した領域）は半導体基板ではなく絶
縁物によって構成されるので、リーク経路の発生が防止
される。

（実施例） 以下、図面を参照して第−及び第二発明の各実施例につ
きそれぞれ説明する。なお、説明に用いる各図は、この
発明を理解出来る程度に各構成成分の寸法、形状及び配
置間係を概略的に示しである。

笈：」目動ｌ詮期 先ず、Ｍ１図（Ａ）及び（Ｂ）を参照して第一発明の実
施例の半導体装置の構造につき説明する。ここで、第１
図（Ａ）は実施例の半導体装置をゲート長方向と平行な
方向に切って示した断面図、第１図（Ｂ）は実施例の半
導体装置に設けた溝の平面形状を示した平面図である。

この実施例の半導体装置においでは、半導体基板として
の例えばシリコン基板３１に平面形状が長方形で深さが
所定の値の溝３３が設けである。ここで、長方形の短辺
の寸法はゲート長によってまた長辺の寸法はゲート幅に
よって決定する。また、溝３３の深さは、溝３３の下部
にゲート電極を埋め込むことが出来ざらに溝３３の上部
の側壁にソース・ドレイン層が形成出来る程度の深さが
必要であるが、具体的１こは設計１こ応じて決定する６
勿論、溝３３の平面形状は、長方形に限られるものでは
ない。

ざらにこの実施例の半導体装ＩＩｃこおいては、シリコ
ン基［３１の溝３３が設けられた領域以外の領域上（主
面上）に第１の絶縁膜３５を具えている。この第１の絶
縁膜３５は、素子分離のための酸化膜になる。また、こ
の溝３３の側壁の下部上及び該清３３の底部上に第２の
絶縁１１３７を具えている。この第２の！！縁膜３７は
、ゲート！ＩＰ！縁膜として機能する。

また、この溝３３内の第２の絶縁膜３７で囲まれた領域
にポリシリコン等のような好適な材料で構成したゲート
電極３９を具えている。

さらに、この半導体装置１こおいては、溝３３の側壁の
うちの対向する１朝の側壁、具体的には溝３３の長辺側
の側壁（第１図（Ｂ））夫々の第２の絶８ｊ１３７が設
けられていない領域にソース・ドレイン層（例えばｎ十
拡散層）４１を具えている。これらソニス・ドレイン層
４１の一方がソース領域になり、他方がドレイン領域に
なる。

ざらに、この半導体装置においでは、溝３３の側室に設
けたソース・ドレイン１１１４１からの引き出し用の配
線４３が、溝３３の＠壁土及び第１の絶縁膜３５上（こ
亙って設けてあり、さら１こ、ゲート電極３９がらの引
き出し用の配線４５が溝３３内を利用して設けである。

ソース・ドレイン用の配線４３と、ゲート電極３９とは
、絶縁膜４７によって電気的１こ絶縁しである。また、
ソース・ドレイン用の配線４３と、ゲート電極からの引
き出し配線４５とは、中間絶縁膜４９によって電気的に
絶縁しである。

次に、第一発明の理解を深めるために、第１図を用いて
説明した実施例の半導体装置の製造方法の一例について
説明する。Ｍ２図（Ａ）〜（Ｆ）は、その説明１こ供す
る製造工程図であり、製造工程中の主な工程における半
導体装置の様子を第１図（Ａ）に対応する位置での断面
図を以って示したものである。

まず、ＣＶ　Ｄ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅ
ｐｏｓｉｔｉｏｎ）法、熱酸化法等の従来公知の好適な
方法により、シリコン基板３１の（１００）面上に素子
分離のための第１の絶縁Ｗ＃３３を形成する（第２図（
Ａ）　）、この第１の絶縁膜３３の膜厚は、これに限ら
れるものではないが、例えば素子分離として従来用いら
れでいたフィールド酸化膜の膜厚程度とすれば良い。

次に、公知のフォトリングラフィ法により、第１の絶縁
１ｉｊ３３上に、溝３３の形成予定領域が開口されでい
るレジストバタン（図示せず）を形成する。次に、公知
のエツチング技術により第１の絶縁１１ｉ３３のレジス
トバタンから露出している部分をエツチングする６次に
、シリコン基板の、第１の絶縁膜の選択的な除去により
露出した部分を、公知のエツチング技術によって所定の
深さまでエツチングして溝３３を形成する（第２図（８
））。

次に、熱酸化法によって溝３３の内壁にゲート絶縁膜と
しての第２の絶縁［３７を形成する（第２図（Ｃ））。

次に、ＣＶＤ法等の好適な方法１こより、第２の絶１ｓ
膜３７形成済みの溝３３内及び第１の絶縁膜３５上に、
ポリシリコン等のようなゲート電極形成材（図示せず）
を、形威しようとするゲート電極の膜厚より厚く形威し
、さらに、このゲート電極形成材上１こレジスト（図示
せず）を表面が平坦ｔこなるようｌこ塗布する０次に、
レジストとゲート電極形成材とが等しい速度でエツチン
グ出来るようなエツチング条件で、ゲート電極形成材の
膜厚が所定のＷｉ厚になるまで、レジスト及びゲート電
極形成材をエツチング（エッチバック）する。これによ
り、第２絶縁１１ｉ３７形戒済みの溝３３内の底部から
所定の高さまでの領域にゲート電極３９を埋め込むこと
が出来る（第２図（Ｄ））。

次に、ゲート電極形成材としてポリシリコンを用いた場
合には、熱酸化法によりゲート電極３９表面に絶縁膜４
７を形成する（第２図（Ｅ））。なお、絶１！１１４７
は１．その膜厚が第２の絶縁膜３７の膜厚よりは厚くな
るよう（こ形成する（この理由は後述する。）、また、
ゲート電極形成材として熱酸化法によって絶縁膜が形成
出来ない材料例えばＷ等のような高融点金属を用いた場
合には、ゲート電極形成後に清３３内及び第１の絶縁膜
３５上ｌこ別途にシリコン酸化膜等を堆積させた後上述
のエッチバックの手順に従いエッチバックを行って絶縁
膜４７を形成すれば良い。

次に、溝３３の側壁のうちのソース・ドレイン層を形成
する側壁以外の側壁（この場合は第１図ＣＢ）の短辺側
の側壁）ヲレジストによってマスクしく図示せず）、そ
の後、溝３３に対し例えば４５度程度の入射角でイオン
を注入することが出来る装置を用いてイオン注入（斜め
イオン注入）を行い、レジストでマスクしでいない溝側
壁にソース・ドレイン層（例えばｎ＋拡散層）４１ヲ形
成する。次に、レジストでマスクしでいない溝側壁即ち
ソース・ドレイン層を形成した側壁の第２の絶縁膜部分
をウェットエツチングによって除去する（第２図（「）
）。なお、この工・ンチングの際、ゲート電極３９表面
の絶縁膜４７も同時に工・ンチングされるが、絶縁膜４
７の膜厚は既に説明したように第２の絶縁膜３７よりは
厚くしであるので、絶縁膜４１７は所望の膜厚で残存す
る。

次に、公知の成膜方法により溝３３内及び第１のｗ！！
、縁膜３５上にソース・ドレイン引き出し用の配線４３
ヲ形成するための薄Ｓを形威し、その後、公知のフォト
リソグラフィ技術及びエツチング技術によりこの薄膜を
バターニングして配線４３を形成する。次に、公知の成
膜方法により中間絶縁膜４９を形成し、この中間絶Ｒ膜
４９及び絶８８４７各々のゲート電極３９の所定部分と
対応する部分にコンタクトホールを開ける。その後、ゲ
ート電極用の配線４５を形成して、第１図に示した第一
発明の実施例の半導体装Ｍを得る。

この第一発明の半導体装置によれば、素子分離を第１の
絶縁１１１３５によって行えるのでバーズビークの発生
がない９素子分Ｍ領域の縮小化が図れる。ざらに、溝側
壁にソース・ドレイン層を設けであるのでソース・ドレ
イン引き出し用の配線を溝側壁ヲ利用しで設けることが
出来、配線を基板表面から形成していた従来構造に比し
、ソース・ドレイン層の平面積の縮少化が図れる。この
ため、半導体装置の平面積の縮小化が図れ、よって、高
い集積度の半導体集積回路が得られる。さらに、ソース
・ドレイン層の面積か縮少出来る分寄生容量が低減し、
このため、半導体装置の動作の高速化か図れる。

風二」辻動ユ塑功 上述した第一発明の半導体装置は平面積の縮小化と、ソ
ース・ドレイン層の寄生容量が低減出来る分生導体装置
の動作の高速化が図れるという効果か得られる。しかし
、第６図（Ａ）中にＰ及びＱで示した領域に対応する領
域にリーク経路が構成される心配がまだ残っている。こ
れを解決するへくなされた第二発明の半導体装置の実施
例につき以下に説明する。

この第二発明の半導体装置の第一発明のものとの大きな
違いは、ゲート電極が埋め込まれた溝の側壁のうちのソ
ース・ドレイン層が設けられた側壁以外の側壁を絶縁物
で構成したことである。

第１図を用いて説明した半導体装置にこの第二発明を適
用する場合は、ゲート電極を埋め込んだ清３３の平面形
状が長方形状でありソース・ドレイン層４１が溝３３の
側壁のうちの長辺側の側壁に設けであるので、ソース・
ドレイン層４１が設けられた側壁以外の側壁とは短辺側
の側壁（こなる。第３図（Ａ）〜（Ｃ）は、この状態で
の第二発明の実施例の半導体装置の構造説明に供する図
である。各図において、５１で示すものが絶縁物で構成
した側壁である。

ここで、第３図（Ａ）は第二発明の実施例の半導体装置
を概略的に示した斜視図、第３図（Ｂ）はこの半導体装
置を第３図（Ａ）のＩＩ−ＩＩ線に沿って切って示した
断面図、第３図（Ｃ）はこの半導体装置を第３図（Ａ）
のＩＩＩ−ＩＩＩ線に沿って切って示した断面図である
。なお、これら図は、同一の半導体基板に実施例の半導
体装置を複数個造り込んだ状態で示しである。１個の半
導体装置のおおよその領域は、第３図（Ａ）及び（Ｂ）
各々にＳを付して示した領域である。また、第３図（Ａ
）〜（Ｃ）に示した構成成分のうち第１図を用いで説明
した構成成分についでは、同一の番号を付して示してあ
り、また、ここではその説明を省略する。

次に、上述した第二発明の半導体装置の理解を深めるた
めに、この第二発明の半導体装置の製造方法特に絶縁物
で構成した側ｖ５１の製造方法について説明する。第４
図（Ａ）〜（Ｃ）は、その説明に供する製造工程図であ
り、製造工程中の主な工程における半導体装置の様子を
第３図（Ａ）に対応する斜視図を以って示したものであ
る。

先ず、ゲート電極埋め込み用溝３３を形成する前に、従
来公知のフォト１ノソグラフイ技術及びエツチング技術
により、シリコン基板３１の、ゲート電極埋め込み用溝
３３の前記ソース・ドレイン層が設けられた側壁以外の
側壁とされる領域に、前記溝３３より深さが深い第２の
溝６１を形成する（第４図（Ａ）’）、なお、第２の溝
形成に当たっては、シリコン基板３１を直接エツチング
することなく基板表面にまず酸化膜を形成し、この酸化
膜の当該第２の溝形成予定領域を公知の方法によりまず
エツチングし然る後酸化膜の残存部をマスクとしてシリ
コン基板に第２の溝６１を形成するようにしても良い。

次に、例えばＣＶＤ法等のような公知の方法により、第
２の溝６１内及びシリコン基板３１主面上に第２の溝６
１を埋め込める膜厚の第１の絶縁膜３５を形成する。次
に、この第１の絶線膜上にレジストを表面が平坦になる
ように塗布する。その後、レジスト及び第１の絶縁膜各
々のエツチング速度が等しくなるようなエツチング条件
でこれらをエツチング（エッチバック）する。これによ
り、シリコン基板３１上及び第２の溝６１上に亙って、
表面が平坦な第１の絶縁膜３５を設けることが出来る（
第４図（Ｂ））。

次に、シリコン基板３１にゲート電極埋め込み用の溝３
３ヲ形戊するために、公知のりソグラフイ法により、第
１の絶縁膜３５上にストライブ方向か第２の溝に直交す
る方向の開口部を有するレジストバタン（図示せず）を
形成する。次に、公知のエツチング技術により第１の絶
縁膜３５のレジストバタンかう露出する部分をシリコン
基板３１表面が霧出するまでエツチングする。このエツ
チングが終了した状態においては、第２の溝６１内に埋
め込まれた第１の絶縁膜はそのまま残存しでいる。次に
、第２の溝６１内に埋め込まれた第１の絶縁膜をマスク
として用い、シリコン基板を公知のエツチング技術によ
り所定の深さまで除去して溝３３を形成する。この溝３
３の形成が終了すると、第２の溝内に埋め込まれていた
第１の絶縁膜の溝３３の深さまでの部分は露出され絶縁
物で構成された側壁５１になる（第４図（Ｃ））。

その後は、第一発明の半導体装Ｍを製造する際において
溝３３形成後に行った手順と同様な手順（第２図（Ｃ）
〜（Ｆ）を参照しで説明した手順）に従い、ゲート絶縁
膜３７の形成、ゲート電極３９の溝３３への埋め込み、
ソース・ドレイン層４１の形成、ソース・ドレイン層引
き出し用の配線４３の形成、ゲート電極引き出し用の配
線４５の形成等を行って、第二発明の半導体装１１！得
る。

第５図は、第二発明の半導体装置のサブスレ・ｙショル
ド特性を示した図である。第７図に示した従来装置の特
性より良好な特性が得られること力く分る。

（発明の効果） 上述した説明からも明らかなように、第一発明の半導体
装置によれば、素子分離を第１の絶縁膜によって行える
のでバーズビークの発生がない。

従って、その９素子分Ｍ領域の縮小化が図れる。

ざらに、ソース・ドレイン層が溝側壁に設けられソース
・トンレイン層引き出し用の配線を溝側壁を利用して設
けることが出来るので、配線を基板表面から形成してい
た従来構造に比し、ソース・ドレイン層の平面積の縮少
化が図れる。この結果、半導体装置の平面積の縮小化が
図れ、よって、高い集積度の半導体集積回路が得られる
。

さらに、ソース・ドレイン層の面積が縮少出来る分これ
に起因する寄生容量が低減し、このため、半導体装置の
動作の高速化が図れる。

また、第二発明の半導体装置によれば、第一発明の構成
に加え、従来問題となっていたリーク経路が形成される
危険性のある領域（第６図（Ａ）中のＰ及びＱで示した
領域）を半導体基板ではなく絶縁物によって構成しであ
るので、リーク経路の発生を防止出来る。このため、半
導体装置の平面積の縮少化と、半導体装置の特性向上と
が図れる。

【図面の簡単な説明】

第１図（Ａ）及び（Ｂ）は、第一発明の半導体装置の実
施例の説明に供する断面図及び平面図、第２図（Ａ）〜
（「）は、第一発明の半導体装置の製造方法の説明に供
する図、 第３図（Ａ）は、第二発明の半導体装置の実施例の説明
に供する斜視図、 第３図（８）及び（Ｃ）は、第二発明の半導体装置の実
施例の説明に供する断面図、 第４図（Ａ）〜（Ｃ）は、第二発明の半導体装置の製造
方法の説明に供する図、 第５図は、第二発明の半導体装置のサブスレッショルド
特性を示す図、 第６図（Ａ）及び（Ｂ）は、従来の半導体装置の構造説
明に供する平面図及び断面図、第７図は、従来の半導体
装置のサブスレッショルド特性の説明に供する図である
。 ３１・・・半導体基板（シリコン基板）３３・・・溝 ３５−・・第１の絶縁膜（素子分離用）３７・・・第２
の絶！ｌｌ！（ゲート絶縁膜）３９・・・ゲート電極、
　　　　４１・・・ソース・ドレイン層４３・・・ソー
ス・ドレイン層の配線 ４５・・・ゲート電極用の配線 ４７・・・絶縁膜、　　　　　４９・−・中間結縛膜５
１・・・絶縁物で構ＩＩｉされた側壁６１・・・第２の
溝。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板に溝が設けられており、 前記半導体基板の前記溝が設けられた領域以外の領域上
   に第１の絶縁膜を具え、 前記溝の側壁の下部上及び前記溝の底部上に第２の絶縁
   膜を具え、 前記溝内の前記第２の絶縁膜で囲まれた領域にゲート電
   極を具え、 前記溝の側壁のうちの対向する１組の側壁の前記第２の
   絶縁膜が設けられていない領域にソース・ドレイン層を
   具えて成ること を特徴とする半導体装置。
2. （２）請求項１に記載の半導体装置において、前記溝の
   側壁のうちのソース・ドレイン層が設けられた側壁以外
   の側壁を絶縁物で構成したことを特徴とする半導体装置
   。