DE19957303B4 - MOS-Transistor und Verfahren zu dessen Herstellung - Google Patents

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Abstract

MOS-Transistor,
– mit einem ersten Source/Drain-Gebiet (S/D1) und einem zweiten Source/Drain-Gebiet (S/D2), die in einem Substrat (1) angeordnet sind, an eine horizontale Fläche (H) des Substrats (1) angrenzen und bis zu einer ersten Tiefe (T1) reichen,
– bei dem zwischen dem ersten Source/Drain-Gebiet (S/D1) und dem zweiten Source/Drain-Gebiet (S/D2) eine Vertiefung (V) im Substrat (1) angeordnet ist, die an das erste Source/Drain-Gebiet (S/D1) und an das zweite Source/Drain-Gebiet (S/D2) angrenzt und tiefer als die erste Tiefe (T1) reicht,
– bei dem die Vertiefung (V) seitlich von vertikalen Flächen des Substrats (1) begrenzt wird, die im wesentlichen senkrecht zur horizontalen Fläche (H) des Substrats (1) verlaufen und sich von der horizontalen Fläche (H) des Substrats (1) bis zu einem Boden der Vertiefung (V) erstrecken,
– mit einer Gateelektrode (GA), die in der Vertiefung (V) angeordnet ist und sich vom Boden der Vertiefung (V) bis im wesentlichen zur...

Description

  • Die Erfindung betrifft einen MOS-Transistor sowie ein Verfahren zu dessen Herstellung.
  • Ein solcher MOS-Transistor ist beispielsweise der Anmelderin in der form bekannt, daß in einem Substrat ein Graben angeordnet ist, der im Bereich einer Oberfläche des Substrats eine Aufweitung aufweist. In der Aufweitung ist eine isolierende Struktur angeordnet. An die Aufweitung grenzen hochdotierte Gebiete zweier Source-/Drain-Gebiete des MOS-Transistors an. Unter den hochdotierten Gebieten sind niedrig dotierte Gebiete der beiden Source-/Drain-Gebiete angeordnet, die bis zu einer Tiefe reichen, die zwischen dem Boden der Vertiefung und der Aufweitung der Vertiefung liegt. Die Vertiefung ist mit einem Gatedielektrikum versehen. In der Vertiefung ist eine zylinderförmige Gateelektrode angeordnet. Ein Kanalgebiet des MOS-Transistors ist folglich u-förmig.
  • Zur Erzeugung des MOS-Transistors wird zunächst mit Hilfe einer ersten Maske ein Isolationsgraben im Substrat erzeugt und mit isolierendem Material gefüllt. Anschließend wird mit Hilfe einer zweiten Maske ein weiterer Graben erzeugt, der innerhalb des Isolationsgrabens angeordnet ist und tiefer als der Isolationsgraben reicht. Übrigbleibende Teile des isolierenden Materials im Isolationsgraben bilden die isolierenden Strukturen. Der Isolationsgraben bildet zusammen mit dem weiteren Graben die Vertiefung, die im Bereich des Isolationsgrabens die Aufweitung aufweist. Der MOS-Transistor ist als sogenannter embedded MOS-Transistor, der in einer Schaltungsanordnung mit Transistoren einer anderen Technologie integriert wird, geeignet. Der MOS-Transistor weist eine hohe Spannungsfestigkeit auf und ist als Hochvolttransistor geeignet.
  • Bei Verjustierung der zweiten Maske bezüglich der ersten Maske ist die isolierende Struktur im Bereich des einen Source-/Drain-Gebiets anders ausgestaltet als im Bereich des anderen Source-/Drain-Gebiets, so daß Ladungsträger in dem einen Source/Drain-Gebiet im Mittel einen größeren Abstand zum Kanalgebiet aufweisen als Ladungsträger im anderen Source/Drain-Gebiet. Ein solcher MOS-Transistor ist asymmetrisch hinsichtlich der Lagen der Source-/Drain-Gebiete bezüglich der Gateelektrode. Eine änliche Anordnung ist aus der JP 03241870 AA bekannt.
    •
  • Der Erfindung liegt die Aufgabe zugrunde, einen MOS-Transistor anzugeben, der bei zugleich hoher Spannungsfestigkeit und kleinem Platzbedarf so herstellbar ist, daß eine Asymmetrie hinsichtlich der Lagen von Source-/Drain-Gebieten bezüglich einer Gateelektrode des MOS-Transistors ausgeschlossen wird.
  • Die Aufgabe wird gelöst durch einen MOS-Transistor mit einem ersten Source-/Drain-Gebiet und einem zweiten Source-/Drain-Gebiet, die in einem Substrat angeordnet sind, an eine horizontale Fläche des Substrats angrenzen und bis zu einer ersten Tiefe reichen. Zwischen dem ersten Source-/Drain-Gebiet und dem zweiten Source-/Drain-Gebiet ist eine Vertiefung im Substrat angeordnet, die an das erste Source-/Drain-Gebiet und an das zweite Source-/Drain-Gebiet angrenzt und tiefer als die erste Tiefe reicht. Die Vertiefung wird seitlich von vertikalen Flächen des Substrats begrenzt, die im wesentlichen senkrecht zur horizontalen Fläche des Substrats verlaufen und sich von der horizontalen Fläche des Substrats bis zu einem Boden der Vertiefung erstrecken. Eine Gateelektrode des Transistors ist in der Vertiefung angeordnet und erstreckt sich vom Boden der Vertiefung bis im wesentlichen zur ersten Tiefe. Die Vertiefung ist derart mit einem Gatedielektrikum versehen, daß die Gateelektrode vom Substrat getrennt ist. Auf der Gateelektrode ist ein Kontakt angeordnet. Zwischen dem Kontakt und dem ersten Source-/Drain-Gebiet und zwischen dem Kontakt und dem zweiten Source-/Drain-Gebiet ist mindestens eine isolierende Struktur angeordnet, die in der Vertiefung angeordnet ist, sich von der Gateelektrode bis mindestens zur horizontalen Fläche des Substrats erstreckt und dicker als das Gatedielektrikum ist.
  • Da die isolierende Struktur dicker als das Gatedielektrikum ist, erhöht sie die Spannungsfestigkeit des MOS-Transistors. Die Source-/Drain-Gebiete sind durch die isolierende Struktur vom Kontakt beabstandet. Die isolierende Struktur senkt eine Kapazität, die durch den Kontakt und die Source-/Drain-Gebiete gebildet wird, und trägt wesentlich zu der Lösung der Vorstehend gennanten Aufgabe bei.
  • Da die vertikalen Flächen des Substrats, die vom Boden der Vertiefung zur horizontalen Fläche des Substrats reichen, die Vertiefung seitlich begrenzen, weist die Vertiefung keine Aufweitung auf, so daß der MOS-Transistor einen besonders kleinen Platzbedarf aufweisen kann.
  • Insbesondere weist die Vertiefung keine Aufweitung auf, die im Bereich des ersten Source-/Drain-Gebiets anders ausgestaltet ist als im Bereich des zweiten Source-/Drain-Gebiets. Der Transistor ist folglich symmetrisch hinsichtlich der Lagen der Source-/Drain-Gebiete bezüglich der Gateelektrode. Die Source-/Drain-Gebiete sind vorzugsweise gleich ausgestaltet.
  • Zwischen den Source-/Drain-Gebieten ist ein Kanalgebiet des MOS-Transistors angeordnet, der an die Vertiefung angrenzt. Das Kanalgebiet ist U-förmig, da die erste Tiefe, bis zu der die Source-/Drain-Gebiete reichen, oberhalb des Bodens der Vertiefung liegt. Aufgrund des U-förmigen Verlaufs des Kanalgebiets ist die Kanallänge des MOS-Transistors im Vergleich zu einem planaren MOS-Transistor bei gleichem Platzbedarf besonders groß. Aufgrund der großen Kanallänge kann der MOS-Transistor eine besonders hohe Spannungsfestigkeit aufweisen.
  • Im folgenden wird ein Verfahren zur Erzeugung eines solchen MOS-Transistors beschrieben, das ebenfalls die Aufgabe löst.
  • In einem Substrat wird eine Vertiefung derart erzeugt, daß die Vertiefung seitlich von vertikalen Flächen des Substrats begrenzt wird, die im wesentlichen senkrecht zu einer horizontalen Fläche des Substrats verlaufen und sich von der horizontalen Fläche des Substrats bis zu einem Boden der Vertiefung erstrecken. In dem Substrat werden ein erstes Source/Drain-Gebiet und ein zweites Source-/Drain-Gebiet derart erzeugt, daß sie an die horizontale Fläche des Substrats und an die Vertiefung angrenzen und bis zu einer ersten Tiefe reichen, die höher als der Boden der Vertiefung liegt. Der Boden der Vertiefung und die vertikalen Flächen des Substrats werden mit einem Gatedielektrikum versehen. Eine Gateelektrode wird in der Vertiefung erzeugt, die sich vom Boden der Vertiefung bis zur ersten Tiefe erstreckt. Auf der Gateelektrode wird ein Kontakt erzeugt. Zwischen dem Kontakt und dem ersten Source-/Drain-Gebiet und zwischen dem Kontakt und dem zweiten Source-/Drain-Gebiet wird mindestens eine isolierende Struktur erzeugt, die in der Vertiefung angeordnet ist, sich von der Gateelektrode bis mindestens zur horizontalen Fläche des Substrats erstreckt und dicker als das Gatedielektrikum ist.
  • Der Kontakt kann vor oder nach Erzeugung der isolierenden Struktur erzeugt werden.
  • Die Vertiefung kann beispielsweise durch anisotropes Ätzen des Substrats erzeugt werden. Da die Vertiefung keine Aufweitung aufweist, kann die Vertiefung in einem einzigen Ätzschritt erzeugt werden, so daß der MOS-Transistor mit kleinem Prozeßaufwand herstellbar ist.
  • Die isolierende Struktur wird innerhalb der Vertiefung erzeugt, die von den vertikalen Flächen begrenzt wird, so daß die Form der isolierenden Struktur sich nicht auf die Form der Source-/Drain-Gebiete auswirkt. Die Vertiefung ist bei jedem Source-/Drain-Gebiet gleich ausgestaltet, da die vertikalen Flächen vom oberen Ende bis zum Boden der Vertiefung reichen.
  • Die Source-/Drain-Gebiete können selbstjustiert angrenzend an die Vertiefung erzeugt werden. Beispielsweise wird durch Implantation oder durch insitu dotierte Epitaxie eine dotierte Schicht erzeugt. Durch Erzeugung mindestens der Vertiefung wird die dotierte Schicht strukturiert, so daß die Source-/Drain-Gebiete aus der dotierten Schicht gebildet werden. Alternativ wird zunächst die Vertiefung erzeugt und anschließend eine Implantation durchgeführt, so daß die Source-/Drain-Gebiete selbstjustiert angrenzend an die Vertiefung erzeugt werden.
  • Die Gateelektrode kann selbstjustiert in der Vertiefung erzeugt werden. Dazu wird leitendes Material abgeschieden und bis zur ersten Tiefe rückgeätzt.
  • Zur Prozeßvereinfachung ist es vorteilhaft, zunächst die isolierende Struktur und danach den Kontakt zu erzeugen.
  • Zur Erhöhung der Spannungsfestigkeit zwischen dem ersten Source-/Drain-Gebiet und dem zweiten Source-/Drain-Gebiet und zwischen den Source-/Drain-Gebieten und der Gateelektrode ist es vorteilhaft, wenn das erste Source-/Drain-Gebiet aus einem ersten hoch dotierten Gebiet und aus einem ersten niedrig dotierten Gebiet besteht, und wenn das zweite Source-/Drain-Gebiet aus einem zweiten hoch dotierten Gebiet und aus einem zweiten niedrig dotierten Gebiet besteht. Das erste hoch dotierte Gebiet und das zweite hoch dotierte Gebiet erstrecken sich dabei jeweils von einer zweiten Tiefe, die oberhalb der ersten Tiefe liegt, bis zur horizontalen Fläche des Substrats. Das erste niedrig dotierte Gebiet und das zweite niedrig dotierte Gebiet erstrecken sich jeweils von der ersten Tiefe bis zur zweiten Tiefe. Das erste hoch dotierte Gebiet und das erste niedrig dotierte Gebiet grenzen aneinander an. Das zweite hoch dotierte Gebiet und das zweite niedrig dotierte Gebiet grenzen aneinander an.
  • Die hoch dotierten Gebiete können beispielsweise durch eine Implantation mit einer ersten Implantationsenergie erzeugt werden. Die niedrig dotierten Gebiete können beispielsweise durch Implantation mit einer zweiten Implantationsenergie, die größer als die erste Implantationsenergie ist, erzeugt werden. Die hoch dotierten Gebiete und die niedrig dotierten Gebiete können alternativ auch durch insitu dotierte Epitaxie erzeugt werden.
  • Zur Erhöhung der Spannungsfestigkeit zwischen den Source-/Drain-Gebieten und dem Substrat ist es vorteilhaft, wenn das erste hoch dotierte Gebiet durch das erste niedrig dotierte Gebiet vom restlichen Substrat getrennt ist, und das zweite hoch dotierte Gebiet durch das zweite niedrig dotierte Gebiet vom restlichen Substrat getrennt ist. Innerhalb des Substrats umgibt also das erste niedrig dotierte Gebiet das erste hoch dotierte Gebiet und umgibt das zweite niedrig dotierte Gebiet das zweite hoch dotierte Gebiet.
  • Damit die Gateelektrode und die Source-/Drain-Gebiete bezüglich der ersten Tiefe selbstjustiert zueinander erzeugt werden können, ist es vorteilhaft, wenn das erste niedrig dotierte Gebiet einen vertikalen Teil aufweist, der an eine der vertikalen Flächen des Substrats angrenzt und sich von der ersten Tiefe bis zur zweiten Tiefe erstreckt. Das erste niedrig dotierte Gebiet weist einen horizontalen Teil auf, der seitlich an den vertikalen Teil des ersten niedrig dotierten Gebiets angrenzt und sich von einer dritten Tiefe, die zwischen der ersten Tiefe und der zweiten Tiefe liegt, bis zur zweiten Tiefe erstreckt. Auch das zweite niedrig dotierte Gebiet weist einen vertikalen Teil auf, der an eine andere der vertikalen Flächen des Substrats angrenzt und sich von der ersten Tiefe bis zur zweiten Tiefe erstreckt. Das zweite niedrig dotierte Gebiet weist einen horizontalen Teil auf, der seitlich an den vertikalen Teil des zweiten niedrig dotierten Gebiets angrenzt und sich von der dritten Tiefe bis zur zweiten Tiefe erstreckt. Zur Erzeugung des vertikalen Teils des ersten niedrig dotierten Gebiets und des vertikalen Teils des zweiten niedrig dotierten Gebiets wird nach Erzeugung der Gateelektrode aber vor Erzeugung der isolierenden Struktur und des Kontakts eine schräge Implantation derart durchgeführt, daß durch die Gateelektrode nicht bedeckte Teile der vertikalen Flächen des Substrats implantiert werden.
  • Auf diese Weise werden die Source-/Drain-Gebiete so erzeugt, daß sich die Source-/Drain-Gebiete und die Gateelektrode bei derselben, nämlich bei der ersten Tiefe, treffen. Die Source-/Drain-Gebiete werden durch die schräge Implantation selbstjustiert an die Tiefe der Gateelektrode angepaßt. Die horizontalen Teile der niedrig dotierten Gebiete werden mit einer geringeren Tiefe als die erste Tiefe erzeugt, damit sie nicht tiefer als die Gateelektrode liegen und die Source-/Drain-Gebiete durch die schräge Implantation an die Tiefe der Gateelektrode angepaßt werden können.
  • Zur Erhöhung der elektrischen Leitfähigkeit ist es vorteilhaft, wenn der Kontakt Metall enthält. Der Kontakt besteht beispielsweise aus einem Metall, wie z.B. Al, oder aus einem Metallsilizid, wie z.B. WSi. Der Kontakt kann auch aus dotiertem Polysilizium bestehen.
  • Die Gateelektrode besteht vorzugsweise aus dotiertem Polysilizium.
  • Der Kontakt kann beispielsweise wie folgt erzeugt werden: Nach Erzeugung der Gateelektrode wird eine isolierende Schicht erzeugt, die die Vertiefung füllt. Durch maskiertes Ätzen wird ein Kontaktloch in der isolierenden Schicht geöffnet, die bis zur Gateelektrode reicht. In dem Kontaktloch wird der Kontakt erzeugt.
  • Übrigbleibende Teile der isolierenden Schicht in der Vertiefung können die isolierende Struktur bilden. In diesem Fall ist die Öffnung in der Maske, die beim maskierten Ätzen des Kontaktlochs verwendet wird, kleiner als die Vertiefung.
  • Um einen Kurzschluß zwischen dem Kontakt und den Source-/Drain-Gebieten durch Verjustierung der Maske bezüglich der Vertiefung zu vermeiden ist es vorteilhaft, die isolierende Struktur wie folgt zu erzeugen: Nach Erzeugung der Gateelektrode wird isolierendes Material abgeschieden und rückgeätzt, so daß die isolierende Struktur in Form eines Spacers erzeugt wird. Der Kontakt wird nach der isolierenden Struktur erzeugt. Nach Erzeugung der isolierenden Struktur aber vor Erzeugung des Kontakts kann die isolierende Schicht abgeschieden werden. Durch maskiertes Ätzen selektiv zur isolierenden Struktur kann das Kontaktloch zur Gateelektrode geöffnet werden. Da selektiv zur isolierenden Struktur geätzt wird, kann die Öffnung der verwendeten Maske bezüglich der Vertiefung dejustiert sein und die isolierende Struktur überlappen ohne daß ein Kurzschluß zwischen dem Kontakt und den Source-/Drain-Gebieten entsteht. Alternativ wird der Kontakt gleich nach Erzeugung der isolierenden Struktur in der Vertiefung erzeugt.
  • Die spacerförmige isolierende Struktur ist im Bereich des ersten Source-/Drain-Gebiets genauso dick wie im Bereich des zweiten Source-/Drain-Gebiets. Ein Abstand des Kontakts zum ersten Source-/Drain-Gebiet ist folglich gleich einem Abstand des Kontakts zum zweiten Source-/Drain-Gebiet.
  • Da der MOS-Transistor eine hohe Spannungsfestigkeit aufweisen kann, ist er als Hochvolttransistor geeignet.
  • Beispielsweise ist der MOS-Transistor als embedded Transistor geeignet, der z.B. in einer Peripherie einer Speicherzellenanordnung, wie zum Beispiel eines EEPROM's, angeordnet ist.
  • Die isolierende Schicht kann beispielsweise ein Zwischenoxid sein, das auf dem EEPROM abgeschieden wird.
  • Das Gatedielektrikum kann die gesamte Vertiefung auskleiden, so daß sowohl die Gateelektrode als auch die isolierende Struktur an das Gatedielektrikum angrenzen. Alternativ grenzt nur die Gateelektrode an das Gatedielektrikum an. In diesem Fall ist das Gatedielektrikum nur am Boden der Vertiefung und an Teilen der vertikalen Flächen des Substrats angeordnet, die zwischen dem Boden der Vertiefung und der ersten Tiefe angeordnet sind.
    •
  • Im folgenden wird ein Ausführungsbeispiel der Erfindung anhand der Figuren näher erläutert.
  • 1 zeigt einen Querschnitt durch ein Substrat, nachdem eine erste dotierte Schicht und eine zweite dotierte Schicht erzeugt wurden.
  • 2 zeigt den Querschnitt aus 1, nachdem eine Maske, eine Vertiefung, ein erstes hoch dotiertes Gebiet eines ersten Source-/Drain-Gebiets, ein horizontaler Teil eines ersten niedrig dotierten Gebiets des ersten Source-/Drain-Gebiets, ein zweites hoch dotiertes Gebiet eines zweiten Source-/Drain-Gebiets und ein horizontaler Teil eines zweiten niedrig dotierten Gebiets des zweiten Source-/Drain-Gebiets erzeugt wurden.
  • 3 zeigt den Querschnitt aus 2, nachdem ein Gatedielektrikum, eine Gateelektrode, ein vertikaler Teil des ersten niedrig dotierten Gebiets und ein vertikaler Teil des zweiten niedrig dotierten Gebiets erzeugt wurden.
  • 4 zeigt den Querschnitt aus 3, nachdem eine isolierende Struktur, eine isolierende Schicht und ein Kontakt erzeugt wurden.
  • Die Figuren sind nicht maßstabsgerecht.
  • In einem Ausführungsbeispiel ist als Ausgangsmaterial ein Substrat 1 aus Silizium vorgesehen, das im Bereich einer horizontalen Fläche H mit einer Dotierstoffkonzentration von ca. 1015 cm–3 p-dotiert ist.
  • Durch eine Implantation mit n-dotierenden Ionen bei einer Implantationsenergie von ca. 50keV wird eine ca. 200 nm tiefe erste dotierte Schicht S1 erzeugt, die an die horizontale Fläche H des Substrats 1 angrenzt (siehe 1). Durch eine weitere Implantation mit n-dotierenden Ionen bei einer Implantationsenergie von ca. 200keV wird im Substrat 1 eine ca. 300 nm dicke zweite dotierte Schicht S2 erzeugt, die an die erste dotierte Schicht S1 angrenzt (siehe 1).
  • Zur Erzeugung einer Maske M wird SiO2 in einer Dicke von ca. 400 nm abgeschieden und durch ein photolithographisches Verfahren strukturiert. Zur Erzeugung einer Vertiefung V wird mit Hilfe der Maske M das Substrat 1 anisotrop bis zu einer Tiefe von ca. 800 nm geätzt (siehe 2). Ein horizontaler Querschnitt der Vertiefung V ist rechteckig mit einer ersten Seitenlänge von ca. 1μm und einer zweiten Seitenlänge von ca. 500 nm.
  • Durch die Vertiefung V werden die erste dotierte Schicht S1 und die zweite dotierte Schicht S2 strukturiert. Dabei werden aus der ersten dotierten Schicht S1 ein erstes hoch dotiertes Gebiet H1 eines ersten Source-/Drain-Gebiets S/D1 und ein zweites hoch dotiertes Gebiet H2 eines zweiten Source-/Drain-Gebiets S/D2 eines MOS-Trransistors gebildet, zwischen denen die Vertiefung V angeordnet ist und die an die Vertiefung V angrenzen (siehe 2). Aus der zweiten dotierten Schicht S2 werden ein horizontaler Teil eines ersten niedrig dotierten Gebiets N1 des ersten Source-/Drain-Gebiets S/D1 und ein horizontaler Teil eines zweiten niedrig dotierten Gebiets N2 des zweiten Source-/Drain-Gebiets S/D2 erzeugt, die unter den hoch dotierten Gebieten H1, H2 angeordnet sind. Ferner werden aus der zweiten dotierten Schicht S2 ein Teil eines vertikalen Teils des ersten niedrig dotierten Gebiets N1 und ein Teil eines vertikalen Teils des zweiten niedrig dotierten Gebiets N2 erzeugt, die seitlich an die horizontalen Teile der niedrig dotierten Gebiete N1, N2 angrenzen und an die Vertiefung V angrenzen.
  • Durch thermische Oxidation wird ein ca. 20 nm dickes Gatedielektrikum GD aus SiO2 erzeugt, das einen Boden der Vertiefung V sowie vertikale Flächen des Substrats 1, die die Vertiefung V seitlich begrenzen, bedeckt (siehe 3).
  • Zur Erzeugung einer Gateelektrode GA des MOS-Transistors wird insitu dotiertes Polysilizium in einer Dicke von ca. 200 nm abgeschieden und rückgeätzt. Die Gateelektrode GA erstreckt sich von einem Boden der Vertiefung V bis zu einer ersten Tiefe T1, die ca. 600 nm unterhalb der horizontalen Fläche H des Substrats 1 liegt (siehe 3).
  • Durch schräge Implantation mit n-dotierenden Ionen unter einem Winkel von ca. 75° bezüglich der horizontalen Fläche H des Substrats 1 werden Teile der vertikalen Flächen des Substrats 1, die nicht durch die Gateelektrode GA bedeckt werden, implantiert. Dadurch werden im Substrat 1 weitere Teile der vertikalen Teile der niedrig dotierten Gebiete N1, N2 erzeugt, die an die vertikalen Flächen des Substrats 1 angrenzen. Die niedrig dotierten Gebiete N1, N2 reichen jeweils von der ersten Tiefe T1 bis zu einer zweiten Tiefe T2, die ca. 200 nm unterhalb der horizontalen Fläche H des Substrats 1 liegt. Die horizontalen Teile der niedrig dotierten Gebiete N1, N2 reichen jeweils von einer dritten Tiefe T3, die ca. 500 nm unterhalb der horizontalen Fläche H des Substrats 1 liegt, bis zur zweiten Tiefe T2. Die vertikalen Teile der niedrigdotierten Gebiete N1, N2 reichen jeweils von der ersten Tiefe T1 bis zur zweiten Tiefe T2. Die vertikalen Teile der niedrig dotierten Gebiete N1, N2 weisen jeweils eine zur vertikalen Fläche des Substrats 1, an die sie angrenzen, senkrechte Abmessung auf, die ca. 100 nm beträgt.
  • Zur Erzeugung von isolierenden Strukturen I wird Siliziumnitrid in einer Dicke von ca. 50 nm abgeschieden und rückgeätzt, bis die Maske M freigelegt wird (siehe 4). Die isolierenden Strukturen I reichen von der zweiten Tiefe T1 bis ca. 350 nm oberhalb der horizontalen Fläche H des Substrats 1. Die isolierende Struktur I ist auf der Gateelektrode GA angeordnet und grenzt an das Gatedielektrikum GD an.
  • Durch maskiertes Ätzen wird ein ca. 800nm tiefer Isolationsgraben (nicht dargestellt) erzeugt, der den MOS-Transistor umgibt.
  • Zur Erzeugung einer isolierenden Schicht IS wird SiO2 in einer Dicke von ca. 1000 nm abgeschieden. Dadurch wird der Isolationsgraben mit SiO2 gefüllt.
  • Durch maskiertes Ätzen wird ein Kontaktloch in der isolierenden Schicht IS geöffnet, das bis zur Gateelektrode GA reicht. Dabei wird SiO2 selektiv zu Siliziumnitrid geätzt, so daß die isolierende Struktur I nicht angegriffen wird.
  • Zur Erzeugung eines Kontakts K wird Al in einer Dicke von ca. 400 nm abgeschieden und abgetragen, bis die isolierende Schicht IS freigelegt wird. Der Abstand des Kontakts K von den Source-/Drain-Gebieten S/D1, S/D2 beträgt aufgrund der isolierenden Struktur I ca. 70 nm.
  • Ein Teil des Substrats 1, der zwischen dem ersten Source/Drain-Gebiet S/D1 und dem zweiten Source-/Drain-Gebiet S/D2 angeordnet ist und an die Vertiefung V angrenzt, ist als Kanalgebiet geeignet.
  • Durch das Verfahren wird ein MOS-Transistor erzeugt, der aufgrund der Vertiefung V bei kleinem Platzbedarf eine große Kanallänge aufweist. Aufgrund der Unterteilung der Source-/Drain-Gebiete S/D1, S/D2 in die hoch dotierten Gebiete H1, H2 und die niedrig dotierten Gebiete N1, N2 ist die Spannungsfestigkeit des MOS-Transistors besonders groß. Aufgrund der isolierenden Struktur I ist die Spannungsfestigkeit zwischen dem Kontakt K und den Source-/Drain-Gebieten S/D1, S/D2 hoch. Der MOS-Transistor ist symmetrisch hinsichtlich der Lagen der Source-/Drain-Gebiete S/D1, S/D2 bezüglich der Gateelektrode GA.
  • Es sind viele Variationen des Ausführungsbeispiels denkbar, die ebenfalls im Rahmen der Erfindung liegen. So können Abmessungen der beschriebenen Schichten, Gebiete, Vertiefungen, Strukturen und Masken an die jeweiligen Erfordernisse angepaßt werden. Dasselbe gilt für die Dotierstoffkonzentrationen und für die Wahl der Materialien. Die Source-/Drain-Gebiete S/D1, S/D2 können statt n-dotiert p-dotiert sein. In diesem Fall ist das Substrat 1 n-dotiert. Die isolierenden Strukturen I können auch so erzeugt werden, daß statt Abscheidung von Siliziumnitrid sofort die isolierende Schicht IS abgeschieden wird und darin der Kontakt K erzeugt wird. Übrigbleibende Teile der isolierenden Schicht IS innerhalb der Vertiefung V bilden in diesem Fall die isolierende Struktur I.

Claims (14)

  1. MOS-Transistor, – mit einem ersten Source/Drain-Gebiet (S/D1) und einem zweiten Source/Drain-Gebiet (S/D2), die in einem Substrat (1) angeordnet sind, an eine horizontale Fläche (H) des Substrats (1) angrenzen und bis zu einer ersten Tiefe (T1) reichen, – bei dem zwischen dem ersten Source/Drain-Gebiet (S/D1) und dem zweiten Source/Drain-Gebiet (S/D2) eine Vertiefung (V) im Substrat (1) angeordnet ist, die an das erste Source/Drain-Gebiet (S/D1) und an das zweite Source/Drain-Gebiet (S/D2) angrenzt und tiefer als die erste Tiefe (T1) reicht, – bei dem die Vertiefung (V) seitlich von vertikalen Flächen des Substrats (1) begrenzt wird, die im wesentlichen senkrecht zur horizontalen Fläche (H) des Substrats (1) verlaufen und sich von der horizontalen Fläche (H) des Substrats (1) bis zu einem Boden der Vertiefung (V) erstrecken, – mit einer Gateelektrode (GA), die in der Vertiefung (V) angeordnet ist und sich vom Boden der Vertiefung (V) bis im wesentlichen zur ersten Tiefe (T1) erstreckt, – bei dem die Vertiefung (V) derart mit einem Gatedielektrikum (GD) versehen ist, daß die Gateelektrode (GA) vom Substrat (1) getrennt ist, – bei dem auf der Gateelektrode (GA) ein Kontakt (K) angeordnet ist, – bei dem zwischen dem Kontakt (K) und dem ersten Source/Drain-Gebiet (S/D1) und zwischen dem Kontakt (K) und dem zweiten Source/Drain-Gebiet (S/D2) mindestens eine isolierende Struktur (I) angeordnet ist, die in der Vertiefung (V) angeordnet ist, sich von der Gateelektrode (GA) bis mindestens zur horizontalen Fläche (H) des Substrats (1) erstreckt und dicker als das Gatedielektrikum (GD) ist.
  2. MOS-Transistor nach Anspruch 1, – bei dem das erste Source/Drain-Gebiet (S/D1) aus einem ersten hoch dotierten Gebiet (H1) und aus einem ersten niedrig dotierten Gebiet (N1) besteht, – bei dem das zweite Source/Drain-Gebiet (S/D2) aus einem zweiten hoch dotierten Gebiet (H2) und aus einem zweiten niedrig dotierten Gebiet (N2) besteht, – bei dem sich das erste hoch dotierte Gebiet (H1) und das zweite hoch dotierte Gebiet (H2) jeweils von einer zweiten Tiefe (T2), die oberhalb der ersten Tiefe (T1) liegt, bis zur horizontalen Fläche (H) des Substrats (1) erstrecken, – bei dem sich das erste niedrig dotierte Gebiet (N1) und das zweite niedrig dotierte Gebiet (N2) jeweils von der ersten Tiefe (T1) bis zur zweiten Tiefe (T2) erstrecken.
  3. MOS-Transistor nach Anspruch 2, – bei dem das erste hoch dotierte Gebiet (H1) durch das erste niedrig dotierte Gebiet (N1) vom restlichen Substrat (1) getrennt ist, – bei dem das zweite hoch dotierte Gebiet (H2) durch das zweite niedrig dotierte Gebiet (N2) vom restlichen Substrat (1) getrennt ist.
  4. MOS-Transistor nach Anspruch 2 oder 3, – bei dem das erste niedrig dotierte Gebiet (N1) einen vertikalen Teil aufweist, der an eine der vertikalen Flächen des Substrats (1) angrenzt und sich von der ersten Tiefe (T1) bis zur zweiten Tiefe (T2) erstreckt, – bei dem das erste niedrig dotierte Gebiet (N1) einen horizontalen Teil aufweist, der seitlich an den vertikalen Teil des ersten niedrig dotierte Gebiets (N1) angrenzt und sich von einer dritten Tiefe (T3), die zwischen der ersten Tiefe (T1) und der zweiten Tiefe (T2) liegt, bis zur zweiten Tiefe (T2) erstreckt, – bei dem das zweite niedrig dotierte Gebiet (N2) einen vertikalen Teil aufweist, der an eine andere der vertikalen Flächen des Substrats (1) angrenzt und sich von der ersten Tiefe (T1) bis zur zweiten Tiefe (T2) erstreckt, – bei dem das zweite niedrig dotierte Gebiet (N2) einen horizontalen Teil aufweist, der seitlich an den vertikalen Teil des zweiten niedrig dotierte Gebiets (N2) angrenzt und sich von der dritten Tiefe (T3) bis zur zweiten Tiefe (T2) erstreckt.
  5. MOS-Transistor nach einem der Ansprüche 1 bis 4, – bei dem der Kontakt (K) Metall enthält, – bei dem die Gateelektrode (GA) aus Polysilizium besteht.
  6. MOS-Transistor nach einem der Ansprüche 1 bis 5, – bei dem die isolierende Struktur (I) spacerförmig ist, – bei dem ein Abstand des Kontakts (K) zum ersten Source/Drain-Gebiet (S/D1) gleich einem Abstand des Kontakts (K) zum zweiten Source/Drain-Gebiet (S/D2) ist.
  7. Verfahren zur Erzeugung eines MOS-Transistors, – bei dem in einem Substrat (1) eine Vertiefung (V) derart erzeugt wird, daß die Vertiefung (V) seitlich von vertikalen Flächen des Substrats (1) begrenzt wird, die im wesentlichen senkrecht zu einer horizontalen Fläche (H) des Substrats (1) verlaufen und sich von der horizontalen Fläche (H) des Substrats (1) bis zu einem Boden der Vertiefung (V) erstrecken, – bei dem in dem Substrat (1) ein erstes Source/Drain-Gebiet (S/D1) und ein zweites Source/Drain-Gebiet (S/D2) derart erzeugt werden, daß sie an die horizontale Fläche (H) des Substrats (1) und an die Vertiefung (V) angrenzen und bis zu einer ersten Tiefe (T1) reichen, die höher als der Boden der Vertiefung (V) liegt, – bei dem ein Boden der Vertiefung (V) und die vertikalen Flächen des Substrats (1) mit einem Gatedielektrikum (GD) versehen werden, – bei dem eine Gateelektrode (GA) in der Vertiefung (V) erzeugt wird, die sich vom Boden der Vertiefung (V) bis zur ersten Tiefe (T1) erstreckt, – bei dem auf der Gateelektrode (GA) ein Kontakt (K) erzeugt wird, – bei dem zwischen dem Kontakt (K) und dem ersten Source/Drain-Gebiet (S/D1) und zwischen dem Kontakt (K) und dem zweiten Source/Drain-Gebiet (S/D2) mindestens eine isolierende Struktur (I) erzeugt wird, die in der Vertiefung (V) angeordnet ist, sich von der Gateelektrode (GA) bis mindestens zur horizontalen Fläche (H) des Substrats (1) erstreckt und dicker als das Gatedielektrikum (GD) ist.
  8. Verfahren nach Anspruch 7, – bei dem ein erstes hoch dotiertes Gebiet (H1) des ersten Source/Drain-Gebiets (S/D1) und ein zweites hoch dotiertes Gebiet (H2) des zweiten Source/Drain-Gebiets (S/D2) erzeugt werden, die sich von einer zweiten Tiefe (T2), die oberhalb der ersten Tiefe (T1) liegt, bis zur horizontalen Fläche (H) des Substrats (1) erstrecken, – bei dem ein erste niedrig dotiertes Gebiet (N1) des ersten Source/Drain-Gebiets (S/D1) und ein zweites niedrig dotiertes Gebiet (N2) des zweiten Source/Drain-Gebiets (S/D2) erzeugt werden, die sich von der ersten Tiefe (T1) bis zur zweiten Tiefe (T2) erstrecken.
  9. Verfahren nach Anspruch 8, – bei dem das erste hoch dotierte Gebiet (H1) derart erzeugt wird, daß es durch das erste niedrig dotierte Gebiet (N1) vom restlichen Substrat (1) getrennt ist, – bei dem das zweite hoch dotierte Gebiet (H2) derart erzeugt wird, daß es durch das zweite niedrig dotierte Gebiet (N2) vom restlichen Substrat (1) getrennt ist.
  10. Verfahren nach Anspruch 8 oder 9, – bei dem zur Erzeugung eines vertikalen Teils des ersten niedrig dotierten Gebiets (N1) und eines vertikalen Teils des zweiten niedrig dotierten Gebiets (N2) nach Erzeugung der Gateelektrode (GA) aber vor Erzeugung der isolierenden Struktur (I) und des Kontakts (K) eine schräge Implantation derart durchgeführt wird, daß durch die Gateelektrode (GA) nicht bedeckte Teile der vertikalen Flächen des Substrats (1) implantiert werden, – bei dem das erste niedrig dotierte Gebiet (N1) so erzeugt wird, daß ein horizontaler Teil des ersten niedrig dotierten Gebiets (N1) seitlich an den vertikalen Teil des ersten niedrig dotierten Gebiets (N1) angrenzt und sich von einer dritten Tiefe (T3), die zwischen der ersten Tiefe (T1) und der zweiten Tiefe (T2) liegt, bis zur zweiten Tiefe (T2) erstreckt, – bei dem das zweite niedrig dotierte Gebiet (N2) so erzeugt wird, daß ein horizontaler Teil des zweiten niedrig dotierten Gebiets (N2) seitlich an den vertikalen Teil des zweiten niedrig dotierten Gebiets (N2) angrenzt und sich von der dritten Tiefe (T3) bis zur zweiten Tiefe (T2) erstreckt.
  11. Verfahren nach einem der Ansprüche 7 bis 10, – bei dem der Kontakt (K) mindestens teilweise aus Metall erzeugt wird, – bei dem die Gateelektrode (GA) aus Polysilizium erzeugt wird.
  12. Verfahren nach einem der Ansprüche 7 bis 11, – bei dem nach Erzeugung der Gateelektrode (GA) eine isolierende Schicht (IS) erzeugt wird, die die Vertiefung (V) füllt, – bei dem durch maskiertes Ätzen ein Kontaktloch in der isolierenden Schicht (IS) geöffnet wird, die bis zur Gateelektrode (GA) reicht, – bei dem im Kontaktloch der Kontakt (K) erzeugt wird.
  13. Verfahren nach Anspruch 12, – bei dem übrigbleibende Teile der isolierenden Schicht in der Vertiefung die isolierende Struktur bildet.
  14. Verfahren nach einem der Ansprüche 7 bis 13, – bei dem nach Erzeugung der Gateelektrode (GA) isolierendes Material abgeschieden und rückgeätzt wird, so daß die isolierende Struktur (I) in Form eines Spacers erzeugt wird, – bei dem der Kontakt (K) nach der isolierenden Struktur (I) erzeugt wird.
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