EP1060518A1 - Graben-gate-mos-transistor, dessen verwendung in einer eeprom-anordnung und verfahren zu dessen herstellung - Google Patents
Graben-gate-mos-transistor, dessen verwendung in einer eeprom-anordnung und verfahren zu dessen herstellungInfo
- Publication number
- EP1060518A1 EP1060518A1 EP99911574A EP99911574A EP1060518A1 EP 1060518 A1 EP1060518 A1 EP 1060518A1 EP 99911574 A EP99911574 A EP 99911574A EP 99911574 A EP99911574 A EP 99911574A EP 1060518 A1 EP1060518 A1 EP 1060518A1
- Authority
- EP
- European Patent Office
- Prior art keywords
- source
- trench
- drain region
- mos transistor
- depth
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 238000000034 method Methods 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 238000009792 diffusion process Methods 0.000 claims description 58
- 238000002955 isolation Methods 0.000 claims description 47
- 239000002019 doping agent Substances 0.000 claims description 28
- 238000009413 insulation Methods 0.000 claims description 27
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 239000011810 insulating material Substances 0.000 claims 1
- 238000002513 implantation Methods 0.000 description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 229920005591 polysilicon Polymers 0.000 description 15
- 229910004298 SiO 2 Inorganic materials 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- 229910052681 coesite Inorganic materials 0.000 description 11
- 229910052906 cristobalite Inorganic materials 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- 229910052682 stishovite Inorganic materials 0.000 description 11
- 229910052905 tridymite Inorganic materials 0.000 description 11
- 238000005516 engineering process Methods 0.000 description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 9
- 229910052796 boron Inorganic materials 0.000 description 9
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000000151 deposition Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 239000011521 glass Substances 0.000 description 5
- 230000008021 deposition Effects 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 101100172118 Caenorhabditis elegans eif-2Bgamma gene Proteins 0.000 description 2
- 101100030361 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) pph-3 gene Proteins 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 238000006748 scratching Methods 0.000 description 2
- 230000002393 scratching effect Effects 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 101000642226 Apomastus schlingeri U1-cyrtautoxin-As1b Proteins 0.000 description 1
- SKBLJQADGZYMKA-UHFFFAOYSA-N OPOP Chemical compound OPOP SKBLJQADGZYMKA-UHFFFAOYSA-N 0.000 description 1
- 101001122827 Paramecium tetraurelia Serine/threonine-protein phosphatase PP2A catalytic subunit 3 Proteins 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000000975 dye Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000005496 tempering Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
Definitions
- the invention relates to a MOS transistor that is suitable for integration in a circuit arrangement with transistors of another technology, so-called embedded MOS transistor, and a method for its production.
- transistors with very different properties are required at the same time, which can be produced in different technologies.
- An example of this are EEPROM applications in which MOS transistors with floating gate and control gate, which are operated with voltages of a maximum of 5 volts, are used as storage transistors and in which so-called high-voltage transistors, which have higher voltages, are used for programming the storage transistors , in particular 10 to 20 volts, switch. Smart power circuits are further examples of such applications.
- the invention is based on the object of specifying a MOS transistor which can be produced simultaneously with transistors of another technology without adversely affecting the properties of the transistors of the other technology. rivers.
- a method for producing such a MOS transistor is also to be specified.
- the MOS transistor comprises a first source / dram device and a second source / dram device which are arranged in a semiconductor substrate.
- a monocrystalline silicon substrate or the monocrystalline silicon layer of an SOI substrate are particularly suitable as the semiconductor substrate.
- a trench is arranged between the first source / dram area and the second source / dram area, the depth of which is greater than the depth of the first source / dram area and the second source / dram area.
- the surface of the trench is provided with a gate dielectric.
- a gate electrode is arranged in the trench, the extent of which in the direction of the depth of the trench is at most equal to the depth of the trench.
- the MOS transistor has a channel region which is arranged between the first source / dram region and the second source / dram region and runs in the semiconductor substrate along the surface of the trench. When the transistor is switched, a current path along the surface of the trench is therefore closed or interrupted.
- An isolation trench is provided which surrounds the MOS transistor.
- the isolation trench is provided with an insulating filling and has a depth which essentially corresponds to the depth of the trench.
- the isolation trench is preferably opened at the same time as the trench. No additional photo technology is therefore required for the trench etching.
- the gate oxide and the gate electrode are arranged completely in the trench and the channel region arranged along the surface of the trench, this MOS transistor can be produced before the production of transistors of other technology. It is within the scope of the invention that the gate electrode completely fills the trench or that a planing structure fills the trench above the gate electrode. After the production of the MOS transistor, the semiconductor substrate has a flat surface and is suitable for the production of the other transistors in a different technology.
- the MOS transistor is particularly suitable as a high-voltage transistor for an EEPROM arrangement. Since the channel area runs along the surface of the trench, the space requirement of the MOS transistor is reduced in comparison with a pianar MOS transistor. The higher thickness of the gate dielectric required for high-voltage transistors in comparison to the memory transistors has no effect on the memory transistors, since the gate dielectric is only arranged on the surface of the trench. The channel implantation for the high-voltage transistor also only affects the trench surface.
- the MOS transistor can be designed both as an n-channel MOS transistor and as a p-channel MOS transistor.
- the MOS transistor as an n-channel MOS transistor is an n + -doped gate electrode and as a p-channel MOS transistor is a p + -dot ⁇ erte Has gate electrode.
- both the n-channel MOS transistor and the p-channel MOS transistor are so-called surface-channel transistors, with which a conductive channel is formed on the interface of the substrate to the gate dielectric .
- the MOS transistor As a high-voltage MOS transistor, it is advantageous to provide a first diffusion region which is arranged between the first source / dram device and the channel region and which is connected to the first source / Drain area and adjacent to the channel area.
- the first diffusion region is doped with the same conductivity type as the first source / drain region, it has a lower dopant concentration than the first source / drain region.
- a portion of the voltage present between the first source / drain region and the second source / drain region drops across the first diffusion region, so that only a lower voltage has to be switched across the channel region.
- the first diffusion region at least partially below the first source / drain region. In this way, the space requirement parallel to the surface of the semiconductor substrate is reduced.
- the MOS transistor is preferably designed such that the first source / drain region does not directly adjoin the surface of the trench. This increases the dielectric strength between the gate electrode and the first source / drain region. In particular, voltage peaks and a band-to-band tunnel at the edge of the gate electrode are avoided.
- This configuration of the MOS transistor can be realized in that the first diffusion region is arranged at least partially between the surface of the trench and the first source / drain region. In this way, since the first diffusion region acts as a resistance, over which part of the voltage drops, the voltage effective at the edge of the trench is reduced.
- this embodiment is realized in that a first insulation structure is provided, which is arranged between the gate electrode and the first source / drain region.
- the first insulation structure thus adjoins the surface of the semiconductor substrate and has a depth that is greater than the depth of the first source / drain Area. In this way, the insulation between the gate electrode and the first source / dram device, to which high voltage is applied, is improved.
- a second diffusion region which is doped with the same conductivity type as the second source / drain region, but which has a lower dopant concentration than the second source / dram region, and that is arranged between the second source / dram Geb ⁇ et and the channel area.
- the second diffusion area borders both on the second source / dram area and on the channel area.
- the second diffusion area is constructed analogously to the first diffusion area.
- the MOS transistor has a symmetrical structure. Both the first source / dram device and the second source / dram device can be connected as a drain in a circuit. This facilitates the circuit design.
- FIG. 1 shows a section through a MOS transistor with a gate electrode arranged in a trench.
- FIG. 2 shows a section through a MOS transistor with a gate electrode arranged in a trench and a first source / dram device and a second source / dram device, under each of which a first diffusion area or a second diffusion area is arranged.
- FIG. 3 shows a section through a MOS transistor with a gate electrode arranged in a trench and a first source / dram device and a second one
- Source / Dram Geb ⁇ et each by a first Diffusion area or a second diffusion area are separated from the surface of the trench.
- FIG. 4 shows a section through a MOS transistor with a gate electrode arranged in a trench, a first insulation structure being provided between the gate electrode and a first source / drain region and between the gate electrode and a second source / drain - Area is arranged.
- MOS transistor with a first insulation structure which is arranged between a first source / drain region or a second source / drain region and a gate electrode.
- MOS transistor with a gate electrode arranged in a trench and a first source / drain region and a second source / drain region which are spaced apart from the surface of the trench.
- FIGS. 13 to 16 show steps for producing a MOS transistor with a gate electrode arranged in the trench and a first source / drain region and a second source / drain region, each through a first diffusion region and a second diffusion region are spaced from the surface of the trench.
- a substrate 11 of monocrystalline p-doped silicon with a basic doping of 10 ⁇ 5 cm -3 j_ s -j- e i ne p-doped well 12 is disposed (see Figure 1).
- the p-doped well 12 has a dopant concentration of 10 17 cm ⁇ 3.
- the p-doped well 12 is surrounded by an isolation trench 13, which has an SiO 2 layer 131 and an SiO 2 layer Filling 132 is filled.
- the isolation structure 13 is produced using the shallow trench isolation technique.
- a trench 14 is arranged within the area surrounded by the insulation structure 13 and extends to the p-doped well 12 up to m.
- the depth of the trench 14 is 400 nm.
- the depth of the isolation trench 13 is also 400 nm.
- the surface of the trench 14 is provided with a gate dielectric 15.
- the gate dielectric 15 contains S1O2 and has a thickness of 20 n.
- the trench 14 is filled with a gate electrode 16 made of n + -doped polysilicon.
- the trench 14 filled with the gate dielectric 15 and the gate electrode 16 forms a flat surface with the substrate 11.
- a first source / dram unit 171 and a second source / dram unit 172 are provided, each of which adjoins the isolation trench 13.
- the first source / dram unit 171 and the second source / dram unit 172 are n + -doped with a dopant concentration of 10 ⁇ 1 cm " ⁇ .
- the first source / dram unit 171 and the second source / Dram area 172 has a depth of approximately 200 nm.
- a first diffusion region 181 is arranged between the first source / drain area 171 and the surface of the trench 14. Between the second source / drain area 172 and the surface of the A second diffusion region 182 is arranged in trench 14.
- the first diffusion region 181 and the second diffusion region 182 are each n ⁇ -doped and have a dopant concentration of 2 ⁇ 10 18 cm -3 .
- the channel region acts on the surface of the trench below part of the p-doped well 12 of the first diffusion region 181 and the second diffusion region 182.
- contacts 120 to the first source / dram device 171, the second Source / Dram Geb ⁇ et 172 and the gate electrode 16 are provided.
- the contacts 120 contain aluminum and / or tungsten.
- a p-doped well 22 having a dopant concentration of 10 17 cm -3 (see Figure 2).
- An active area for a MOS transistor is defined by an isolation trench 23, which is annular.
- the isolation trench 23 is filled with a layer 231 and a layer 232 232 in the sense of shallow trench insulation.
- the depth of the isolation trench 23 is 600 nm.
- a trench 24, the depth of which is also 600 nm, is arranged in the active region.
- the surface of the trench 24 is provided with a gate dielectric 25.
- the gate dielectric 25 contains S1O2 and has a thickness of 25 nm.
- the trench 24 is filled with a gate electrode 26.
- the gate electrode 26 contains n + -doped polysilicon with a dopant concentration of 10 ⁇ 1 cm -3
- a first source / drain device 271 and a second source / dram device 272 are arranged, each of which adjoins the surface of the substrate.
- the first source / dram region 271 and the second source / dram region 272 are n + -doped with a dopant concentration of 10 ⁇ ° cm -3.
- the first source / dram region 272 and the second source / Dram-Geb ⁇ et 272 each have a depth of 200 nm.
- a first diffusion region 281 is arranged below the first source / dram region 271, which is n ⁇ -doped with a dopant concentration of 10 ⁇ - 8 cm -3 and which has a depth of 500 nm measured from the surface of the substrate 21 .
- the first source / dram device 271 is connected as a drain in the MOS transistor. A portion of the voltage applied to the first source / dram region 271 then drops across the first diffusion region 281. A lower voltage then drops across the channel region, which is formed by that part of the p-dot well 22 which adjoins the surface of the trench 24.
- An insulation layer 29 made of doped glass is arranged on the surface of the structure, in which contacts 220 are provided to the first source / dram region 271, the second source / drain region 272 and the gate electrode 26 (see FIG. 2).
- a p-doped well 32 is disposed with a dopant concentration of 10 17 cm -3 (see Figure 3).
- An active region for a MOS transistor is defined in the p-doped well 32 by an annular isolation trench 33.
- the isolation trench 33 is filled with a Si2 layer 331 and a Si2 filling 332.
- the depth of the isolation trench 31 is 800 nm.
- a trench 34 is arranged within the active region.
- the surface of the trench 34 is provided with a gate dielectric 35 which
- the trench 34 is filled with a gate electrode 36 made of n + -doped polysilicon with a dopant concentration of l ⁇ 21 C m ⁇ 3 .
- first source / drain unit 371 There are a first source / drain unit 371 and a second one
- Source / Dram Geb ⁇ et 372 provided, each adjoining the surface of the isolation trench 33 and the 10
- the source / drain regions 371, 372 are n + -doped and have a dopant concentration of 10 ⁇ 1 cm -3 . They have a depth of 200 nm. They are spaced from the surface of the trench 34 by a first diffusion region 381 or a second diffusion region 382. The first diffusion region 381 and the second diffusion region 382 also extend below the first source / dram region 371 and the second source / dram region 372. The first diffusion region 381 and the second diffusion region 382 are each n ⁇ - dyes with a dopant concentration of 10 ⁇ cm "" 3 . The diffusion regions 381, 382 have a depth of 400 nm measured from the surface of the semiconductor substrate. The part of the p-doped well 32 which adjoins the surface of the trench 34 acts as the channel region in the MOS transistor.
- the structure is also provided with an insulation layer 39 made of doped glass, in which contacts 320 are provided to the first source / dram region 371, the second source / dram region 372 and the gate electrode 36.
- a p-doped trough 42 with a dopant concentration of 10 17 cm -3 is arranged in a substrate 41 with a basic doping of 10 ⁇ cm -3 boron (see FIG. 4).
- Trench insulation is filled with a Si2 layer 431 and a S1O2 filling 432, defines an active area for a MOS transistor.
- the depth of the isolation trench 43 is 800 nm.
- a trench 44 is arranged in the active area, the depth of which is also 800 nm.
- the trench 44 has an expansion which is provided with an insulation structure 441.
- the insulation structure 441 which contains S1O2
- the surface of the trench 44 is provided with a gate dielectric 45.
- the gate dielectric 45 contains S1O2 and has one 11
- the trench 44 is filled with a gate electrode 46 made of n + -doped polysilicon with a dopant concentration of 10 21 cm -3 .
- the gate electrode 46 terminates at the height with the substrate 41.
- a first source / drain device 471 and a second source / drain device 472 are arranged between the insulation structure 441 and the Si2 filling 432 of the isolation trench 43.
- the source / dram units 471, 472 are n + -doped and have a dopant concentration of 10 2 1 cm -3 . They have a depth of 200 nm.
- a first diffusion region 481 and a second diffusion region 482 are arranged below the first source / drain region 471 and the second source / drain region 472.
- the first diffusion region 481 and the second diffusion region 482 are each n ⁇ -doped and have a dopant concentration of 10 ⁇ 8 cm -3 . Measured from the surface of the substrate 41, they have a depth of 500 nm.
- the isolation structure 441 has a depth of 300 nm.
- the width of the insulation structure 441 is dimensioned such that the distance of the first source / drain device 471 or the second source / dram device 472 from the gate electrode 46 is 100 nm parallel to the surface of the substrate 41. This improves the dielectric strength of the MOS transistor.
- the part of the p-doped well 42 adjacent to the surface of the trench 44 acts as the channel region.
- the structure also has an insulation layer 49 made of doped glass, in which contacts 420 are provided to the first source / dram device 471, the second source / dram device 472 and the gate electrode 46.
- a substrate 51 made of monolithic silicon with a basic doping of 10 ⁇ cm ⁇ 3 boron is replaced by a number of 12
- Implantations with boron with 3 x 10 ⁇ cm -2 , 500 keV or 5 x 10 12 cm -2 , 200 keV formed a p-doped well 52 with a dopant concentration of 10 ⁇ - 7 cm -3 and a depth of 1000 nm (see Figure 5).
- a photolithographically generated resist mask (not shown) is used.
- a diffusion region 53 which has a dopant concentration of 10 18 cm -3 and a depth of 500 nm, is subsequently produced by implantations with phosphorus with an energy of 100 keV, 200 keV and a dose of 8 ⁇ 10 ⁇ 2 cm -2 each having.
- a first layer 54 is applied with a thickness of 20 nm and a silicon nitride layer 55 m with a thickness of 100 nm.
- First trenches 56 are etched using a photolithographically generated mask (not shown).
- the first trenches 56 have a depth of 300 nm.
- the first trenches 56 have an annular part and a web that connects opposite sides of the annular part to one another.
- CHF3, 02 of the first silicon layer 54 is used CHF3, O2 and the silicon HBr, He, O2, NF3 is used.
- the first trenches 56 are filled with a first SiO 2 filling 57.
- a layer of SiO 2 is deposited and planed by chemical-mechanical polishing.
- second trenches are etched using a photoresist mask (not shown).
- the second trenches comprise a trench 58 and an isolation trench 59 (see FIG. 6). Both the trench 58 and the isolation trench 59 are arranged parallel to the surface of the substrate 51 within the cross section of the first trench 56.
- the cross section of the trench 58 and the isolation trench 59 is in each case smaller than the cross section of the corresponding part of the first trench 56.
- the depth of the trench 58 and the isolation trench 59 is greater than that of the first trench 13
- the depth of the trench 58 and the isolation trench 59 is approximately 800 nm.
- the trench 58 structures the first fill 57, so that a first insulation structure 571 is formed, which is arranged in the upper region of the trench 58 on both sides of the trench 58 (see FIG. 6).
- the dimension of the first insulation structure 571 perpendicular to the wall of the trench 58 is 100 nm.
- a gate dielectric 5101 made of S1O2 m with a layer thickness of 25 nm is formed on the surface of the trench 58 by thermal oxidation.
- a second SiO 2 layer 5102 m with a layer thickness of likewise 25 nm is formed on the surface of the isolation trench 59.
- a gate electrode 5111 is formed in the trench 58 and a polysilicon fill 5112 is formed in the isolation trench 59.
- the gate electrode 5111 is n + -doped with a dopant concentration of 10 21 cm "" 3 .
- the doped polysilicon layer is formed by in situ doped deposition or by undoped deposition and subsequent implantation.
- the doped polysilicon layer is etched back to the extent that the gate electrode
- 5111 is flush with the surface of the substrate 51.
- the polysilicon filling is made with the aid of He, HBr, CI2, C2Fg
- the insulation trench 59 is filled with a second SiO 2 filling 513 by depositing an SiO 2 layer and chemical-mechanical polishing (see FIG. 8). The silicon nitride layer 55 and the first SiO 2 layer 54 are then removed. This creates a flat surface of the structure.
- the MOS transistor is formed by forming a first source / drain region 5141 and a second source / drain region 5142 with the aid of a masked implantation of arsenic at an energy of 60 keV and a dose of 5 ⁇ 10 ⁇ - cm - 2 completed.
- the depth of the source / drain regions 5141, 5142 is 200 nm. It is therefore less than the depth of the first insulation structure 571.
- the less doped diffusion regions 52 are arranged below the source / drain regions 5141, 5142. Parts of the p-doped well 52 adjacent to the surface of the trench 58 form the channel region.
- the process for manufacturing the memory transistors and peripheral transistors is carried out before the implantation to form the source / drain regions 5141, 5142. Since both the gate electrode 5111 and the gate dielectric 5101 are buried in the trench 58 and the structure has a flat surface, these structures do not influence the process flow for the memory transistors and the peripheral transistors.
- a p-doped well 62 with a dopant concentration of 10 ⁇ 7 cm -3 is formed by masked implantation with boron in a substrate 61 made of monocrystalline silicon with a basic doping of l ⁇ l5 C m -3 boron.
- the depth of the p-doped well 62 is 1000 nm (see FIG. 9).
- a first S1O2 layer 63 m with a layer thickness of 20 nm and a silicon nitride layer 64 m with a layer thickness of 100 nm are applied to the surface of the substrate 61.
- the silicon nitride layer 64, the first silicon layer 63 and the substrate 61 are structured such that a trench 65 and an isolation trench 66 with a depth of 600 nm are formed.
- CHF3, O2, S1O2, CHF3, O2 and S1I1- zium HBr, He, O2, NF3 are used for the etching of silicon nitride.
- the isolation trench 66 surrounds an active area in a ring shape.
- the trench 65 has a web-shaped cross section and extends from one side of the isolation trench 66 to the opposite side.
- the dopant concentration of the p-doped well 62 along the surface of the trench 65 is set to 10 1 7 cm -3 . This determines the threshold voltage of the MOS transistor to be manufactured.
- the implantation is carried out with an energy of 50 keV and a dose of 2 x 10 12 cm -2 .
- a gate dielectric 67 made of S1O2 m with a layer thickness of 25 nm is formed on the surface of the trench 65 by thermal oxidation.
- a second layer 68 is formed on the surface of the isolation trench in a layer thickness of likewise 25 nm (see FIG. 10).
- a gate electrode 691 and a polysilicon fill 692 are subsequently formed by forming a doped polysilicon layer and scratching the doped polysilicon layer with CF4, O2, N2.
- the doped polysilicon layer is formed by in situ doped deposition or by undoped deposition and subsequent implantation. The jerking is continued until the surface of the gate electrode 691 is flush with the surface of the substrate 61. O 99/43029
- the polysilicon fill 692 is removed from the isolation trench 66 by etching with He, HBr, CI2, C2F.
- the isolation trench 66 is provided with an SiO 2 filling 610 by depositing an SiO 2 layer and chemical mechanical polishing (see FIG. 11).
- the silicon nitride layer 64 is subsequently removed.
- a first diffusion region 6111 with a dopant concentration of 10 18 cm "" 3 is formed by implantation with phosphorus with a dose of 4 ⁇ 10 ⁇ 2 cm -2 and an energy of 45 keV.
- the first diffusion region 6111 has a depth of 300 nm. It is arranged on one side of the trench 65.
- a second diffusion region 6112 is created on the opposite side of the trench 65 by implantation of phosphorus with a dose of 4 ⁇ 10 ⁇ 2 cm -2 and an energy formed by 90 keV (see Figure 12).
- the depth of the second diffusion region 6112 is 500 nm.
- the dopant concentration of the second diffusion region 6112 is 10 ⁇ 8 cm -3 .
- a first source / drain region 6121 is formed within the first diffusion region 6111 and a second source / drain region 6122 is formed within the second diffusion region.
- an implantation with arsenic is carried out at an energy of 60 keV and a dose of 5 x 10 ⁇ cm "" 2 .
- the source / drain region 6121 and the second source / drain region 6122 each adjoin the surface of the isolation trench 66. They do not adjoin the surface of the trench 65.
- the first source / drain region 6121 is spaced from the surface of the trench 65 by a part of the first diffusion region 6111 and the second source / drain region 6122 is spaced by a part of the second diffusion region 6112.
- the 17 part of the p-doped well 62 adjoining the surface of the trench 65 acts as a channel region.
- the processes for manufacturing memory transistors and peripheral transistors are carried out before the implantations to form the first diffusion region 6111.
- tempering steps which are necessary for activating implanted dopant can be carried out simultaneously for the buried MOS transistor as well as for memory transistors and peripheral transistors.
- a first SiO 2 layer 72 and a silicon nitride layer 73 are applied to the surface of a substrate 71
- the substrate 71 contains monocrystalline silicon with a basic doping of 10 ⁇ cm -3 boron.
- the first SiO 2 layer 72 is applied in a layer thickness of 20 nm and the silicon nitride layer 73 is applied in a layer thickness of 100 nm.
- a trench 74 and an isolation trench 75 are produced by structuring the silicon nitride layer 73, the first SiO 2 layer 72 and the substrate 71.
- anisotropic etching is used, HBr, He, O2, NF3 being used to etch the silicon nitride layer 73 CHF3, O2, the SiO2 layer 72 CHF3, O2 and the substrate 71.
- the depth of the trench 74 measured from the surface of the substrate 71 is 400 nm.
- the isolation trench 75 surrounds an active area for a MOS transistor in a ring shape.
- the trench 74 is located within the active area. It has a web-shaped cross section and extends from one side of the isolation trench 75 to the opposite side.
- transistors in another technology in particular of memory transistors of an EEPROM arrangement, can take place both before the formation of the source / drain regions and diffusion regions and after the formation of the source / drain regions and diffusion regions.
- the threshold voltage of the MOS transistor can also be set by diffusion out of a doped layer, in particular a layer of appropriately doped glass, which is arranged on the surface of the trench.
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
Abstract
In einem Halbleitersubstrat (41) ist ein erstes Source-/Drain-Gebiet (471), ein zweites Source-/Drain-Gebiet (472) und ein dazwischen angeordneter Graben (44) angeordnet. Die Oberfläche des Grabens (44) ist mit einem Gatedielektrikum (45) versehen. In dem Graben (44) ist eine Gateelektrode (46) angeordnet, deren Ausdehnung in Richtung der Tiefe des Grabens (44) maximal gleich der Tiefe des Grabens (44) ist. Gatedielektrikum (45) und Gateelektrode (46) sind somit im Graben (44) vergraben, so dass der MOS-Transistor als embedded MOS-Transistor insbesondere für EEPROM-Anordnungen geeignet ist.
Description
Beschreibung
GRABEN-GATE-MOS-TRANSISTOR, DESSEN VERWENDUNG IN EINER EEPROM-ANORDNUNG UND VERFAHREN ZU DESSEN HERSTELLUNG
Die Erfindung betrifft einen MOS-Transistor, der zur Integration in einer Schaltungsanordnung mit Transistoren einer anderen Technologie geeignet ist, sogenannter embedded MOS- Transistor, sowie ein Verfahren zu dessen Herstellung.
In verschiedenen Schaltungsanwendungen werden gleichzeitig Transistoren mit sehr unterschiedlichen Eigenschaften benötigt, die in verschiedenen Technologien herstellbar sind. Ein Beispiel dafür sind EEPROM-Anwendungen, in denen als Spei- chertransistoren MOS-Transistoren mit Floating Gate und Kontrollgate, die mit Spannungen von maximal 5 Volt betrieben werden, verwendet werden und in denen zum Programmieren der Speichertransistoren sogenannte Hochvolttransistoren verwendet werden, die höhere Spannungen, insbesondere 10 bis 20 Volt, schalten. Weitere Beispiele für derartige Anwendungen sind Smart Power-Schaltungen.
Es ist bekannt, bei der Herstellung einer EEPROM-Anordnung, die erforderlichen Hochvolttransistoren in demselben Prozeß herzustellen, in dem auch die Speichertransistoren hergestellt werden (siehe zum Beispiel Seiichi Mori: „High Speed Sub-halfmicron Flash Memory Technology", 1994 Symposium on VLSI Technology, p 53) . Die nachteiligen Auswirkungen der für die Herstellung der Hochvolttransistoren erforderlichen Pro- zeßschritte auf die Eigenschaften der Speichertransistoren werden dabei in Kauf genommen.
Der Erfindung liegt die Aufgabe zugrunde, einen MOS- Transistor anzugeben, der gleichzeitig mit Transistoren einer anderen Technologie herstellbar ist, ohne die Eigenschaften der Transistoren der anderen Technologie nachteilig zu beein-
flussen. Ferner soll ein Verfahren zur Herstellung eines derartigen MOS-Transistors angegeben werden.
Diese Aufgabe wird gelost durch einen MOS-Transistor gemäß Anspruch 1 sowie durch ein Verfahren zu dessen Herstellung gemäß Anspruch 10. Weitere Ausgestaltungen der Erfindung gehen aus den übrigen Ansprüchen hervor.
Der MOS-Transistor umfaßt ein erstes Source-/Dram-Gebιet und ein zweites Source-/Dram-Gebιet, die m einem Halbleitersub- strat angeordnet sind. Als Halbleitersubstrat ist insbesondere ein monokristallines Siliziu substrat oder die monokn- stallme Siliziumschicht eines SOI-Substrats geeignet. Zwischen dem ersten Source-/Dram-Gebιet und dem zweiten Source- /Dram-Gebiet ist ein Graben angeordnet, dessen Tiefe großer als die Tiefe des ersten Source-/Dram-Geb etes und des zweiten Source-/Dram-Gebιetes ist. Die Oberflache des Grabens ist mit einem Gatedielektrikum versehen. In dem Graben ist eine Gateelektrode angeordnet, deren Ausdehnung in Richtung der Tiefe des Grabens maximal gleich der Tiefe des Grabens ist. Der MOS-Transistor weist ein Kanalgebiet auf, das zwischen dem ersten Source-/Dram-Gebιet und dem zweiten Source- /Dram-Gebiet angeordnet ist und im Halbleitersubstrat entlang der Oberflache des Grabens verlauft. Beim Schalten des Transistors wird daher ein Strompfad entlang der Oberflache des Grabens geschlossen oder unterbrochen.
Es ist ein Isolationsgraben vorgesehen, der den MOS- Transistor umgibt. Der Isolationsgraben ist mit einer lsolie- renden Füllung versehen und weist eine Tiefe auf, die im wesentlichen der Tiefe des Grabens entspricht. Vorzugsweise wird der Isolationsgraben gleichzeitig mit dem Graben geöffnet. Für die Grabenatzung ist somit keine zusätzliche Phototechnik erforderlich.
Da in dem MOS-Transistor das Gateoxid und die Gateelektrode vollständig im Graben angeordnet sind und das Kanalgebiet
entlang der Oberflache des Grabens angeordnet ist, ist dieser MOS-Transistor vor der Herstellung von Transistoren anderer Technologie herstellbar. Dabei liegt es im Rahmen der Erfindung, daß die Gateelektrode den Graben vollständig ausfüllt oder daß oberhalb der Gateelektrode eine planaπsierende Struktur den Graben auffüllt. Das Halbleitersubstrat weist nach der Herstellung des MOS-Transistors eine ebene Oberflache auf und ist zur Herstellung der anderen Transistoren m einer anderen Technologie geeignet.
Der MOS-Transistor ist insbesondere geeignet als Hochvolttransistor für eine EEPROM-Anordnung. Da das Kanalgebiet entlang der Oberflache des Grabens verlauft, ist der Platzbedarf des MOS-Transistors im Vergleich zu einem pianaren MOS- Transistor reduziert. Die für Hochvolttransistoren erforderliche höhere Dicke des Gatedielektrikums im Vergleich zu den Speichertransistoren hat keine Auswirkung auf die Speichertransistoren, da das Gatedielektrikum nur an der Oberflache des Grabens angeordnet ist. Auch die Kanalimplantation für den Hochvolttransistor beeinflußt nur die Grabenoberflache.
Der MOS-Transistor kann sowohl als n-Kanal-MOS-Transistor als auch als p-Kanal-MOS-Transistor geoildet werden. Für die Anwendung als Hochvolt-MOS-Transistor einer EEPROM-Anordnung ist es vorteilhaft, wenn der MOS-Transistor als n-Kanal-MOS- Transistor eine n+-dotιerte Gateelektrode und als p-Kanal- MOS-Transistor eine p+-dotιerte Gateelektrode aufweist. In diesem Fall ist sichergestellt, daß sowohl der n-Kanal-MOS- Transistor als auch der p-Kanal-MOS-Transistor sogenannte Surface-channel-Transistoren sind, m denen sich ein leitender Kanal an der Grenzflache des Substrats zum Gatedielektπ- kum ausbildet.
Für die Anwendung des MOS-Transistors als Hochvolt-MOS- Transistor ist es vorteilhaft, ein erstes Diffusionsgebiet vorzusehen, das zwischen dem ersten Source-/Dram-Gebιet und dem Kanalgebiet angeordnet ist und das an das erste Source-
/Drain-Gebiet und an das Kanalgebiet angrenzt. Das erste Dif- fusionsgebiet ist dabei von demselben Leitfähigkeitstyp wie das erste Source-/Drain-Gebiet dotiert, es weist eine geringere Dotierstoffkonzentration als das erste Source-/Drain- Gebiet auf. In der Schaltung wird das erste Source-/Drain-
Gebiet als Drain verschaltet. Über das erste Diffusionsgebiet fällt ein Teil der zwischen dem ersten Source-/Drain-Gebiet und dem zweiten Source-/Drain-Gebiet anliegenden Spannung ab, so daß über das Kanalgebiet nur eine geringere Spannung ge- schaltet werden muß.
Im Hinblick auf den reduzierten Platzbedarf des MOS- Transistors ist es vorteilhaft, das erste Diffusionsgebiet mindestens teilweise unterhalb des ersten Source-/Drain- Gebietes anzuordnen. Auf diese Weise wird der Platzbedarf parallel zur Oberfläche des Halbleitersubstrats reduziert.
Vorzugsweise ist der MOS-Transistor so ausgestaltet, daß das erste Source-/Drain-Gebiet nicht an die Oberfläche des Gra- bens unmittelbar angrenzt. Dadurch wird die Spannungsfestigkeit zwischen der Gateelektrode und dem ersten Source-/Drain- Gebiet erhöht. Insbesondere werden Spannungsspitzen sowie ein Band zu Band Tunneln an der Kante der Gateelektrode vermieden. Diese Ausgestaltung des MOS-Transistors kann dadurch realisiert werden, daß das erste Diffusionsgebiet mindestens teilweise zwischen der Oberfläche des Grabens und dem ersten Source-/Drain-Gebiet angeordnet ist. Da das erste Diffusionsgebiet als Widerstand wirkt, über den ein Teil der Spannung abfällt, ist auf diese Weise die an der Kante des Grabens wirksame Spannung reduziert.
Alternativ wird diese Ausgestaltung dadurch realisiert, daß eine erste Isolationsstruktur vorgesehen ist, die zwischen der Gateelektrode und dem ersten Source-/Drain-Gebiet ange- ordnet ist. Die erste Isolationsstruktur grenzt damit an die Oberfläche des Halbleitersubstrats an und weist eine Tiefe auf, die größer ist als die Tiefe des ersten Source-/Drain-
Gebietes. Auf diese Weise wird die Isolation zwischen der Gateelektrode und dem ersten Source-/Dram-Gebιet, an das hohe Spannung anliegt, verbessert.
Im Hinblick auf einen vereinfachten Schaltungsentwurf ist es vorteilhaft, ein zweites Diffusionsgebiet vorzusehen, das von demselben Leitfahigkeitstyp wie das zweite Source-/Draιn- Gebiet dotiert ist, das jedoch eine geringere Dotierstoffkon- zentration als das zweite Source-/Dram-Gebιet aufweist und das zwischen dem zweiten Source-/Dram-Gebιet und dem Kanalgebiet angeordnet ist. Das zweite Diffusionsgebiet grenzt sowohl an das zweite Source-/Dram-Gebιet als auch an das Kanalgebiet an. Das zweite Diffusionsgebiet ist analog dem ersten Diffusionsgebiet aufgebaut. Auf diese Weise weist der MOS-Transistor eine symmetrische Struktur auf. Es können m einer Schaltung somit sowohl das erste Source-/Dram-Gebιet als auch das zweite Source-/Dram-Gebιet als Drain verschaltet werden. Das erleichtert den Schaltungsentwurf.
Im folgenden werden Ausfuhrungsbeispiele der Erfindung anhand von Figuren naher erläutert.
Figur 1 zeigt einen Schnitt durch einen MOS-Transistor mit einer in einem Graben angeordneten Gateelektrode.
Figur 2 zeigt einen Schnitt durch einen MOS-Transistor mit einer m einem Graben angeordneten Gateelektrode und einem ersten Source-/Dram-Gebιet und einem zweiten Source-/Dram-Gebιet, unter denen jeweils ein erstes Diffusionsgebiet bzw. ein zweites Diffusionsgebiet angeordnet ist.
Figur 3 zeigt einen Schnitt durch einen MOS-Transistor mit einer m einem Graben angeordneten Gateelektrode und einem ersten Source-/Dram-Gebιet und einem zweiten
Source-/Dram-Gebιet, die jeweils durch ein erstes
Diffusionsgebiet bzw. ein zweites Diffusionsgebiet von der Oberfläche des Grabens getrennt sind.
Figur 4 zeigt einen Schnitt durch einen MOS-Transistor, mit einer in einem Graben angeordneten Gateelektrode, wobei eine erste Isolationsstruktur vorgesehen ist, die zwischen der Gateelektrode und einem ersten Source- /Drain-Gebiet sowie zwischen der Gateelektrode und einem zweiten Source-/Drain-Gebiet angeordnet ist.
Figur 5 bis Figur 8 zeigen Schritte zur Herstellung eines
MOS-Transistors mit einer ersten Isolationsstruktur, die zwischen einem ersten Source-/Drain-Gebiet bzw. einem zweiten Source-/Drain-Gebiet und einer Ga- teelektrode angeordnet ist.
Figur 9 bis Figur 12 zeigen Schritte zur Herstellung eines
MOS-Transistors mit einer in einem Graben angeordneten Gateelektrode und einem ersten Source-/Drain- Gebiet und einem zweiten Source-/Drain-Gebiet, die von der Oberfläche des Grabens beabstandet sind.
Die Figuren 13 bis 16 zeigen Schritte zur Herstellung eines MOS-Transistors mit einer im Graben angeordneten Ga- teelektrode und einem ersten Source-/Drain-Gebiet und einem zweiten Source-/Drain-Gebiet die jeweils durch ein erstes Diffusionsgebiet bzw. ein zweites Diffusionsgebiet von der Oberfläche des Grabens beabstandet sind.
In einem Substrat 11 aus monokristallinem, p-dotiertem Silizium mit einer Grunddotierung von 10^5 cm-3 j_s-j- eine p- dotierte Wanne 12 angeordnet (siehe Figur 1) . Die p-dotierte Wanne 12 weist eine Dotierstoffkonzentration von 1017 cm~3 auf. Die p-dotierte Wanne 12 ist von einem Isolationsgraben 13 umgeben, der mit einer Siθ2~Schicht 131 und einer Siθ2~
Füllung 132 aufgefüllt ist. Die Isolationsstruktur 13 ist nach der Shallow Trench Isolations-Technik hergestellt.
Innerhalb des von der Isolationsstruktur 13 umgebenen Gebie- tes ist ein Graben 14 angeordnet, der bis m die p-dotierte Wanne 12 reicht. Die Tiefe des Grabens 14 betragt 400 nm. Die Tiefe des Isolationsgrabens 13 betragt ebenfalls 400 nm.
Die Oberflache des Grabens 14 ist mit einem Gatedielektrikum 15 versehen. Das Gatedielektrikum 15 enthalt S1O2 und weist eine Dicke von 20 n auf. Der Graben 14 ist mit einer Gateelektrode 16 aus n+-dotιertem Polysilizium aufgefüllt. Der mit dem Gatedielektrikum 15 und der Gateelektrode 16 aufgefüllte Graben 14 bildet mit dem Substrat 11 eine ebene Ober- flache.
Es sind ein erstes Source-/Dram-Gebιet 171 und ein zweites Source-/Dram-Gebιet 172 vorgesehen, die jeweils an den Iso- lationsgraben 13 angrenzen. Das erste Source-/Dram-Gebιet 171 und das zweite Source-/Dram-Gebιet 172 sind n+-dotιert mit einer Dotierstoffkonzentration von 10^1 cm"^. Das erste Source-/Dram-Gebιet 171 und das zweite Source-/Dram-Gebιet 172 weisen eine Tiefe von etwa 200 nm auf. Zwischen dem ersten Source-/Draιn-Gebιet 171 und der Oberflache des Grabens 14 ist ein erstes Diffusionsgebiet 181 angeordnet. Zwischen dem zweiten Source-/Draιn-Gebιet 172 und der Oberflache des Grabens 14 ist ein zweites Diffusionsgebiet 182 angeordnet. Das erste Diffusionsgebiet 181 und das zweite Diffusionsgebiet 182 sind jeweils n~-dotιert und weisen eine Dotierstoff- konzentration von 2 x 1018 cm-3 auf. Als Kanalgebiet wirkt der an die Oberflache des Grabens unterhalb des ersten Diffu- sionsgebietes 181 und des zweiten Diffusionsgebietes 182 angrenzende Teil der p-dotierten Wanne 12.
An der Oberflache der Struktur ist eine isolierende Schicht
19 zum Beispiel aus dotiertem Glas angeordnet, in der Kontakte 120 zu dem ersten Source-/Dram-Gebιet 171, dem zweiten
Source-/Dram-Gebιet 172 und der Gateelektrode 16 vorgesehen sind. Die Kontakte 120 enthalten Aluminium und/oder Wolfram.
In einem Substrat 21 aus monokristallmem Silizium mit einer Grunddotierung von lO1^ cm-3 Bor ist eine p-dotierte Wanne 22 mit einer Dotierstoffkonzentration von 1017 cm-3 angeordnet (siehe Figur 2) . Ein aktives Gebiet für einen MOS-Transistor wird durch einen Isolationsgraben 23, der ringförmig ist, definiert. Der Isolationsgraben 23 ist mit einer Sιθ2~Schιcht 231 und einer Sιθ2-Schιcht 232 im Sinne einer Shallow Trench Isolation aufgefüllt. Die Tiefe des Isolationsgrabens 23 betragt 600 nm. In dem aktiven Gebiet ist ein Graben 24 angeordnet, dessen Tiefe ebenfalls 600 nm betragt. Die Oberflache des Grabens 24 ist mit einem Gatedielektrikum 25 versehen. Das Gatedielektrikum 25 enthalt S1O2 und weist eine Dicke von 25 nm auf. Der Graben 24 ist mit einer Gateelektrode 26 aufgefüllt. Die Gateelektrode 26 enthalt n+-dotιertes Polysili- zium mit einer Dotierstoffkonzentration von 10^1 cm-3
Zwischen dem Isolationsgraben 23 und der Oberflache des Grabens 24 sind ein erstes Source-/Draιn-Gebιet 271 und ein zweites Source-/Dram-Gebιet 272 angeordnet, die jeweils an die Oberflache des Substrats angrenzen. Das erste Source- /Dram-Gebiet 271 und das zweite Source-/Dram-Gebιet 272 sind n+-dotιert mit einer Dotierstoffkonzentration von 10^° cm-3 Das erste Source-/Dram-Gebιet 272 und das zweite Sour- ce-/Dram-Gebιet 272 weisen eine Tiefe von jeweils 200 nm auf.
Unterhalb des ersten Source-/Dram-Gebιetes 271 ist ein erstes Diffusionsgebiet 281 angeordnet, das n~-dotιert ist mit einer Dotierstoffkonzentration von lO^-8 cm-3 und das eine Tiefe von 500 nm gemessen von der Oberflache des Substrats 21 aus aufweist. Unterhalb des zweiten Source-/Dram-Gebιetes 272 ist ein zweites Diffusionsgebiet 282 angeordnet, das n~- dotiert ist und eine Dotierstoffkonzentration von 1018 cm-3
aufweist und eine Tiefe von 300 nm unterhalb der Oberflache des Substrats 21 aufweist.
In dem MOS-Transistor wird das erste Source-/Dram-Gebιet 271 als Drain verschaltet. Ein Teil der an dem ersten Source- /Dram-Gebiet 271 anliegenden Spannung fallt dann über das erste Diffusionsgebiet 281 ab. Über dem Kanalgebiet, das von dem an die Oberflache des Grabens 24 angrenzenden Teil der p- dot erten Wanne 22 gebildet wird, fallt dann eine geringere Spannung ab.
An der Oberflache der Struktur ist eine Isolationsschicht 29 aus dotiertem Glas angeordnet, m der Kontakte 220 zu dem ersten Source-/Dram-Gebιet 271, dem zweiten Source-/Draιn- Gebiet 272 sowie der Gateelektrode 26 vorgesehen sind (siehe Figur 2) .
In einem Substrat 31 aus monokristallmem Silizium mit einer Grunddotierung von lO1^ cm-3 Bor ist eine p-dotierte Wanne 32 mit einer Dotierstoffkonzentration von 1017 cm-3 angeordnet (siehe Figur 3) . In der p-dotierten Wanne 32 wird durch einen ringförmigen Isolationsgraben 33 ein aktives Gebiet für einen MOS-Transistor definiert. Der Isolationsgraben 33 ist m Sinne einer Shallow Trench Isolation mit einer Sιθ2-Schιcht 331 und einer Sιθ2~Fullung 332 aufgefüllt. Die Tiefe des Isolationsgraben 31 betragt 800 nm.
Innerhalb des aktiven Gebietes ist ein Graben 34 angeordnet, dessen Tiefe ebenfalls 800 nm betragt. Die Oberflache des Grabens 34 ist mit einem Gatedielektrikum 35 versehen, das
S1O2 enthalt und eine Dicke von 25 nm aufweist. Der Graben 34 ist mit einer Gateelektrode 36 aus n+-dotιertem Polysilizium mit einer Dotierstoffkonzentration von lθ21 Cm~3 aufgefüllt.
Es sind ein erste Source-/Draιn-Gebιet 371 und ein zweites
Source-/Dram-Gebιet 372 vorgesehen, die jeweils an die Oberflache des Isolationsgrabens 33 angrenzen und die an die
10
Oberflache des Substrats 31 angrenzen. Die Source-/Draιn- Gebiet 371, 372 sind n+-dotιert und weisen eine Dotierstoffkonzentration von 10^1 cm-3 auf. Sie weisen eine Tiefe von 200 nm auf. Von der Oberflache des Grabens 34 sind sie durch ein erstes Diffusionsgebiet 381 bzw. ein zweites Diffusions- gebiet 382 beabstandet. Das erste Diffusionsgebiet 381 und das zweite Diffusionsgebiet 382 erstreckt sich auch unterhalb des ersten Source-/Dram-Gebιetes 371 bzw. des zweiten Sour- ce-/Dram-Gebιetes 372. Das erste Diffusionsgebiet 381 und das zweite Diffusionsgebiet 382 sind jeweils n~-dotιert mit einer Dotierstoffkonzentration von lO^ cm""3. Die Diffusionsgebiete 381, 382 weisen eine Tiefe von 400 nm gemessen von der Oberflache des Halbleitersubstrats aus auf. Als Kanalgebiet wirkt m dem MOS-Transistor der Teil der p-dotierten Wanne 32, der an die Oberflache des Grabens 34 angrenzt.
Die Struktur ist darüber hinaus mit einer Isolationsschicht 39 aus dotiertem Glas versehen, m der Kontakte 320 zu dem ersten Source-/Dram-Gebιet 371, dem zweiten Source-/Dram- Gebiet 372 sowie der Gateelektrode 36 vorgesehen sind.
In einem Substrat 41 mit einer Grunddotierung von 10^ cm-3 Bor ist eine p-dotierte Wanne 42 mit einer Dotierstoffkonzentration von 1017 cm-3 angeordnet (siehe Figur 4) . Ein πng- formiger Isolationsgraben 43, der im Sinne einer Shallow
Trench Isolation mit einer Sιθ2-Schιcht 431 und einer S1O2- Fullung 432 aufgefüllt ist, definiert ein aktives Gebiet für einen MOS-Transistor. Die Tiefe des Isolationsgrabens 43 betragt 800 nm.
In dem aktiven Gebiet ist darüber hinaus ein Graben 44 angeordnet, dessen Tiefe ebenfalls 800 nm betragt. Im Bereich der Oberflache des Substrats 41 weist der Graben 44 eine Aufweitung auf, die mit einer Isolationsstruktur 441 versehen ist. Unterhalb der Isolationsstruktur 441, die S1O2 enthalt, ist die Oberflache des Grabens 44 mit einem Gatedielektrikum 45 versehen. Das Gatedielektrikum 45 enthalt S1O2 und weist eine
11
Dicke von 25 nm auf. Innerhalb der Isolationsstruktur 441 und des Gatedielektrikums 45 ist der Graben 44 mit einer Gateelektrode 46 aus n+-dotιertem Polysiliziu mit einer Dotierstoffkonzentration von 1021 cm-3 aufgefüllt. Die Gateelek- trode 46 schließt m der Hohe mit dem Substrat 41 ab.
Zwischen der Isolationsstruktur 441 und der Sιθ2-Fullung 432 des Isolationsgrabens 43 sind ein erstes Source-/Draιn-Gebιet 471 und ein zweites Source-/Draιn-Gebιet 472 angeordnet. Die Source-/Dram-Gebιete 471, 472 sind n+-dotιert und weisen eine Dotierstoffkonzentration von 1021 cm-3 auf. Sie weisen eine Tiefe von 200 nm auf.
Unterhalb des ersten Source-/Draιn-Gebιetes 471 und des zwei- ten Source-/Draιn-Gebιetes 472 ist ein erstes Diffusionsgebiet 481 bzw. ein zweites Diffusionsgebiet 482 angeordnet. Das erste Diffusionsgebiet 481 und das zweite Diffusionsgebiet 482 sind jeweils n~-dotιert und weisen eine Dotierstoffkonzentration von lO^8 cm-3 auf. Gemessen von der Oberflache des Substrats 41 weisen sie eine Tiefe von 500 nm auf.
Die Isolationsstruktur 441 weist eine Tiefe von 300 nm auf. Die Breite der Isolationsstruktur 441 ist so bemessen, daß der Abstand des ersten Source-/Draιn-Gebιetes 471 bzw. des zweiten Source-/Dram-Gebιetes 472 zur Gateelektrode 46 parallel zur Oberflache des Substrats 41 jeweils 100 nm betragt. Dadurch wird die Spannungsfestigkeit des MOS-Transistors verbessert. Als Kanalgebiet wirkt der an die Oberflache des Grabens 44 angrenzende Teil der p-dotierten Wanne 42.
Die Struktur weist darüber hinaus eine Isolationsschicht 49 aus dotiertem Glas auf, m der Kontakte 420 zu dem ersten Source-/Dram-Gebιet 471, dem zweiten Source-/Dram-Gebιet 472 und der Gateelektrode 46 vorgesehen sind.
In einem Substrat 51 aus monokπstallinem Silizium mit einer Grunddotierung von lO^ cm ~3 Bor wird durch eine Anzahl von
12
Implantationen mit Bor m t 3 x lO^ cm-2, 500 keV bzw. 5 x 1012 cm-2, 200 keV eine p-dotierte Wanne 52 mit einer Dotierstoffkonzentration von lO^-7 cm-3 und einer Tiefe von 1000 nm gebildet (siehe Figur 5) . Dabei wird eine photolithographisch erzeugte Lackmaske (nicht dargestellt) verwendet.
Nachfolgend wird durch Implantationen mit Phosphor mit einer Energie von 100 keV, 200 keV und einer Dosis von jeweils 8 x lO^2 cm-2 ein Diffusionsgebiet 53 erzeugt, das eine Dotier- stoffkonzentration von 1018 cm-3 und eine Tiefe von 500 nm aufweist. Nach Entfernen der Lackmaske werden eine erste Sιθ2~Schιcht 54 in einer Dicke von 20 nm und eine Siliziumni- tridschicht 55 m einer Dicke von 100 nm aufgebracht. Unter Verwendung einer photolithographisch erzeugten Maske (nicht dargestellt) werden erste Graben 56 geatzt. Die ersten Graben 56 weisen eine Tiefe von 300 nm auf. Die ersten Graben 56 weisen einen ringförmigen Teil auf sowie einen Steg, der gegenüberliegende Seiten des ringförmigen Teils miteinander verbindet. Zum Atzen der Siliziumnitridschicht 55 wird CHF3, 02 der ersten Sιθ2~Schιcht 54 wird CHF3, O2 und des Siliziums wird HBr, He, O2, NF3 verwendet.
Die ersten Graben 56 werden mit einer ersten Sιθ2-Fullung 57 aufgefüllt. Dazu wird eine Sιθ2-Schιcht abgeschieden und durch chemisch-mechanisches Polieren planaπsier .
Nachfolgend werden unter Verwendung einer Photolackmaske (nicht dargestellt) zweite Graben geatzt. Die zweiten Graben umfassen einen Graben 58 und einen Isolationsgraben 59 (siehe Figur 6) . Parallel zur Oberflache des Substrats 51 sind sowohl der Graben 58 als auch der Isolationsgraben 59 innerhalb des Querschnitts der ersten Graben 56 angeordnet. Dabei ist der Querschnitt des Grabens 58 sowie des Isolationsgrabens 59 jeweils geringer als der Querschnitt des entsprechenden Teils der ersten Graben 56. Die Tiefe des Grabens 58 sowie des Isolationsgrabens 59 ist großer als diejenige der ersten Graben
13
56. Die Tiefe des Grabens 58 sowie des Isolationsgrabens 59 betragt etwa 800 nm.
Der Graben 58 strukturiert d e erste Sιθ2~Fullung 57, so daß eine erste Isolationsstruktur 571 entsteht, die im oberen Bereich des Grabens 58 beiderseits des Grabens 58 angeordnet ist (siehe Figur 6) . Die Abmessung der ersten Isolationsstruktur 571 senkrecht zur Wand des Grabens 58 betragt 100 nm.
Durch thermische Oxidation wird an der Oberflache des Grabens 58 ein Gatedielektrikum 5101 aus S1O2 m einer Schichtdicke von 25 nm gebildet. Gleichzeitig wird bei der thermischen Oxidation an der Oberflache des Isolationsgrabens 59 eine zweite Sιθ2-Schιcht 5102 m einer Schichtdicke von ebenfalls 25 nm gebildet.
Durch Bildung einer dotierten Polysiliziumschicht und anschließendes Ruckatzen der dotierten Polysiliziumschicht mit CFg, O2, 2 werden im Graben 58 eine Gateelektrode 5111 und im Isolationsgraben 59 eine Polysiliziumfullung 5112 gebildet. Die Gateelektrode 5111 wird n+-dotιert mit einer Dotierstoffkonzentration von 1021 cm""3.
Die Bildung der dotierten Polysiliziumschicht erfolgt durch in situ dotierte Abscheidung oder durch undotierte Abscheidung und anschließende Implantation. Die dotierte Polysiliziumschicht wird soweit zuruckgeatzt, daß die Gateelektrode
5111 in der Hohe mit der Oberflache des Substrats 51 ab- schließt.
Unter Verwendung einer mit photolithographischen Schritten gebildeten Lackmaske 512 als Atzmaske, die den Bereich des Grabens 58 sowie der ersten Isolationsstruktur 571 abdeckt, wird mit Hilfe von He, HBr, CI2, C2Fg die Polysiliziumfullung
5112 aus dem Isolationsgraben 59 entfernt. Unter Verwendung von CHF3, O2 wird der dem Isolationsgraben 59 benachbarte
14
Teil der ersten Siθ2~Füllung 57 entfernt (siehe Figur 7) . Nach Entfernen der Lackmaske 512 wird durch Abscheidung einer Siθ2~Schicht und chemisch-mechanisches Polieren der Isolationsgraben 59 mit einer zweiten Siθ2~Füllung 513 aufgefüllt (siehe Figur 8) . Anschließend werden die Siliziumnitridschicht 55 und die erste Siθ2~Schicht 54 entfernt. Dabei wird eine ebene Oberfläche der Struktur gebildet.
Der MOS-Transistor wird durch Bildung eines ersten Source- /Drain-Gebietes 5141 und eines zweiten Source-/Drain-Gebietes 5142 mit Hilfe einer maskierten Implantation von Arsen bei einer Energie von 60 keV und einer Dosis von 5 x 10^- cm-2 fertiggestellt. Die Tiefe der Source-/Drain-Gebiete 5141, 5142 beträgt 200 nm. Sie ist somit geringer als die Tiefe der ersten Isolationsstruktur 571. Unterhalb der Source-/Drain- Gebiete 5141, 5142 sind die geringer dotierten Diffusionsgebiete 52 angeordnet. Entlang der Oberfläche des Grabens 58 angrenzende Teile der p-dotierten Wanne 52 bilden das Kanalgebiet.
Erfolgt die Herstellung des MOS-Transistors im Rahmen der Herstellung einer EEPROM-Anordnung, so wird vor der Implantation zur Bildung der Source-/Drain-Gebiete 5141, 5142 der Prozeß zur Herstellung der Speichertransistoren sowie von Pe- ripherietransistoren durchgeführt. Da sowohl die Gateelektrode 5111 als auch das Gatedielektrikum 5101 im Graben 58 vergraben sind und die Struktur eine ebene Oberfläche aufweist, beeinflussen diese Strukturen den Prozeßablauf für die Speichertransistoren und die Peripherietransistoren nicht.
In einem Substrat 61 aus monokristallinem Silizium mit einer Grunddotierung von lθl5 Cm-3 Bor wird durch maskierte Implantation mit Bor eine p-dotierte Wanne 62 mit einer Dotierstoffkonzentration von 10^7 cm-3 gebildet. Die Tiefe der p- dotierten Wanne 62 beträgt 1000 nm (siehe Figur 9) .
O 99/43029
15
Auf d e Oberflache des Substrats 61 werden eine erste S1O2- Schicht 63 m einer Schichtdicke von 20 nm und eine Silizium- nitridschicht 64 m einer Schichtdicke von 100 nm aufgebracht. Unter Verwendung einer photolithographisch erzeugten Lackmaske (nicht dargestellt) werden die Siliziumnitπd- schicht 64, die erste Sιθ2-Schιcht 63 und das Substrat 61 so strukturiert, daß ein Graben 65 und ein Isolationsgraben 66 mit einer Tiefe von 600 nm entstehen. Dabei wird zur Atzung von Siliziumnitπd CHF3, O2, von S1O2, CHF3, O2 und von S1I1- zium HBr, He, O2, NF3 verwendet. Der Isolationsgraben 66 umgibt ein aktives Gebiet ringförmig. Der Graben 65 weist einen stegformigen Querschnitt auf und reicht von einer Seite des Isolationsgrabens 66 zur gegenüberliegenden.
Durch eine schräge Implantation von Bor, bei der das Substrat 61 gedreht wird, wird die Dotierstoffkonzentration der p- dotierten Wanne 62 entlang der Oberflache des Grabens 65 auf 10I7 cm-3 eingestellt. Dadurch wird die Einsatzspannung des herzustellenden MOS-Transistors bestimmt. Die Implantation erfolgt mit einer Energie von 50 keV und einer Dosis von 2 x 1012 cm-2.
Durch thermische Oxidation wird an der Oberflache des Grabens 65 ein Gatedielektrikum 67 aus S1O2 m einer Schichtdicke von 25 nm gebildet. Gleichzeitig entsteht an der Oberflache des Isolationsgrabens eine zweite Sιθ2~Schιcht 68 in einer Schichtdicke von ebenfalls 25 nm (siehe Figur 10) .
Nachfolgend wird durch Bildung einer dotierten Polysilizium- schicht und Ruckatzen der dotierten Polysiliziumschicht mit CF4, O2, N2 eine Gateelektrode 691 und eine Polysiliziumfullung 692 gebildet. Die dotierte Polysiliziumschicht wird durch in situ dotierte Abscheidung oder durch undotierte Abscheidung und anschließende Implantation gebildet. Das Ruckatzen wird solange fortgesetzt, bis die Oberflache der Gateelektrode 691 mit der Oberflache des Substrats 61 abschließt.
O 99/43029
1 6
Unter Verwendung einer Lackmaske, die die Gateelektrode 691 abdeckt, wird durch Ätzen mit He, HBr, CI2, C2F die Polysiliziumfullung 692 aus dem Isolationsgraben 66 entfernt. Der Isolationsgraben 66 wird durch Abscheiden einer Siθ2~Schicht und chemisch-mechanisches Polieren mit einer Siθ2-Füllung 610 versehen (siehe Figur 11) . Nachfolgend wird die Siliziumnitridschicht 64 entfernt. Unter Verwendung einer photolithographisch erzeugten Maske wird durch Implantation mit Phos- phor mit einer Dosis von 4 x lO^2 cm-2 und einer Energie von 45 keV ein erstes Diffusionsgebiet 6111 mit einer Dotierstoffkonzentration von 1018 cm""3 gebildet. Das erste Diffusionsgebiet 6111 weist eine Tiefe von 300 nm auf. Es ist auf einer Seite des Grabens 65 angeordnet.
Unter Verwendung einer weiteren Lackmaske (nicht dargestellt) , die das erste Diffusionsgebiet 6111 abdeckt, wird auf der gegenüberliegenden Seite des Grabens 65 ein zweites Diffusionsgebiet 6112 durch Implantation von Phosphor mit ei- ner Dosis von 4 x 10^2 cm-2 und einer Energie von 90 keV gebildet (siehe Figur 12). Die Tiefe des zweiten Diffusionsgebietes 6112 beträgt 500 nm. Die Dotierstoffkonzentration des zweiten Diffusionsgebietes 6112 beträgt lO^8 cm-3.
Mit Hilfe einer weiteren Lackmaske (nicht dargestellt) werden innerhalb des ersten Diffusionsgebietes 6111 ein erstes Sour- ce-/Drain-Gebiet 6121 und innerhalb des zweiten Diffusionsgebietes ein zweites Source-/Drain-Gebiet 6122 gebildet. Dazu wird eine Implantation mit Arsen bei einer Energie von 60 keV und einer Dosis von 5 x 10^^ cm""2 durchgeführt. Das erste
Source-/Drain-Gebiet 6121 und das zweite Source-/Drain-Gebiet 6122 grenzen jeweils an die Oberfläche des Isolationsgrabens 66 an. Sie grenzen nicht an die Oberfläche des Grabens 65 an. Das erste Source-/Drain-Gebiet 6121 ist durch einen Teil des ersten Diffusionsgebietes 6111 und das zweite Source-/Drain- Gebiet 6122 ist durch einen Teil des zweiten Diffusionsgebietes 6112 von der Oberfläche des Grabens 65 beabstandet. Der
17 an die Oberfläche des Grabens 65 angrenzende Teil der p- dotierten Wanne 62 wirkt als Kanalgebiet.
Bei Herstellung des MOS-Transistors innerhalb einer EEPROM- inordnung werden die Prozesse zur Herstellung von Speichertransistoren und Peripherietransistoren vor den Implantationen zur Bildung des ersten Diffusionsgebietes 6111 durchgeführt. Dadurch können Temperschritte, die zur Aktivierung von implantierten Dotierstoff erforderlich sind, gleichzeitig so- wohl für den vergrabenen MOS-Transistor als auch für Speichertransistoren und Peripherietransistoren durchgeführt werden.
Auf die Oberfläche eines Substrat 71 wird eine erste Siθ2~ Schicht 72 und eine Siliziumnitridschicht 73 aufgebracht
(siehe Figur 13) . Das Substrat 71 enthält monokristallines Silizium mit einer Grunddotierung von lO^ cm-3 Bor. Die erste Siθ2~Schicht 72 wird in einer Schichtdicke von 20 nm und die Siliziumnitridschicht 73 wird in einer Schichtdicke von 100 nm aufgebracht. Unter Verwendung einer photolithographisch erzeugten Maske (nicht dargestellt) werden durch Strukturieren der Siliziumnitridschicht 73, der ersten Siθ2~ Schicht 72 sowie des Substrats 71 ein Graben 74 und ein Isolationsgraben 75 erzeugt. Dazu wird anisotropes Ätzen einge- setzt, wobei zum Ätzen der Siliziumnitridschicht 73 CHF3, O2, der Siθ2-Schicht 72 CHF3, O2 und des Substrats 71 HBr, He, O2, NF3 verwendet wird. Die Tiefe des Grabens 74 gemessen von der Oberfläche des Substrats 71 beträgt 400 nm.
Der Isolationsgraben 75 umgibt ein aktives Gebiet für einen MOS-Transistor ringförmig. Der Graben 74 ist innerhalb des aktiven Gebietes angeordnet. Er weist einen stegförmigen Querschnitt auf und reicht von einer Seite des Isolationsgrabens 75 zur gegenüberliegenden.
Unter Verwendung einer Maske 76, die den Isolationsgraben 75 abdeckt, als Implantationsmaske wird durch Implantation von
co co r > P> -y
Cπ o cπ o cn o cn
•Q yQ Φ Φ 13 sv α HI a CΛ 3 Hl a a rt Ω P a Hl cn et o -l LP Z IV) N Φ CΛ PJ 2. Hl öd
Φ φ P P A-y Φ P Φ P P Φ Φ P φ P P tr P Φ O Ω P a o P Φ P cn z P P P PJ o o σ tr P P PJ rt P Φ O Ω P Φ Ω rt Φ φ CΛ P tr O Φ PJ PJ P N φ et O Ω P1 P O
P P φ P . — . Φ P M tr P SV Φ P P a et P P P • tr a P P P cn t\j a tr yQ V©
A- φ Φ P rt P P rt CΛ 1 P> rt <v rt P cn Φ CΛ yQ Ω cn Φ Φ P 3 ft et Φ rt Φ V© a rt P PJ P P n P . o -• rt PJ P P Φ tr yQ rt J a P P P 3 φ Φ P P W P
Φ IA
CΛ w Ω < P P P < O tr tr CΛ rt Φ P cn — tr P P 3 P O rt -0 rt P P tr Φ P A-y ω σ ■ PJ Φ Hi • tu CΛ Φ tr P P -J P Ω ω CΛ rt o rt P Φ .
P> Φ φ o rt P N Ω P ω P Hi o et rt Φ P Ω N cn 3 tr P P Φ tr H) et O . P-1 cn P P Ξ P P tr P P cn z V σ tr P N P ' tr P P φ o PJ P Φ Φ Ό
CΛ ) vP a Φ P P Φ Ω A-y φ o P Φ PJ rt Hi a p Φ Ω Ω tr P P P P tv. 1
P σ P PJ P 3 yQ cn tr P P P Φ et o Φ P 3 P P tr Φ 1 Φ Hi P o a
Φ 3 P φ O P a p N rt a N 3 CΛ Z rt P ω P J et CΛ a P Φ O o tr P Hl P t P P ^J <x) e P N P Φ Ω P P yQ • a o Φ tr »n Ω Φ J P rt
Φ rt Hl < φ P rt P1 O p 3 P P PJ et - P rt o tr φ P P tr P CΛ Ω SV P
P o t. cn ιp P o PJ CΛ PJ vp rt rt P1 a O rt P •X) P P yQ P O tr
P a Φ φ in Φ cn P tr rt P Ω Hl CΛ P Φ a 3 PJ P Ω o a P Ω o tr Φ < P
P P P o φ Φ a <! φ tr P SV φ J Φ Φ Φ P CΛ Φ tr -j P tr tr P P et
>P P O ►£ cn PJ P ω Φ P Φ A- φ P rt P P tr et P rt • Ji> to rt Φ Ω a SV Φ
P Φ P cn Ό H- P Ω P φ P A- P P Φ et P tö et ω P P tr Φ S φ
P P CΛ t rt φ tr cn P a P z φ o SV o CΛ cn Ω P Φ Z P φ Ω j^ -J Hl et CΛ J < s vP SV o P P φ Φ P P P P rt tr Ό ^ Ω P A- P SV - — - 00 a CΛ PJ
P1 D Φ Φ P Ω tr Ξ P yQ P P Φ P a Ob. t S P P P PJ • > J P Ω V P P
CTi O tr <. PJ TS tr φ P a s < O P P P ^ J a N φ rt Ω Ω P φ P P
- — rt P 3 P" tr rt P P Φ •~j J o a Hl Ω φ et CΛ P N ö P tr SV J a φ
. P φ s: P cn o a P CD a CΛ P φ P^ tr O N Ω a P Ω Φ P P Φ Φ tr -J φ rt rt rt -J — - P ) P ?v PJ rt tu ho Φ tr P 3 PJ P P Φ σ co -
P P O co cn a φ P φ Ω • o P φ P Hl rt Ω Φ a < P -J
CΛ -J a Φ 3 A-' P Φ P ) Ω O CD tr tr P Ω P Φ a tr P Φ o CΛ s: X rt P1 Φ P Ό P a φ P P tr N> A-y Φ ü Φ ≥! a a tr H1 Φ Φ P cn P P φ
O P ' P P rt P tr CΛ CΛ a P M Φ P -y P öd φ -J P P1 •~i P^
Hi P> Φ PJ tr P φ M P > P P a φ a •». P P P P Φ P P M tv> a o N 00
Hl tr P P O Ω CΛ o a rt Φ Ω cn Φ Φ LP P P V a -y CΛ cn P1 Φ sv P Φ rt <P tr ^ O > Φ N 3 rt cn Ω P ≤ a vp et o a CΛ O Φ a l\J P o P P ö PJ P P 1 3 Φ a 1 J O o P CΛ P et P Ω A-y P P P yQ
P a a o rt PJ > yQ PJ cn P P co P CΛ et Ω tr et P P - O P P tr PJ 3 P P Ω rt
N Φ cn P •Ό rt P rt Ω PH Φ • + P Φ J Φ P a et CD a φ vP P rt Ω 3 .
Φ Φ P P O tr N P P tr CΛ 3 1 tr CD et P φ P . φ P Ω P yQ Ω tr 1
P P CΛ ω P P Φ O P O P Ω a cn P- Φ P J rt φ tr O Φ ) M ö rt P Φ CΛ cn P P> P Ω A- rt J O et Φ Φ a et P a Φ - Φ P rt P tr rt et P
P P < 3 Ω cn CΛ tr J rt et P SV P Φ cn o P CD P P a CΛ P Φ tr - Φ
PJ N rt o PJ tr 3 yQ rt rt t Φ P PJ et Φ Φ P Ω et N P" Φ P vP a Φ cn rt z CΛ P cn P • P P Φ Φ Φ rt P SV tr P Φ •X) P Ω P a P P P
P φ SV tr rt PJ P O ^ P CΛ o rt T. P" Φ P P O V PJ Φ φ 3 Φ 3
O P a ^> Φ Φ 2. tr P P Φ et a P rt o P P <Q P a Φ tr rt A- P tr Ό
P rt Φ P n PJ φ a cn tu SV ~-j Φ o N Φ et rt a •< o Φ • φ CΛ Φ P1
Φ CΛ X P vp tu Ω P vp d rt 3 P1 a P ^< tP Φ • cn rt < P SV Ω PJ
< CΛ P Φ ^ tr Ω P P P P --J Φ P CΛ φ P P P o CΛ Ω et tr ^ P o Ω P1 a n co Hl -J tr J O et P CD yQ P P S O 3 P- φ P P-1 P Φ P et
P O P o rt ^ o Cπ φ tr a 3 P-1 -J -y a P P P -J Φ P cP PJ "Ö
P PJ p> a Φ 3 Φ Ω Φ Φ CD cn P Φ CΛ φ N rt Φ cn P SV O P et
P1 Hi tr tv> P h-1 O vP o
3 P P P Z CΛ P1 O N Ω CΛ P Φ tr Ω P X P P H o Hi Φ P K- Φ P CΛ (V) P φ Ω A-y P tr a O p P Φ Φ tr 3 P o
P1 P P Ω Ω rt P rt Ω ~J ^ CD Φ cn tr a PJ p 3 φ o 3 P P N a P» P
00 CΛ cn 3 tr Φ φ a tr cπ P> P Φ Φ P 3 Ό P et PJ cn XI Pi P Φ --J PJ ω
P 1 P P Φ 1 n P P P >Q 1 a P ft Ω o PJ Φ P co rt • — - Φ v©
Ω o - tv> A-i rt z P Φ N> PJ ö et φ Φ PJ P Φ P tr P1 P1 rt P1 P • P o
3 P -i 3 S 1 P P P n tr o P t P P P o P ■ A-y P O l o
1 cn P 1 PJ P Φ rt CTi 1 1 P rt o t >P rt P Ω CΛ CΛ yQ PJ P o l P cn a P 1 1 tr Φ tr P in
a Φ rt
O co ivi tv) P1 P1 cn o cπ o Cπ o cπ rt tr •n *n Φ P Φ Φ P Z A-- tn rt P a et cP s z a o Hl tr N σ φ PJ -0 rt rt A-y > £ α
P Φ P PJ P + CΛ 1-1 1 φ Φ CΛ P CΛ Φ P Φ P P Φ P P Φ z Φ P P P ' P Φ O P PJ P
Φ p P PJ P 1 N t*. P P et P P) CΛ P P CΛ cn φ P φ P cn IV) O CΛ P1 CΛ cn et
P o H-1 φ a a φ J a CΛ SV P et a V ιP Hi CΛ P CΛ rt a P » P cπ Φ V Φ rt et äJ P O P> P P CΛ Φ P P Φ σ CΛ Φ et Ω Φ Φ rt Φ P CΛ P φ P
P p σ t tr yQ PJ P P 3 P P P P- ' a P tr -J Φ —1 P φ P < O Ω
CΛ ιP ≤ Φ T. P φ rt p> <! SV a P Hl CΛ 1— ' Φ J PJ P a .fe P ,£> P O P 3 σ J < &
Φ et Φ P + φ P 1 Φ σ -j Φ Hi rt rt P A-y tr Φ Φ CΛ o a P P 1 Φ 1— ' Φ
P P a 1 P Z s P P) <! 00 P O CΛ Φ rt P P CΛ P O tr Ω IV) P CΛ P s
P Z a Φ a rt < φ o ft P P P1 Φ CΛ P S P Φ CΛ O CΛ P Φ a P" Φ z
Φ P o Φ o P ω PJ • φ tr P Φ CΛ o *. CΛ CΛ et P et P P P> o 1 φ φ PH Φ
P P Hl et P P a 1 P A- P Φ O P O Λ PJ --J o P Ω Hi CΛ IV) \ P P M P a v P P rt Φ Pl CΛ Φ P P P 1 P ~J P1 P a Ω a Φ PJ P1 ö P P Ό a
Φ Φ PJ φ Ω φ P P Ω P a Φ CΛ < £ H PJ 4^ P» P P> Φ PJ 1 PJ N P φ P
P P P P P> P • PJ tr ω < •Q O Φ P P1 Ω CΛ 1 ω \ Ω z Ω P> φ P PJ P
•» CΛ et rt P1 P rt σ PJ Ω o Φ P P PJ yQ PJ "" Φ \ σ tr Φ 3 P P P yQ
P Φ Φ tr *n ω φ P P> tr tr N a P φ P 1 N ö φ P φ P 1 P CΛ in rt V tr CΛ P Φ J P P Z cn P et Φ P P Φ cn tr vP -J \ z P P PJ et CO 1 et P PJ φ o Φ rt P" l P ω Φ O PJ Φ P φ •Q P P P P P1 σ φ J cn P a Φ Ω Φ Φ et P
P P o Ω Φ rt et P P rt Φ Hl rt CΛ cn φ φ P1 P P P et P Φ φ Φ CΛ P P P
P P P> SV " a O a a P P-1 Φ S a rt et P 1V> J et P Φ 1 CΛ CΛ P tr vP O φ
Φ a Φ et rt P P Φ Φ O Φ PJ Φ P O N P Φ 1 Ω O N P CΛ P P P
P Φ P Φ P a Φ P P P SV Ω -j P Φ P . — . Φ tr P Ω ö Φ P Φ Φ o Φ ω
P Φ O φ PJ • Φ Φ rt tr P1 CΛ CΛ P Φ 1 O φ P tr CΛ P P et P 3 z a Φ CΛ A- a P P*
P P Φ φ g P P Φ A-y Φ CΛ PJ P a et Ω P tr Hi P O Ω yQ P < PJ φ
P CΛ o SV O A-y T3 Φ Φ P Φ Hl P H Φ P-1 Φ rt -J Ω o CΛ P
Φ P SV P z φ o a a a < Φ CΛ tr PJ tr Hi Φ P et PJ 1 • P> φ P SV et
SV Hi et P 1 φ PJ P P Φ φ Φ o P Φ H *P P P rt cn et \ IV) 1 Φ Φ
Ω Φ PJ P P \F P P P P CΛ ~j P Ω Hl Φ et Φ CΛ P -J P σ σ tv) \ CTi P J P Ω O a PJ a Ω s Φ ~o P1 tr Φ * P rt P -- O P1 O P J σ o Z Φ t P Φ a P P tr o P Φ CD CΛ A-y a Φ P P IV) Φ O P> P tv) P J CΛ 3 P Φ P
Φ φ 1 Φ a P P CΛ P P> P iv) Φ P •Q o P t ) ω A-y CΛ P P PJ SV P CD
Φ Ω Φ vP PJ 1 a A-y tr P et P a o -J CΛ tv) yQ yQ P φ et P φ a Ό Λ tr tr P 1 A- Hl P PJ CΛ CΛ φ P Φ P Φ P1 yQ φ P P 1 P P < Φ tr
Φ P P> Φ & PJ ω P Φ P P et P PH PJ P P p t ) Φ P tr P PJ Ω CΛ Φ 1 P O
;v P P P "Ö o P-1 PJ ft P P N 3 P P 3 tr P P a tr Φ rt P Ω P et et Hi P N 1 CΛ CΛ T3 P tr1 φ a P) φ Ό CΛ φ CTl t. • ~> P a φ Φ tr Φ P φ P a O
P PJ Φ P ^ 1 1 ω φ P rt P P P 1 φ rt a P P Φ tr a P -y o Ω CΛ P> Hl tu ^ P P rt P cn •Q J CΛ . a σ -- et a Φ cn φ CΛ P P P P a Φ 1 et P P o PJ cn rt Φ 3 et P et tn o Φ P> Φ -J P et O φ Φ Ω rt
Φ 1 Pl Φ PJ PJ Ω P et Hi P yQ • rt O in et P t ) -J P A-y -j P ö t P tr tr
P Ω P A-y P tr P> O P) Ω Φ P) P T) P > P" A-y o Cπ -J P o P O tr J 1 CΛ < P tr > P yQ N rt Φ tö φ PJ tv) o A-> tr P1 Ω rt -J Φ PH ι
PJ PJ P Φ S P o 1 P P PJ Φ P P P o P P P N> tr Φ J tv) Φ P P1 P 3 P
P P CΛ P O CΛ A-" K V yQ CΛ tr tr o s et P Φ P P P tv) 1 Φ tv) •n PJ
Ω P P CΛ et et o J SV Hl Φ Φ a P P 1 Φ a a PJ P P Hl • \ P P1 σ Ό tr Φ CΛ 1 o et ω P Φ P P P P P E P P P Hl a yQ ö CΛ o PJ tr rt a Pl p P 1 P P tr Φ N a Φ a yQ t-y PJ IN! P P et P ω P P
PJ 1 o PJ P PJ H et P -J CΛ P o S Φ Φ ) N Ω z Φ PJ O P P rt CΛ
P Hl P PJ 3 P P cn CΛ P >&. Ω Φ P •X) P PJ o P O Ω z tr P P P Hi a cn J Ω a P Φ P P P cn P) O rt P P> 3 Φ a P tr P tr P Φ CΛ N P H, et tr
Φ PJ P P CΛ rt P P Z
P Λ ω o 3 ιP <i et Cd P P P Φ Ö a φ ω Ω Φ 1 S Φ < P o
CΛ Φ Φ INI P P P o O Φ H
P P P Φ P P P Ω a tr P Ω O
CΛ CΛ CΛ a CΛ φ et P tr Φ tr P a Φ XJ P Hl Hi φ a tr Φ Φ Φ P P P P P
P P P et P o CΛ P1 P φ yQ P P a tr vP -j A-> Hi rt Φ φ cn P l_l tr N N W v© a ω P Φ o P P et P P φ et P Φ -j P) P • CΛ P Φ P Φ N cn 3 φ v© o rt a CΛ P φ O PJ l_J CΛ PJ Ό P P tr Ω cn Ω a z Φ P z P P o
1 O Φ P P P φ •ö tr φ P ' P Φ tr P σ Ω a P Φ φ et et φ X et yQ o
P 3 3 CΛ cn 1 P Φ V P Φ P φ 1 P P Φ J 3 P P P n
Φ P rt φ P 1 SV 1 1 Φ J 3 1 H1 ft) 1 Φ
P rt 1 • rt 1 CΛ 1 P
20
Die Herstellung von Transistoren in einer anderen Technologie, insbesondere von Speichertransistoren einer EEPROM- Anordnung kann sowohl vor der Bildung der Source-/Drain- Gebiete und Diffusionsgebiete als auch nach der Bildung der Source-/Drain-Gebiete und Diffusionsgebiete erfolgen.
Die Einstellung der Einsatzspannung des MOS-Transistors kann anstelle durch Implantation auch durch Ausdiffusion aus einer dotierten Schicht, insbesondere einer Schicht aus entsprechend dotiertem Glas erfolgen, die an der Oberfläche des Grabens angeordnet ist.
Claims
1. MOS-Transistor,
5 - bei dem in einem Halbleitersubstrat (11) ein erstes Source- /Drain-Gebiet (171) und ein zweites Source-/Drain-Gebiet (172) vorgesehen sind,
- bei dem zwischen dem ersten Source-/Drain-Gebiet (171) und 10 dem zweiten Source-/Drain-Gebiet (172) ein Graben (14) angeordnet ist, dessen Tiefe größer als die Tiefe des ersten Source-/Drain-Gebietes (171) und des zweiten Source-/Drain- Gebietes (172) ist und dessen Oberfläche mit einem Gatedielektrikum (15) versehen ist,
15
- bei dem ein Isolationsgraben vorgesehen ist, der den MOS- Transistor umgibt,
- bei dem der Isolationsgraben (13) mit einer isolierenden '20 Füllung (131,132) versehen ist und eine Tiefe aufweist, die im wesentlichen der Tiefe des Grabens (14) entspricht.
- bei dem in dem Graben (14) eine Gateelektrode (16) angeordnet ist, deren Ausdehnung in Richtung der Tiefe des Grabens
25 (14) maximal gleich der Tiefe des Grabens (14) ist.
2. MOS-Transistor nach Anspruch 1,
- bei dem zwischen dem ersten Source-/Drain-Gebiet (171) und 30 dem zweiten Source-/Drain-Gebiet (172) ein Kanalgebiet angeordnet ist, das im Halbleitersubstrat (11) entlang der Oberfläche des Grabens (14) verläuft,
- bei dem ein erste Diffusionsgebiet (181) vorgesehen ist, 35 das von demselben Leitfähigkeitstyp wie das erste Source-
/Drain-Gebiet (171) dotiert ist, jedoch eine geringere Dotierstoffkonzentration als das erste Source-/Drain-Gebiet
22
(171) aufweist, das zwischen dem ersten Source-/Drain- Gebiet (171) und dem Kanalgebiet (12) angeordnet ist und das an das erste Source-/Drain-Gebiet (171) und an das Kanalgebiet (12) angrenzt.
3. MOS-Transistor nach -Anspruch 2, bei dem das erste Diffusionsgebiet (281) mindestens teilweise unterhalb des ersten Source-/Drain-Gebietes (271) angeordnet ist.
4. MOS-Transistor nach Anspruch 2 oder 3, bei dem das erste Diffusionsgebiet (181) mindestens teilweise zwischen der Oberfläche des Grabens (14) und dem ersten Sour- ce-/Drain-Gebiet (171) angeordnet ist, so daß das erste Sour- ce-/Drain-Gebiet (171) nicht an die Oberfläche des Grabens (14) angrenzt.
5. MOS-Transistor nach einem der Ansprüche 2 bis 4,
- bei dem ein zweites Diffusionsgebiet (182) vorgesehen ist, das von demselben Leitfähigkeitstyp wie das zweite Source- /Drain-Gebiet (172) dotiert ist, jedoch eine geringere Dotierstoffkonzentration als das zweite Source-/Drain-Gebiet (172) aufweist, das zwischen dem zweiten Source-/Drain- Gebiet (172) und dem Kanalgebiet (12) angeordnet ist und das an das zweite Source-/Drain-Gebiet (172) und an das Kanalgebiet (12) angrenzt,
- bei dem das zweite Diffusionsgebiet analog dem ersten Dif- fusionsgebiet (181) aufgebaut ist.
6. MOS-Transistor nach einem der Ansprüche 1 bis 5,
- bei dem eine erste Isolationsstruktur (441) vorgesehen ist, die an die Oberfläche der Gateelektrode (46) , an die Oberfläche des Halbleitersubstrats (41) und an das erste Sour- ce-/Drain-Gebiet (471) angrenzt, so daß die erste Isolati-
23 onsstruktur (441) zwischen der Gateelektrode (46) und dem ersten Source-/Drain-Gebiet (471) angeordnet ist,
- bei dem die Tiefe der ersten Isolationsstruktur (441) min- destens so groß wie die Tiefe des ersten Source-/Drain-
Gebietes (471) ist.
7. MOS-Transistor nach Anspruch 6,
- bei dem die erste Isolationsstruktur (441) zusätzlich an die Oberfläche des zweiten Source-/Drain-Gebietes (472) angrenzt, so daß die erste Isolationsstruktur (441) auch zwischen dem zweiten Source-/Drain-Gebiet (471) und der Gateelektrode (46) angeordnet ist,
- bei dem die Tiefe der ersten Isolationsstruktur (441) mindestens so groß wie die Tiefe des zweiten Source-/Drain- Gebietes (472) ist.
8. MOS-Transistor nach Anspruch 1 bis 7, bei dem zwischen dem ersten Source-/Drain-Gebiet (171) und dem zweiten Source-/Drain-Gebiet (172) ein Kanalgebiet angeordnet ist, das im Halbleitersubstrat (11) entlang der Oberfläche des Grabens (14) verläuft.
9. Verwendung eines MOS-Transistors nach einem der Ansprüche 1 bis 8 in einer EEPROM-Anordnung.
10. Verfahren zur Herstellung eines MOS-Transistors,
- bei dem in einer Oberfläche des Halbleitersubstrats (11) ein Graben (14) gebildet wird,
- bei dem die Oberfläche des Grabens (14) mit einem Gatedie- lektrikum (15) versehen wird,
24
- bei dem eine Gateelektrode (16) erzeugt wird, deren Ausdehnung in Richtung der Tiefe des Grabens (14) maximal gleich der Tiefe des Grabens (14) ist,
- bei dem ein erstes Source-/Drain-Gebiet (171) und ein zweites Source-/Drain-Gebiet (172) so erzeugt werden, daß der Graben zwischen dem ersten Source-/Drain-Gebiet und dem zweiten Source-/Drain-Gebiet angeordnet ist und die Tiefe des ersten Source-/Drain-Gebietes (171) und des zweiten Source-/Drain-Gebietes (172) geringer als die Tiefe des Grabens (14) ist,
- bei dem bei der Bildung des Grabens (14) ein Isolationsgraben (13) erzeugt wird, der den MOS-Transistor umgibt,
- bei dem der Isolationsgraben (13) mit einer isolierenden Füllung (131, 132) versehen wird.
11. Verfahren nach Anspruch 10,
- bei dem in der Oberfläche des Halbleitersubstrats erste Gräben (56) geätzt werden, die mit isolierendem Material
(57) aufgefüllt werden,
'- bei dem der Graben (58) und der Isolationsgraben (59) jeweils innerhalb eines der ersten Gräben (56) erzeugt werden, wobei die Tiefe des Grabens (58) und des Isolationsgrabens (59) größer als die Tiefe der ersten Gräben (56) ist, so daß eine erste Isolationsstruktur (5711) gebildet wird, die im Bereich der Oberfläche des Substrats (51) an den Graben (58) angrenzt.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19807213 | 1998-02-20 | ||
DE19807213 | 1998-02-20 | ||
PCT/DE1999/000215 WO1999043029A1 (de) | 1998-02-20 | 1999-01-27 | Graben-gate-mos-transistor, dessen verwendung in einer eeprom-anordnung und verfahren zu dessen herstellung |
Publications (1)
Publication Number | Publication Date |
---|---|
EP1060518A1 true EP1060518A1 (de) | 2000-12-20 |
Family
ID=7858435
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
EP99911574A Withdrawn EP1060518A1 (de) | 1998-02-20 | 1999-01-27 | Graben-gate-mos-transistor, dessen verwendung in einer eeprom-anordnung und verfahren zu dessen herstellung |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP1060518A1 (de) |
TW (1) | TW442949B (de) |
WO (1) | WO1999043029A1 (de) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19957303B4 (de) * | 1999-11-29 | 2006-05-11 | Infineon Technologies Ag | MOS-Transistor und Verfahren zu dessen Herstellung |
GB0010041D0 (en) | 2000-04-26 | 2000-06-14 | Koninkl Philips Electronics Nv | Trench semiconductor device manufacture |
GB0012138D0 (en) * | 2000-05-20 | 2000-07-12 | Koninkl Philips Electronics Nv | A semiconductor device |
DE10219329B4 (de) * | 2002-04-30 | 2014-01-23 | Infineon Technologies Ag | Halbleiterschaltungsanordnung |
DE10229065A1 (de) * | 2002-06-28 | 2004-01-29 | Infineon Technologies Ag | Verfahren zur Herstellung eines NROM-Speicherzellenfeldes |
DE10231966A1 (de) | 2002-07-15 | 2004-02-12 | Infineon Technologies Ag | Feldeffekttransistor, zugehörige Verwendung und zugehöriges Herstellungsverfahren |
GB0314392D0 (en) | 2003-06-20 | 2003-07-23 | Koninkl Philips Electronics Nv | Trench mos structure |
EP1742270A1 (de) | 2005-07-06 | 2007-01-10 | STMicroelectronics S.r.l. | MOSFET mit Graben-Gateelektrode und dessen Herstellungsverfahren |
US7952138B2 (en) | 2007-07-05 | 2011-05-31 | Qimonda Ag | Memory circuit with field effect transistor and method for manufacturing a memory circuit with field effect transistor |
FR3038774B1 (fr) | 2015-07-08 | 2018-03-02 | Stmicroelectronics (Rousset) Sas | Procede de realisation d'un transistor haute tension a encombrement reduit, et circuit integre correspondant |
CN109037337A (zh) * | 2018-06-28 | 2018-12-18 | 华为技术有限公司 | 一种功率半导体器件及制造方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4243997A (en) * | 1976-03-25 | 1981-01-06 | Tokyo Shibaura Electric Co., Ltd. | Semiconductor device |
JPS6042866A (ja) * | 1983-08-19 | 1985-03-07 | Toshiba Corp | 半導体装置及びその製造方法 |
JPH0640583B2 (ja) * | 1987-07-16 | 1994-05-25 | 株式会社東芝 | 半導体装置の製造方法 |
JPH02142140A (ja) * | 1988-11-22 | 1990-05-31 | Fujitsu Ltd | 半導体装置の製造方法 |
JPH03129775A (ja) * | 1989-07-11 | 1991-06-03 | Seiko Epson Corp | 半導体装置およびその製造方法 |
US5108937A (en) * | 1991-02-01 | 1992-04-28 | Taiwan Semiconductor Manufacturing Company | Method of making a recessed gate MOSFET device structure |
KR940002400B1 (ko) * | 1991-05-15 | 1994-03-24 | 금성일렉트론 주식회사 | 리세스 게이트를 갖는 반도체장치의 제조방법 |
-
1999
- 1999-01-27 WO PCT/DE1999/000215 patent/WO1999043029A1/de not_active Application Discontinuation
- 1999-01-27 EP EP99911574A patent/EP1060518A1/de not_active Withdrawn
- 1999-02-03 TW TW088101630A patent/TW442949B/zh not_active IP Right Cessation
Non-Patent Citations (1)
Title |
---|
See references of WO9943029A1 * |
Also Published As
Publication number | Publication date |
---|---|
WO1999043029A1 (de) | 1999-08-26 |
TW442949B (en) | 2001-06-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0744771B1 (de) | Verfahren zur Herstellung einer DRAM-Speicherzelle mit vertikalem Transistor | |
DE4136406B4 (de) | Verfahren zur Herstellung einer CMOS-Halbleitereinrichtung | |
DE102006021070B4 (de) | Halbleitervorrichtungen mit tiefen Grabenisolationsstrukturen und Verfahren zu deren Anfertigung | |
EP0968527B1 (de) | Verfahren zur herstellung eines vertikalen mos-transistors | |
DE69930894T2 (de) | Elektrisch isolierte Halbleiter-Anordnungen | |
DE2502235A1 (de) | Ladungskopplungs-halbleiteranordnung | |
DE69904690T2 (de) | Tiefe Ausnehmung in einer Flachgraben-Isolation für einen PFET mit einem vergrabenen Kanal | |
WO1996033513A1 (de) | Festwertspeicherzellenanordnung und verfahren zu deren herstellung | |
EP1138085B1 (de) | Feldeffektgesteuerter transistor und verfahren zu dessen herstellung | |
DE3530773A1 (de) | Halbleitervorrichtung und verfahren zu ihrer herstellung | |
EP0029900B1 (de) | Als bipolarer Transistor in einem Halbleitersubstrat ausgebildetes selbstjustiertes Schaltungs- oder Bauelement und Verfahren zur Herstellung | |
EP1060518A1 (de) | Graben-gate-mos-transistor, dessen verwendung in einer eeprom-anordnung und verfahren zu dessen herstellung | |
WO2000019529A1 (de) | Integrierte schaltungsanordnung mit vertikaltransistoren und verfahren zu deren herstellung | |
WO1997044826A1 (de) | Dram-zellenanordnung und verfahren zu deren herstellung | |
EP1060515B1 (de) | Verfahren zur herstellung einer elektrisch programmierbaren speicherzellenanordnung | |
DE10252318A1 (de) | STI-Leckstromverminderung | |
WO2001001481A1 (de) | Mos-transistor sowie dram-zellenanordnung und verfahren zu deren herstellung | |
DE19957123B4 (de) | Verfahren zur Herstellung einer Zellenanordnung für einen dynamischen Halbleiterspeicher | |
DD280851A1 (de) | Verfahren zur herstellung von graben-speicherzellen | |
EP1623459B1 (de) | Bitleitungsstruktur sowie verfahren zu deren herstellung | |
DE19923262C1 (de) | Verfahren zur Erzeugung einer Speicherzellenanordnung | |
EP0981833B1 (de) | Integrierte cmos-schaltungsanordnung und verfahren zu deren herstellung | |
EP1517362A2 (de) | Verfahren zur Herstellung von Halbleiterbauelementen in einem Halbleitersubstrat | |
EP0838089B1 (de) | Integrierte schaltungsanordnung mit mindestens zwei gegeneinander isolierten bauelementen und verfahren zu deren herstellung | |
DE19957303B4 (de) | MOS-Transistor und Verfahren zu dessen Herstellung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PUAI | Public reference made under article 153(3) epc to a published international application that has entered the european phase |
Free format text: ORIGINAL CODE: 0009012 |
|
17P | Request for examination filed |
Effective date: 20000711 |
|
AK | Designated contracting states |
Kind code of ref document: A1 Designated state(s): DE |
|
STAA | Information on the status of an ep patent application or granted ep patent |
Free format text: STATUS: THE APPLICATION HAS BEEN WITHDRAWN |
|
18W | Application withdrawn |
Withdrawal date: 20020527 |