JPS6042866A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS6042866A JPS6042866A JP58150971A JP15097183A JPS6042866A JP S6042866 A JPS6042866 A JP S6042866A JP 58150971 A JP58150971 A JP 58150971A JP 15097183 A JP15097183 A JP 15097183A JP S6042866 A JPS6042866 A JP S6042866A
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置及びその製造方法に関し、特にソー
ス、ドレイン領域の形状を改良したMIS型半導体装置
及びその製造方法に係る。
ス、ドレイン領域の形状を改良したMIS型半導体装置
及びその製造方法に係る。
〔発明の技術的背垣〕
近年、半導体装置(特にMO8LSI )においては高
集積化に伴なうソース、ドレイン領域を含む不純物拡散
配線の低抵抗化が重要な技術となっている。これは、微
細化に伴なって不純物拡散配線の接合深さくxDが浅く
なると共に、該拡散配線の巾も小さくなり、抵抗が増7
JOするからである。このようなことから、従来よりケ
゛−ト電極及びソース、ドレイン領域全形成した後、高
融点金属シリサイドをダート電極表面、及びソース、ド
レイン領域の表面に被着して低抵抗を図ることが行なわ
れている。
集積化に伴なうソース、ドレイン領域を含む不純物拡散
配線の低抵抗化が重要な技術となっている。これは、微
細化に伴なって不純物拡散配線の接合深さくxDが浅く
なると共に、該拡散配線の巾も小さくなり、抵抗が増7
JOするからである。このようなことから、従来よりケ
゛−ト電極及びソース、ドレイン領域全形成した後、高
融点金属シリサイドをダート電極表面、及びソース、ド
レイン領域の表面に被着して低抵抗を図ることが行なわ
れている。
しかしながら、高融点金属シリサイドはAtなどの金属
に比べてかならずしも抵抗が十分に低くな(、MO3L
SIのより一層の高速動作を行なうVCヲま限界があっ
た。また、ダート電極@全形成した後に高融点金属シリ
サイドを被着する方法では素子分離領域、ダート電極、
及びノース;ドレイン領域を互いにセルファ〉インで形
成することが困難であり、MO8LSIの高集積化の妨
げとなっていた。
に比べてかならずしも抵抗が十分に低くな(、MO3L
SIのより一層の高速動作を行なうVCヲま限界があっ
た。また、ダート電極@全形成した後に高融点金属シリ
サイドを被着する方法では素子分離領域、ダート電極、
及びノース;ドレイン領域を互いにセルファ〉インで形
成することが困難であり、MO8LSIの高集積化の妨
げとなっていた。
本発明は11J+通勤作が可能で高集積度のMO8LS
I等の半導体装置及びかかる半導体装置を間4jに製造
し得る方法を提供できるものである。
I等の半導体装置及びかかる半導体装置を間4jに製造
し得る方法を提供できるものである。
本願第1の発明は第1導電型の半導体基板と、この基板
底面に形成された第2導電型の不純物層及び該不純物層
上に設けられ複数の溝部により分離された金属・ぐター
ンからなるノース、ドレイン領域と、前記溝部のうちの
少なくとも1つ以上の溝部内にダート絶縁膜を介して埋
め込まれたダート電極とを具備したことを特徴とするも
のである。こうした本願第1の発明によればノース、ド
レイン領域の一構成材として金属(At等)が用いられ
ているため、高速動作が可能なMO8LSI等の半導体
装置を得ることができる。
底面に形成された第2導電型の不純物層及び該不純物層
上に設けられ複数の溝部により分離された金属・ぐター
ンからなるノース、ドレイン領域と、前記溝部のうちの
少なくとも1つ以上の溝部内にダート絶縁膜を介して埋
め込まれたダート電極とを具備したことを特徴とするも
のである。こうした本願第1の発明によればノース、ド
レイン領域の一構成材として金属(At等)が用いられ
ているため、高速動作が可能なMO8LSI等の半導体
装置を得ることができる。
また、本願第2の発明(ま表面に第2導電型の不純物層
を有する第1導電型、の半導体基板上に金属膜を堆積す
る工程と、少なくとも前記金属、膜の膜・厚方向に貫通
するように選択的に工、ッチング除去して複数の溝部を
形成すると共に、該溝部で分離された金属・ぐターンを
形成する工程と、^1■記溝=1+のうちの少びくとも
1つ以上の底面に’s’i llj L、だ半導体基板
表面及び同溝部の側面に絶縁膜を形成する工程と、21
1電膜な堆ft(〜だ後、該導電1lIAを選択的に除
去して溝部に導電膜を残存させる工程とを具備し、上記
工程により+7与部内に残存させた導電膜をゲート電極
゛、該溝ン部に形成【7た漬・λ縁膜をり゛−1絶縁1
罠、前記金属パターン及びその下の第2導電型の不純物
層をノース領域又はドレイン領域とすることを特徴とす
るものである。こうした本願第2の発明によれば既述の
如くノース、じレイン領域の抵抗ヲ着しく下げることが
できると共に、ノース。
を有する第1導電型、の半導体基板上に金属膜を堆積す
る工程と、少なくとも前記金属、膜の膜・厚方向に貫通
するように選択的に工、ッチング除去して複数の溝部を
形成すると共に、該溝部で分離された金属・ぐターンを
形成する工程と、^1■記溝=1+のうちの少びくとも
1つ以上の底面に’s’i llj L、だ半導体基板
表面及び同溝部の側面に絶縁膜を形成する工程と、21
1電膜な堆ft(〜だ後、該導電1lIAを選択的に除
去して溝部に導電膜を残存させる工程とを具備し、上記
工程により+7与部内に残存させた導電膜をゲート電極
゛、該溝ン部に形成【7た漬・λ縁膜をり゛−1絶縁1
罠、前記金属パターン及びその下の第2導電型の不純物
層をノース領域又はドレイン領域とすることを特徴とす
るものである。こうした本願第2の発明によれば既述の
如くノース、じレイン領域の抵抗ヲ着しく下げることが
できると共に、ノース。
1゛レイン領域及びデーl−電極を互いにセルフ了ライ
ンで形成でき、高集積度のMO8LSI等の半導体装置
′?i:hii単に製造できる。
ンで形成でき、高集積度のMO8LSI等の半導体装置
′?i:hii単に製造できる。
次に、本発明の実施例を図−を参照して詳細に65ト明
する。
する。
実施例1
(1)まず、、(100)面p型シリコン基板1の全面
シこ11型不純物、しlえば砒素をイオン注入して不純
物一度I X l O” /C+JのnIQ’2’2を
形成【7た(第1図(、)図示)。なお、イオン注入の
硬に砒素全活性化するために5例えば900℃の屋糸又
は酸素雰囲気中でアニール奮行なってもよV’ にの際
、酸素雰囲気中で活性化を行rK−)IC場合、シリコ
ン基板の、I<曲に酸化膜が1「に長して砒素のアウト
ディ7−−ノヨンを避けることができるが、活性化の直
後に酸化膜を除去することが必要となぁ。また、nl曽
2の形成はイrン注入法によるものに限らず、通常の拡
散法(そよって11多成(7てもよいし、n型不純物を
きませながらシリコンなど舎シリコン基板上にエピタキ
シャル成長させてnj脅2を形成してもよい。更に、n
型不純物は砒素に限らす、シリコンなどを用V・でもよ
い。
シこ11型不純物、しlえば砒素をイオン注入して不純
物一度I X l O” /C+JのnIQ’2’2を
形成【7た(第1図(、)図示)。なお、イオン注入の
硬に砒素全活性化するために5例えば900℃の屋糸又
は酸素雰囲気中でアニール奮行なってもよV’ にの際
、酸素雰囲気中で活性化を行rK−)IC場合、シリコ
ン基板の、I<曲に酸化膜が1「に長して砒素のアウト
ディ7−−ノヨンを避けることができるが、活性化の直
後に酸化膜を除去することが必要となぁ。また、nl曽
2の形成はイrン注入法によるものに限らず、通常の拡
散法(そよって11多成(7てもよいし、n型不純物を
きませながらシリコンなど舎シリコン基板上にエピタキ
シャル成長させてnj脅2を形成してもよい。更に、n
型不純物は砒素に限らす、シリコンなどを用V・でもよ
い。
Gi) 次いで、シリコン基板101層2上に例1えは
蒸着法により厚さ8000XのAt膜3を堆積した後、
CVO法によりAZII灸3上に例えば厚さ3000i
、(DAL20.J良4 ’c堆績Lし/jl&z1図
(b)図示)。
蒸着法により厚さ8000XのAt膜3を堆積した後、
CVO法によりAZII灸3上に例えば厚さ3000i
、(DAL20.J良4 ’c堆績Lし/jl&z1図
(b)図示)。
なお、金属膜はAt膜に代っ2てAu又はMo+W+T
a+′r%などの高融点金属膜を用いてもよく、かつそ
の堆積手段は蒸着法の代りにスバ、ツタ法。
a+′r%などの高融点金属膜を用いてもよく、かつそ
の堆積手段は蒸着法の代りにスバ、ツタ法。
CVD法を用いてもよい。また、絶縁膜はAt2o3膜
に代ってS + 02膜、SI、N4膜を用いてもよく
、その堆積手段としてス・母ツタ法等を採用してもよい
。但し、上記の如(金属膜としてAt1iを用いた場合
、陽極酸化を施してその上に絶縁膜としてのht2o、
+1m k形成してもよい。
に代ってS + 02膜、SI、N4膜を用いてもよく
、その堆積手段としてス・母ツタ法等を採用してもよい
。但し、上記の如(金属膜としてAt1iを用いた場合
、陽極酸化を施してその上に絶縁膜としてのht2o、
+1m k形成してもよい。
011) 次いで、写真蝕刻法により形成されたレゾス
トパターン(図示せず)をマスクとして素子分離領域予
定部分をリアクティブイオンエツチング(RIE)によ
りAt20.膜4 、 At膜31n層21基板I表面
の順に選択的に除去して溝部5・・・全形成した。つづ
いて、レゾストノ!ターンを除去し、At203膜4等
をマスクとしてp型不純物、例えば)3ζロンをイオン
注入法、拡散法などにより溝部5・・・底部に露出した
基板Iにドーピングしてフィールド反転防止用のp+型
領領域6・・を形成した(第1図(c)図示)。
トパターン(図示せず)をマスクとして素子分離領域予
定部分をリアクティブイオンエツチング(RIE)によ
りAt20.膜4 、 At膜31n層21基板I表面
の順に選択的に除去して溝部5・・・全形成した。つづ
いて、レゾストノ!ターンを除去し、At203膜4等
をマスクとしてp型不純物、例えば)3ζロンをイオン
注入法、拡散法などにより溝部5・・・底部に露出した
基板Iにドーピングしてフィールド反転防止用のp+型
領領域6・・を形成した(第1図(c)図示)。
(iiiD 次いで、全面に例えばCVD法により厚さ
1.2μmのSjO□膜7ft堆積して溝部5・・・内
を充分に埋め込んだ後、全面に例えば厚さ1μmの、1
eリイミド樹脂膜8を被覆し、150〜300℃の比較
的低温で熱処理して樹脂膜8を洒融し、表面を千石化し
た(第1図(d)図示)。なお、金4膜と17でMo、
Wなどの高融点金v4を用いた場合は、At膜と異なり
高温熱処理が可能なため% S )02膜に高ずu度の
燐硅化ガラス膜(PSG膜)を堆積し、高温熱処理を施
しでPSG膜を溶融しその表面を平坦化してもよい。つ
づいてポリイミド樹脂膜8がらS t O2膜77ft
At20.膜4表面が露出するまでエツチングして溝部
5・・・内に5iOz 7’・・・を残存させ溝部5・
・・及び51027’・・・からなる素子分!1JI−
ti域(フィールド領域)9・・・全形成した(第1図
(、)図示)。
1.2μmのSjO□膜7ft堆積して溝部5・・・内
を充分に埋め込んだ後、全面に例えば厚さ1μmの、1
eリイミド樹脂膜8を被覆し、150〜300℃の比較
的低温で熱処理して樹脂膜8を洒融し、表面を千石化し
た(第1図(d)図示)。なお、金4膜と17でMo、
Wなどの高融点金v4を用いた場合は、At膜と異なり
高温熱処理が可能なため% S )02膜に高ずu度の
燐硅化ガラス膜(PSG膜)を堆積し、高温熱処理を施
しでPSG膜を溶融しその表面を平坦化してもよい。つ
づいてポリイミド樹脂膜8がらS t O2膜77ft
At20.膜4表面が露出するまでエツチングして溝部
5・・・内に5iOz 7’・・・を残存させ溝部5・
・・及び51027’・・・からなる素子分!1JI−
ti域(フィールド領域)9・・・全形成した(第1図
(、)図示)。
4X/)次いで、写真蝕刻法により形成されたレゾスト
・母ターン(図示せず)をマスクとしてり゛。
・母ターン(図示せず)をマスクとしてり゛。
−上電極予定部分をRIEによりAt205 h a
*At膜3.n層2.基板1衣面付近まで選択的に除去
して溝部1’01r102を形成した。これによりフィ
ールド領域す・・・と溝部10H*101により分離さ
れたソース領域、ドレイン領域或いはソースとドルイン
を兼ねるn領域2I〜2゜が形成され、かりAt膜も同
様に分離されてAtパターン3.〜35が形成される。
*At膜3.n層2.基板1衣面付近まで選択的に除去
して溝部1’01r102を形成した。これによりフィ
ールド領域す・・・と溝部10H*101により分離さ
れたソース領域、ドレイン領域或いはソースとドルイン
を兼ねるn領域2I〜2゜が形成され、かりAt膜も同
様に分離されてAtパターン3.〜35が形成される。
つづいて、レゾスト・母ターンを除去した後、陽極酸化
全施して溝部10I * 702の底部付近に露出する
基板l及びn領域22@23*24表面に酸化膜11.
11及び同溝部101+102の内my壁に露出するA
t、ぐターン32 e 33 @ 34の表面にAt2
03膜12’、12を形成した(第1図(f)図示)。
全施して溝部10I * 702の底部付近に露出する
基板l及びn領域22@23*24表面に酸化膜11.
11及び同溝部101+102の内my壁に露出するA
t、ぐターン32 e 33 @ 34の表面にAt2
03膜12’、12を形成した(第1図(f)図示)。
なお、陽極酸化の代りにプラズマ酸化或いは熱酸化を施
してもよい。また、溝部101゜102内をCVD法、
スパッタ法などによりS 102 +S’i、N4+A
t20.の薄膜を形成してもよい。更に、d(fiz
7+ 、 112 、 At205膜” 1 * 12
’2の°形成前後に溝部10鳳 e102底面の基板゛
z ’、r K p型不純物或いはn型不純物をイオン
注入してしきい値の制御を行なってもよい。
してもよい。また、溝部101゜102内をCVD法、
スパッタ法などによりS 102 +S’i、N4+A
t20.の薄膜を形成してもよい。更に、d(fiz
7+ 、 112 、 At205膜” 1 * 12
’2の°形成前後に溝部10鳳 e102底面の基板゛
z ’、r K p型不純物或いはn型不純物をイオン
注入してしきい値の制御を行なってもよい。
Q) 次゛いで、全面に減圧CVD・法文は1ラズマC
VD法により溝部10rIOの[1]のA以上の厚さの
ダート′電極材料膜、例えば多結Ilムシリコン膜13
を堆積して溝部zo1.to2内を多結晶シリコンで充
分に埋め込んだ(詑1図(g)図示)。
VD法により溝部10rIOの[1]のA以上の厚さの
ダート′電極材料膜、例えば多結Ilムシリコン膜13
を堆積して溝部zo1.to2内を多結晶シリコンで充
分に埋め込んだ(詑1図(g)図示)。
例えば、溝部” I e l 02のrljが] μn
+の場きは、5000X以上(6000K ) (1)
厚すノ多結11^シリコン膜zsf堆積した。つづいて
、多結晶シリコン膜Z3を全rAiエノナングし−r
r4部1o1゜10211こその開口iffより下Vこ
なるように多結晶シリコンを残存させ、ダート電極14
..14□。
+の場きは、5000X以上(6000K ) (1)
厚すノ多結11^シリコン膜zsf堆積した。つづいて
、多結晶シリコン膜Z3を全rAiエノナングし−r
r4部1o1゜10211こその開口iffより下Vこ
なるように多結晶シリコンを残存させ、ダート電極14
..14□。
を溝部”1eZ02内に形成した(第1図(b)図示)
。なお、多結晶シリコンを溝部内に残存させる手段は前
述のフィールド領域形成工程でのs t o゛2の溝部
への埋め込今と同様な他の方法ケ採用してもよい。また
、ゲート寛極材料は多結晶シリコンに限らず、MoS’
l 2 tfどの金属シリサイド、或いはAtlMo1
Wなどの金属を用いてもよい。
。なお、多結晶シリコンを溝部内に残存させる手段は前
述のフィールド領域形成工程でのs t o゛2の溝部
への埋め込今と同様な他の方法ケ採用してもよい。また
、ゲート寛極材料は多結晶シリコンに限らず、MoS’
l 2 tfどの金属シリサイド、或いはAtlMo1
Wなどの金属を用いてもよい。
〜し 次いで、 CVD法停により全面にSi、N41
換15を堆積し、更にレノスト膜16を被覆[、た後、
レゾスト膜I6を浴融して表面を平坦化させた(第1図
(+)図示)。なお、金属膜としてp、を膜9代し)に
MO傳などの高融点金属膜を用いた場合はレゾスト膜の
代りにPSG股等を使用してもよい。つづいて、、17
ノスト膜16 T S+sN。
換15を堆積し、更にレノスト膜16を被覆[、た後、
レゾスト膜I6を浴融して表面を平坦化させた(第1図
(+)図示)。なお、金属膜としてp、を膜9代し)に
MO傳などの高融点金属膜を用いた場合はレゾスト膜の
代りにPSG股等を使用してもよい。つづいて、、17
ノスト膜16 T S+sN。
膜I5をAt20.膜!表面が露出するまでエツチング
して溝部”1*I02内のケ゛−ト電極141 +”ノ
41上に5i3N4171 、 z 72 を残存させ
た( B+11図(j)図示)。
して溝部”1*I02内のケ゛−ト電極141 +”ノ
41上に5i3N4171 、 z 72 を残存させ
た( B+11図(j)図示)。
(vii)次いで、写真蝕刻法によV) Sl、N4z
y 2に対応する箇所が開口されたレノスト・々ター
ンz8f形成し、該レノストパターンtgfマスクと1
.て5I3Na ’ 72 全M択的に除去してケ゛−
)’M電極 112上にコンタクトホールxyfセルフ
ァラインて形成した(第1図(10図示)。この」)も
、レゾスト・ぐターン18の開口部には5I5N4Z7
□の化At203瞑4も露出しているが、それらのエツ
チングの選択性全利用することにより5I5Na 1
”2のみを工、ノチング除去できる。つづいて、レノス
トパターン18を除去し、再度写真蝕刻法によりレゾス
ト・ぜターン20を形成した後、該レノストパターンを
マスクトシてAt20.膜4等を選択的にエツチング除
去してソース、 i’ レイ’7 (!: ffルAt
tRパターン1* 32+ ’(s上の一部又は全部
にコンタクトホールzB〜21、全形成した(第1図(
1)図示)。この場合、コンタクトホール2II、21
2はフィールド領域9の5IO27′に対してセルファ
フィンで形成される。なお、第1図(k) 、 (1)
に示すコンタクトホールに1回のPEPプロセスで形成
しでもよい、。
y 2に対応する箇所が開口されたレノスト・々ター
ンz8f形成し、該レノストパターンtgfマスクと1
.て5I3Na ’ 72 全M択的に除去してケ゛−
)’M電極 112上にコンタクトホールxyfセルフ
ァラインて形成した(第1図(10図示)。この」)も
、レゾスト・ぐターン18の開口部には5I5N4Z7
□の化At203瞑4も露出しているが、それらのエツ
チングの選択性全利用することにより5I5Na 1
”2のみを工、ノチング除去できる。つづいて、レノス
トパターン18を除去し、再度写真蝕刻法によりレゾス
ト・ぜターン20を形成した後、該レノストパターンを
マスクトシてAt20.膜4等を選択的にエツチング除
去してソース、 i’ レイ’7 (!: ffルAt
tRパターン1* 32+ ’(s上の一部又は全部
にコンタクトホールzB〜21、全形成した(第1図(
1)図示)。この場合、コンタクトホール2II、21
2はフィールド領域9の5IO27′に対してセルファ
フィンで形成される。なお、第1図(k) 、 (1)
に示すコンタクトホールに1回のPEPプロセスで形成
しでもよい、。
ひきつづき、全面gc ht #を蒸着し、パターニン
グしてコンタクトホール211 *212f介してA/
!・讐ターン31 +32の両方に接続し九A乙配線2
21及びコンタクトポール19.21Bを介ドアてゲー
ト電極Z42.i−平ターン35の両方に接続したAt
配線222を形成してMO8LSIを隼°l造し′IC
(紀1図に)図示)。
グしてコンタクトホール211 *212f介してA/
!・讐ターン31 +32の両方に接続し九A乙配線2
21及びコンタクトポール19.21Bを介ドアてゲー
ト電極Z42.i−平ターン35の両方に接続したAt
配線222を形成してMO8LSIを隼°l造し′IC
(紀1図に)図示)。
本発明のMO8LSIは膜1図(→に示す如くフィール
ド領域9で分離されたp型シリコン鋸板Iと該基板1表
面に設けられ前部10)、102で分離されたn)10
域22〜24及び1層22〜2ししに位置するkl−臂
ターン32〜34力)らr、Hるノース、V°レイ/領
域と、該溝部10H+702内に夫々酸化膜1’Z1+
112’ (ダート絶縁膜)及び屓20.膜12H+
12□を介17て埋め込まれた多結晶シ1ノコンカ)ら
なるダート電極14(,14□とより構成されるMOS
)ランノスタを備えた構造になっている。し力)して
、本発明によれは次のような効果を奏する。
ド領域9で分離されたp型シリコン鋸板Iと該基板1表
面に設けられ前部10)、102で分離されたn)10
域22〜24及び1層22〜2ししに位置するkl−臂
ターン32〜34力)らr、Hるノース、V°レイ/領
域と、該溝部10H+702内に夫々酸化膜1’Z1+
112’ (ダート絶縁膜)及び屓20.膜12H+
12□を介17て埋め込まれた多結晶シ1ノコンカ)ら
なるダート電極14(,14□とより構成されるMOS
)ランノスタを備えた構造になっている。し力)して
、本発明によれは次のような効果を奏する。
■ ソース、ドレイン領域【まn ’tA M、 21
〜2、及びその上に配置されたAtzRターン31〜3
5からなるので、それら領域の抵抗を大巾に下げること
ができる。その結果、高速動作力3用’*@とfS6と
共に、ノース、ドレイン領域の面積を小さくでき、LS
Iの高集積1ヒカ1Til°1とrjる。
〜2、及びその上に配置されたAtzRターン31〜3
5からなるので、それら領域の抵抗を大巾に下げること
ができる。その結果、高速動作力3用’*@とfS6と
共に、ノース、ドレイン領域の面積を小さくでき、LS
Iの高集積1ヒカ1Til°1とrjる。
■ ノース、ト9レイン令負域の抵抗(まAtA?ター
ン31〜35で決まるだめ、n領域21〜25の娘11
下げることができる。そのg来、ノース、ドレイン領域
のゾヤンクションブレイクダ゛ウン電圧の向上やダート
電極近傍でのホットエレクトロン発生抑制等の効果を達
成できる。
ン31〜35で決まるだめ、n領域21〜25の娘11
下げることができる。そのg来、ノース、ドレイン領域
のゾヤンクションブレイクダ゛ウン電圧の向上やダート
電極近傍でのホットエレクトロン発生抑制等の効果を達
成できる。
■ At配線221 * 222の下゛はほとんど平坦
となるため、At配線の微細やAt−配線の段切れ防止
を図ることができる。
となるため、At配線の微細やAt−配線の段切れ防止
を図ることができる。
また、本発明方法によれば次のようfS 49>束を奏
する。
する。
0) ノース、ドレイン領域となるht−eターフ31
〜35をゲート電極141 +142 及びフィールド
領域9と晶アラインでtb成できるため、呆積[1より
一層向−ヒできる。
〜35をゲート電極141 +142 及びフィールド
領域9と晶アラインでtb成できるため、呆積[1より
一層向−ヒできる。
((]) ノース、ドレイン領域となるnI茜2(0音
めの工程で形成され、シリコン基板l−111まり゛−
ト電極や)4−ルド領域fSどの4i4遺物f)< 1
1いため、該0層2の形成するための熱処J里]二程時
において構造物と基板との熱膨張率の差VC1罠るM[
への歪’−4’e4mで*、’+に気1直性(1) j
vg 膜1ノ(LSI?:製造できる。
めの工程で形成され、シリコン基板l−111まり゛−
ト電極や)4−ルド領域fSどの4i4遺物f)< 1
1いため、該0層2の形成するための熱処J里]二程時
において構造物と基板との熱膨張率の差VC1罠るM[
への歪’−4’e4mで*、’+に気1直性(1) j
vg 膜1ノ(LSI?:製造できる。
(9一般に〕−ス、SVイン゛σ)拡散層をイオン注入
法で形成する場合、不飽1i !l勿イオンのr古注化
やpnシャンクジョンの特性を良好にするための高温γ
ニールを必要とする。本発明ではこの工程の後にAt膜
の蒸着やゲート電極の形成を行なうため、金属膜やf−
ト電極として高融点金属以外の金属も使用できるという
利点を有するO に)ゲート電極形成後に高温熱処理工程を使用しないた
め、ソース、ドレイン領域のn領域21〜25の端部が
ダート側へ延びることなく、微細f、g MOS トラ
ンジスタの形成が可能となる。
法で形成する場合、不飽1i !l勿イオンのr古注化
やpnシャンクジョンの特性を良好にするための高温γ
ニールを必要とする。本発明ではこの工程の後にAt膜
の蒸着やゲート電極の形成を行なうため、金属膜やf−
ト電極として高融点金属以外の金属も使用できるという
利点を有するO に)ゲート電極形成後に高温熱処理工程を使用しないた
め、ソース、ドレイン領域のn領域21〜25の端部が
ダート側へ延びることなく、微細f、g MOS トラ
ンジスタの形成が可能となる。
なお、上記実施例1では1層2の形成を金属膜(At膜
等)の堆積前に基板表面に形成したが、これに限定され
ない。例えば箪2図に示す如くAt膜3の蒸着後、砒素
等をAt膜3を通してp型シリコン基板1にイオン注入
して1層2を形成してもよい。ま九、p、tIllK等
の金属膜の堆積をリン等のn型不純物の雰囲気中で行な
うことにより基板表面にn層を形成してもよい。更に。
等)の堆積前に基板表面に形成したが、これに限定され
ない。例えば箪2図に示す如くAt膜3の蒸着後、砒素
等をAt膜3を通してp型シリコン基板1にイオン注入
して1層2を形成してもよい。ま九、p、tIllK等
の金属膜の堆積をリン等のn型不純物の雰囲気中で行な
うことにより基板表面にn層を形成してもよい。更に。
第3図に示す如く、イオン注入によりc−ト′電極が作
られる溝部1o付近の基板1表面に1’ X 10”/
cJ−I X 10’ 87allの低濃度のn一層2
3をその周囲の基板IQ面に−n Ia 2を形成して
もよい。この時、n−1−23,n層2上にはAt−ぞ
ターンJ2*J!が被覆されているため、鋲+Wを低く
しても問題とならない。′この表うな構成にすれjfダ
ート電極14近傍のドレイン側のn一層23の濃度が低
いためホ1.トエレクトロンの発生を抑制できる。
られる溝部1o付近の基板1表面に1’ X 10”/
cJ−I X 10’ 87allの低濃度のn一層2
3をその周囲の基板IQ面に−n Ia 2を形成して
もよい。この時、n−1−23,n層2上にはAt−ぞ
ターンJ2*J!が被覆されているため、鋲+Wを低く
しても問題とならない。′この表うな構成にすれjfダ
ート電極14近傍のドレイン側のn一層23の濃度が低
いためホ1.トエレクトロンの発生を抑制できる。
上記実施例1では溝部k n !1iを突き抜けて形成
したが、これに限定されない。例えば第4図に示す如く
溝部IOが1層2の途中で止まるようにしたり、第5図
に示す如(n142衣面上で止まるように形成してもよ
い。但し、このような方法で形成されたMOS l−ラ
ンゾスタはいずれもディグレションタイf(ノーマリ−
オン)となる。
したが、これに限定されない。例えば第4図に示す如く
溝部IOが1層2の途中で止まるようにしたり、第5図
に示す如(n142衣面上で止まるように形成してもよ
い。但し、このような方法で形成されたMOS l−ラ
ンゾスタはいずれもディグレションタイf(ノーマリ−
オン)となる。
上記実施例ではダート電極の形成をレゾスト膜と多結晶
シリコン膜の工、チパックにより溝部内にその開口より
下に位置するように多結晶シリコンを残存させるこ、と
により形成したが、これに限定されない。例えば第6図
に示す如くレノスト・母ターン24をマスクとして多結
晶シリコン映ヲエッチングして溝部101において、は
At203膜4上に延出するダート電極xalf、溝部
I02においてはAt20.膜懺面と同レベルとなるよ
うに埋め込んだダート電極142を形成してもよい。ま
た、第7図に示す如く、溝部101においてのダート電
極x a 、 f k1203膜4表面から突出させた
場合は、この後で堆積するb l 3N4膜15を実施
例1のiうに選択的に除去せず、そのまま被覆した状態
にしてもよい。
シリコン膜の工、チパックにより溝部内にその開口より
下に位置するように多結晶シリコンを残存させるこ、と
により形成したが、これに限定されない。例えば第6図
に示す如くレノスト・母ターン24をマスクとして多結
晶シリコン映ヲエッチングして溝部101において、は
At203膜4上に延出するダート電極xalf、溝部
I02においてはAt20.膜懺面と同レベルとなるよ
うに埋め込んだダート電極142を形成してもよい。ま
た、第7図に示す如く、溝部101においてのダート電
極x a 、 f k1203膜4表面から突出させた
場合は、この後で堆積するb l 3N4膜15を実施
例1のiうに選択的に除去せず、そのまま被覆した状態
にしてもよい。
上記実施例1ではフィールド領域を溝部とこの溝部に埋
め込んだ5I02とにより形成したが、これに限定され
ない。例えば第8図に示す如く素子分離領域予定部分と
ダート電極予定部の基板11o IvJ 2 、 Al
1良及びAt20.膜の同一工程でエツチング除去して
溝部5・・・、10.mlO□ を形成した後、陽極酸
化によりそれら溝部5・・・。
め込んだ5I02とにより形成したが、これに限定され
ない。例えば第8図に示す如く素子分離領域予定部分と
ダート電極予定部の基板11o IvJ 2 、 Al
1良及びAt20.膜の同一工程でエツチング除去して
溝部5・・・、10.mlO□ を形成した後、陽極酸
化によりそれら溝部5・・・。
101+1’xに酸化膜11*111 +112eAt
20. l藏11 v 12I* 、122 を形成し
、更に溝s5・・・e J 01 + ” 2に夫々多
結晶シリコンからなるダート電極j4 、、f 4 r
I 41 eJ 4.f形成し、ひきつづき、゛ゲー
ト電極14゜14上及び14.上にSi、N417 、
l 7.17゜を残存させ、At配線221 +22
2を形成してMO8LSI i−造してもよい。このよ
うな連成によれば溝部ハ・・のダート電極14に0又は
負の霜圧を18口することによ−って、該ケ゛−ト=−
14をMするトランジスタは常にオフとなり、素子分離
領域の機能をはたす。
20. l藏11 v 12I* 、122 を形成し
、更に溝s5・・・e J 01 + ” 2に夫々多
結晶シリコンからなるダート電極j4 、、f 4 r
I 41 eJ 4.f形成し、ひきつづき、゛ゲー
ト電極14゜14上及び14.上にSi、N417 、
l 7.17゜を残存させ、At配線221 +22
2を形成してMO8LSI i−造してもよい。このよ
うな連成によれば溝部ハ・・のダート電極14に0又は
負の霜圧を18口することによ−って、該ケ゛−ト=−
14をMするトランジスタは常にオフとなり、素子分離
領域の機能をはたす。
実施例2
中 ます、実施例1の第1図(、)の工程の後にダート
領域となる部分のAt20.膜4 、 At膜3をRI
Eにより選択的にエツチング除去して溝ト1〜IOを形
成した後、全面に例えば厚さ2000Xの5tO2腺2
5を低圧CVD法により堆積した。この時、溝部IO内
側壁にも充分にSiO”IQ 2−5がつくようにした
(第9図(、)図示)。
領域となる部分のAt20.膜4 、 At膜3をRI
Eにより選択的にエツチング除去して溝ト1〜IOを形
成した後、全面に例えば厚さ2000Xの5tO2腺2
5を低圧CVD法により堆積した。この時、溝部IO内
側壁にも充分にSiO”IQ 2−5がつくようにした
(第9図(、)図示)。
(D 次いで、S10□膜25 會RIEなどの異方性
エツチングにより除去して溝部io内側壁に8 t O
2壁26を残存させた(第9図(b)図示)。
エツチングにより除去して溝部io内側壁に8 t O
2壁26を残存させた(第9図(b)図示)。
つづいて、熱酸化処理を施して溝部lO底面のn 卿j
2−ヒに酸化膜J1を形成した(第9図(c)図、示
)。
2−ヒに酸化膜J1を形成した(第9図(c)図、示
)。
(iii) 次いで、実施例1と同一様な方法r(より
溝部10内VC$HM晶シリコンからなるr−ト電極1
4を埋め込んだ(第9図(a)図示)。
溝部10内VC$HM晶シリコンからなるr−ト電極1
4を埋め込んだ(第9図(a)図示)。
しかして、本実施例2によればダート電極x a トh
t−ep−ンs2+ 3s トノM(r#部t 。
t−ep−ンs2+ 3s トノM(r#部t 。
+1III璧の箇所)の絶縁膜を8102壁26の形成
により厚くできるため、ゲート電極14とAt/eター
ン:42,33間のキャノやシタ全車さくできる。
により厚くできるため、ゲート電極14とAt/eター
ン:42,33間のキャノやシタ全車さくできる。
但し、このようにして形成されたMOS トランノスタ
はディグレヴションタイグとなる。
はディグレヴションタイグとなる。
実施例3
まず、実施例2の第9図(b)の工程の後、At20゜
膜4及びb+02& 26”kマスクとして0層2及び
基板1表面をエツチングして溝部27を形成した(第1
O図(a)図示)。つづいて、熱酸化処理して該溝部2
7内面に酸化膜IIを形成した後、多結晶シリコンから
なるダート電極14を溝部10.27内に埋め込んだ(
第10図(b)図示)。
膜4及びb+02& 26”kマスクとして0層2及び
基板1表面をエツチングして溝部27を形成した(第1
O図(a)図示)。つづいて、熱酸化処理して該溝部2
7内面に酸化膜IIを形成した後、多結晶シリコンから
なるダート電極14を溝部10.27内に埋め込んだ(
第10図(b)図示)。
しかして、本実施例3によればエンハンスメントタイプ
で実施例2と同様グゞ−ト電極14とAtt9ターン3
..33間のキャパシタを小さくしたMOS )ランノ
スタを有するLSl、’i得ることができる。
で実施例2と同様グゞ−ト電極14とAtt9ターン3
..33間のキャパシタを小さくしたMOS )ランノ
スタを有するLSl、’i得ることができる。
なお、上記各実施例ではMOSトランノスタを有するL
SIについて説明したが、紀11図に示す如く溝部10
をAt膜3.0層2.基板1表面に達するように形成し
、溝部IO側壁にS IO2壁、26を形成した後、溝
910内にダート電極14f、直接埋め込むことにより
、シ3.−Jトキーパリr型トランノスタ、或いはME
SFgT (i=、作製してもよい。また、第12図に
示す如く、溝部10をkt膜3に形成し、溝部1’0側
壁にSiO□壁26全26した後、溝部10内にグーl
−電極14f:直接埋め込むことによりノヤンクション
FgTを作製してもよい。
SIについて説明したが、紀11図に示す如く溝部10
をAt膜3.0層2.基板1表面に達するように形成し
、溝部IO側壁にS IO2壁、26を形成した後、溝
910内にダート電極14f、直接埋め込むことにより
、シ3.−Jトキーパリr型トランノスタ、或いはME
SFgT (i=、作製してもよい。また、第12図に
示す如く、溝部10をkt膜3に形成し、溝部1’0側
壁にSiO□壁26全26した後、溝部10内にグーl
−電極14f:直接埋め込むことによりノヤンクション
FgTを作製してもよい。
以上詳述した如く、本発明によれば^速動作が可能で高
集積度のMOSLSI等の半導体装置、並びにかかる半
導体装置を簡単に製造し7得る方法を提供できる。
集積度のMOSLSI等の半導体装置、並びにかかる半
導体装置を簡単に製造し7得る方法を提供できる。
第1図(a)〜Cm) Gま本発明の実施例1における
MOSLSIの製造工程金示す断面図、第2図〜第8図
は夫々実施1+lJ lの変形例を示す断面図、第9図
(a)〜(d)は本発明の実施例2におけるMOSLS
Iの製造途中の工・淫を示す断面図、第1θ図(a)。 (b)は本発明の実施例3におけるMOSLSIの製造
途中の工程を示す断面図、第11図及び第121凶は不
発明の1111の実施例を示す断面図である。 !・・・p型シリコン基板、2・・・nr3.2s〜2
5・・・n領域、3・・・At腺、31〜35・・・A
tノeターン、4・・・ht2o、5y、5,1091
01.102 t27・・・溝部、9・・・フィール1
゛領域、II*111*112・・・酸化膜、12,1
2..12□、・・At205膜、14114+、14
□・・・ダート電極、221.222・・・kl配線4
26・・・SiO2壁。 第1図 第1図 第1図 第1図 第7図 第8図
MOSLSIの製造工程金示す断面図、第2図〜第8図
は夫々実施1+lJ lの変形例を示す断面図、第9図
(a)〜(d)は本発明の実施例2におけるMOSLS
Iの製造途中の工・淫を示す断面図、第1θ図(a)。 (b)は本発明の実施例3におけるMOSLSIの製造
途中の工程を示す断面図、第11図及び第121凶は不
発明の1111の実施例を示す断面図である。 !・・・p型シリコン基板、2・・・nr3.2s〜2
5・・・n領域、3・・・At腺、31〜35・・・A
tノeターン、4・・・ht2o、5y、5,1091
01.102 t27・・・溝部、9・・・フィール1
゛領域、II*111*112・・・酸化膜、12,1
2..12□、・・At205膜、14114+、14
□・・・ダート電極、221.222・・・kl配線4
26・・・SiO2壁。 第1図 第1図 第1図 第1図 第7図 第8図
Claims (9)
- (1) 第1導電型の半導体基板と、この基板表面に形
成された第2尋電型の不純物層及びこの不純物層上に設
けられ、複数の溝部により分離された金属パターンから
なるソース、ドレイン領域と、Ai+記枚数の溝部のう
ちの少なくとも1つ以−にの溝部内にケ0−ト絶縁膜を
介して埋め込まれたゲート′電極とを具備したことを特
徴とする半導体装置。 - (2)溝部が不純物層の厚さ以上の半導体基板内に延出
していることを特徴とする特許請求の範囲第1項記載の
半導体装置。 - (3) 溝部内のダート絶縁膜は金属パターン側の側壁
部分が半導体基板側の底面部分より厚いことを特徴とす
る特許請求の範囲第1項記載の半導体装置。 - (4) 複数の溝部のうちの一部を絶縁材で埋め込むこ
とにより素子分離領域として利用することを特徴とする
特許請求の範囲第1項記載の半導体装置。 - (5)表面に第一2導電型の不純物層を有する第1導電
型の半導体基板上に金νA膜を堆積する工程と、少なく
とも前記金属膜の膜厚方向に貝通するように選択的にエ
ツチング除去して複数の溝部を形成すると共に該溝部で
分離された金属・やター/色形成する工程と、前記溝部
のうちの少なくとも1つ以上の底面に露出した半導体基
板表面醍び同溝部の側面に絶縁膜を形成する工程と、導
電膜を堆積した後、該導電膜を選択的にエツチング除去
して溝部に導電膜を残存させる工程とを貝、備し、上記
工程により溝部内に残存させた導電膜をダート電極、該
溝部に形FrK Lだ絶縁膜をケ゛−ト絶縁膜、Mjj
記金属・9ターン及びその下の第2導電型の不純物層を
ノース領域又は1・゛レイン領域とすることを特徴とす
る半導体装置の製造方法。 - (6)半導体基板光面の不純物層の形成ケ、金M膜の堆
積後のイオン注入により行なうことを特徴とする特許請
求の範囲第5項記載の半導体装置の製造方法。 - (7)半導体基板表面の不純物層の形成を、不純物を含
む金属膜の堆積後、該金属膜が不純物を半導体基板に拡
散させることにより行なうことを特徴とする特許請求の
範囲第5項記載の半導体装置の製造方法。 - (8) 金属膜に溝部を形成した後、更に半導体・基板
をエツチングし絶縁膜を形成した状態において該絶縁膜
とμ板の界面が基板とその表面の不純物層の界面より下
側に位置するように溝部を形成することを特徴とする特
許請求の範囲第5項6己城の半導体装置の製造方法。 - (9) 金yA膜に溝部を形成した後、又は該溝部に絶
縁膜を形成した後に、金属・2ターンを実質的なマスク
として溝部底部の半導体基板表面に該基板と同導電型の
不純物をチャンネルイオン注入し、形成されたMI8
トラン、ノスタ?シきい値電圧を制御することを特徴と
する特許請求の範囲第5項記載の半導体装置の製造方法
。 00 溝部内への絶縁膜の形成[8を、該溝部を含む全
面に絶縁材料からなる被膜を堆積し、これを非等方性エ
ツチングにより溝部の側壁に被膜を残存させ、更に溝部
から露出した基板表面を酸化して酸化膜を形成すること
により行なうことを特徴とする特許請求の範囲第5項記
載の半導体装置の製造方法。 (+1) 溝部を含む全面に絶縁膜を堆積した陵、非絶
縁材料からなる被膜を堆積し、非等方性エツチングによ
り溝部の側壁に被膜を偵存させ゛ることを特徴とする特
許請求の範囲第5項記載の半導体装置の製造方法。 Q枠 溝部を含む全面に被膜を堆積し、これを非等方性
エツチングにより溝部の側壁に残存させ左後、該残存被
膜を実質的なマスクとして半導体基板表面を′xノチン
ダして溝部を形成することを特徴とする特許請求の範囲
第5項記載の半導体装置の製造方法。 に)被膜が絶縁材料からなり、かつ残存被膜をマスクと
して半導体基板の表面をエツチングして溝部を形5シし
た後、熱ば化処理を施して同溝部内面に酸化膜を形成す
ることを特徴とする特許請求の範囲第12′項記載の半
導体装置の製造方法。 04) 半導体基板として予め素子分離領域が形成され
たものを用いることを特徴とする特許請求の4・α囲第
5項記載の半導体装置の製造方法。 (■0 金vJ4+良に形成した複数の溝部の一部に絶
、八ま材を埋め込んで素子分11iII領域金形成する
こと娑峙畝′とする特許請求の範囲第5項記載の半導体
装ゴの製造方法。 頓 ダート電極としての残存導′喧膜を形成し、た1&
、累子分1lII!領域用の溝部を金属・リーン領域
、及びケ9−1・電極を含む金属・やターン領域に形成
し、該(鉢部に絶縁材を埋め込んで素子分離領域を形成
することを特徴とする特許請求の範囲第5項i己載の半
導体装置の製造方法。 Oo 素子分離領域用の溝部を設けた後、金属・臂ター
ン、ダート電極を実質的にマスクとじて半導体基板の表
面をエツチング除去し、ひきつづき該工、チング部を含
む溝部内に絶縁材を埋め込んで素子分離領域を形成する
ことを特徴とする特許亀青求の範囲第16項記載の半導
体装置の製造方法。 6→ 素子分離領域用の溝部を設けた後、金属パターン
、ダート電極を実質的にマスクとして半導体基板に該基
板と同導電型の不純物をイオン注入して反転防止層を形
成することを特徴とする特許請求の範囲第16項記載の
半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58150971A JPS6042866A (ja) | 1983-08-19 | 1983-08-19 | 半導体装置及びその製造方法 |
US06/906,692 US4737831A (en) | 1983-08-19 | 1986-09-11 | Semiconductor device with self-aligned gate structure and manufacturing process thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58150971A JPS6042866A (ja) | 1983-08-19 | 1983-08-19 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6042866A true JPS6042866A (ja) | 1985-03-07 |
JPH058587B2 JPH058587B2 (ja) | 1993-02-02 |
Family
ID=15508438
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58150971A Granted JPS6042866A (ja) | 1983-08-19 | 1983-08-19 | 半導体装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4737831A (ja) |
JP (1) | JPS6042866A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5306082A (en) * | 1992-06-12 | 1994-04-26 | James Karlin | Appliance doors and panels |
US6566216B1 (en) | 1998-12-18 | 2003-05-20 | Nec Corporation | Method of manufacturing a trench transistor |
JP2007231420A (ja) * | 2006-02-06 | 2007-09-13 | Hamilton Sundstrand Corp | 亀裂に対する向上した耐性を有する部品およびそのコーティング方法 |
JP2017526174A (ja) * | 2014-08-29 | 2017-09-07 | インテル・コーポレーション | 複数の金属層および関連する構成を有する高アスペクト比の細長い構造を充填するための技法 |
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JPS5861645A (ja) * | 1981-10-09 | 1983-04-12 | Nec Corp | マスタ−スライス集積回路装置 |
-
1983
- 1983-08-19 JP JP58150971A patent/JPS6042866A/ja active Granted
-
1986
- 1986-09-11 US US06/906,692 patent/US4737831A/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
JPH058587B2 (ja) | 1993-02-02 |
US4737831A (en) | 1988-04-12 |
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