JPS6367779A - 絶縁ゲ−ト型トランジスタおよびその製造方法 - Google Patents
絶縁ゲ−ト型トランジスタおよびその製造方法Info
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、絶縁ゲート型トランジスタ（以下、ＭＯＳ
｝ランジスタと記す）およびその製造方法に関する。
｝ランジスタと記す）およびその製造方法に関する。
（従来の技術）
従来のＭＯＳトランジスタは、半導体基板（たとえばシ
リコン基板）上に薄い絶縁ゲート膜（ＳＩＯ２膜）を介
してポリシリコンのゲートが形成され、シリコン基板表
面にソース、ドレイン領域となる不純物領域が形成され
ている。したがって、このＭ．ＯＳ ？ランジスタは、
接合容量が多く、超高速動作が阻害されている。また、
ソース、ドレイン領域に対するアルミニウム配線のコン
タクト部において、アルミニウムのスパイク等が原因で
シリコン基板とソース、ドレイン領域とが短絡する問題
がある。また、上記スノＲイク等による短絡が生じなく
ても、マスク合わせずれ等が原因でソース、ドレイン領
域に対するコンタクトホールの開孔位置が上記領域から
ずれ九場合も、ソース、ドレイン領域とシリコン基板と
の間が短絡するので、高信頼性、高集積化に対して不利
である。
リコン基板）上に薄い絶縁ゲート膜（ＳＩＯ２膜）を介
してポリシリコンのゲートが形成され、シリコン基板表
面にソース、ドレイン領域となる不純物領域が形成され
ている。したがって、このＭ．ＯＳ ？ランジスタは、
接合容量が多く、超高速動作が阻害されている。また、
ソース、ドレイン領域に対するアルミニウム配線のコン
タクト部において、アルミニウムのスパイク等が原因で
シリコン基板とソース、ドレイン領域とが短絡する問題
がある。また、上記スノＲイク等による短絡が生じなく
ても、マスク合わせずれ等が原因でソース、ドレイン領
域に対するコンタクトホールの開孔位置が上記領域から
ずれ九場合も、ソース、ドレイン領域とシリコン基板と
の間が短絡するので、高信頼性、高集積化に対して不利
である。
一方、絶縁基ｒｉ（たとえばサファイア）上に成長させ
た薄いシリコン単結晶膜上に形成されるＳＯＩ （ Ｓ
ｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ ）型のＭＯ
Ｓトランジスタは、接合容量が非常に少なく、超高速動
作に適している。しかし、絶縁基板上の半導体膜は、結
晶性に乏しいのでソース接合部やドレイン接合部のリー
ク電流が増加し、基板の電位を固定することができない
ので基板浮遊効果等の問題も多い。
た薄いシリコン単結晶膜上に形成されるＳＯＩ （ Ｓ
ｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ ）型のＭＯ
Ｓトランジスタは、接合容量が非常に少なく、超高速動
作に適している。しかし、絶縁基板上の半導体膜は、結
晶性に乏しいのでソース接合部やドレイン接合部のリー
ク電流が増加し、基板の電位を固定することができない
ので基板浮遊効果等の問題も多い。
（発明が解決しようとする問題点）
本発明は、上記したように従来のシリコン基板上に形成
されるＭＯＳトランジスタはアルミニウム配線コンタク
ト部におけるアルミニウムのスパイクとかマスク合わせ
ずれに起因してソース、ドレイン領坤とシリコン基板と
の短絡が生じ易いという問題点および絶縁基板上の半導
体膜上に形成されるＭＯＳ ｝ラン・クスタはリーク電
流が大きいと共に基板浮遊効果が生じるという問題点を
解決すべくなされたもので、高信頼化、高集積化、高速
動作化が可能な絶縁ブート型トランジスタおよびこれを
簡単なプロセスで実現し得る絶縁ゲート型トランジスタ
の製造方法を提供することを目的とする。
されるＭＯＳトランジスタはアルミニウム配線コンタク
ト部におけるアルミニウムのスパイクとかマスク合わせ
ずれに起因してソース、ドレイン領坤とシリコン基板と
の短絡が生じ易いという問題点および絶縁基板上の半導
体膜上に形成されるＭＯＳ ｝ラン・クスタはリーク電
流が大きいと共に基板浮遊効果が生じるという問題点を
解決すべくなされたもので、高信頼化、高集積化、高速
動作化が可能な絶縁ブート型トランジスタおよびこれを
簡単なプロセスで実現し得る絶縁ゲート型トランジスタ
の製造方法を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明のＭＯＳ トランジスタは、シリコン基板上に形
成された酸化膜の開孔部から上記酸化ｊ膜上の領域にわ
たってエピタキシャル成長された島状のシリコン膜上に
形成されてなることを特徴とする。
成された酸化膜の開孔部から上記酸化ｊ膜上の領域にわ
たってエピタキシャル成長された島状のシリコン膜上に
形成されてなることを特徴とする。
また、本発明のＭＯＳトランジスタの製造方法は、シリ
コン基板上に酸化膜を形成し、この酸化膜に開孔部を設
け、この開孔部および上記酸化膜上にシリコン膜をエピ
タキシャル成長させ、このシリコン膜を選択的にエツチ
ングして島状の素子形成領域を形成し、この素子形成領
域上にＭＯＳトランジスタを形成することを特徴とする
。
コン基板上に酸化膜を形成し、この酸化膜に開孔部を設
け、この開孔部および上記酸化膜上にシリコン膜をエピ
タキシャル成長させ、このシリコン膜を選択的にエツチ
ングして島状の素子形成領域を形成し、この素子形成領
域上にＭＯＳトランジスタを形成することを特徴とする
。
上記Ｍ．ＯＳ ｝ランジスタは、ソース領域、ドレイン
領域の大部分がシリコン酸化膜に接してい乙ので、接合
容量が少なく、高速動作が可能であり、ソース電極配線
、ドレイン電極配線の一部がソース領域、ドレイン領域
をＵ通し之り、ソース領域、Ｖレメン傾→梢λ瓜Ｈす引
．今〉Ｌで家シ１ｊコ・／ｘ埒に短絡することはなく、
高信頼化、高集積化が可能になる。また、上記ＭＯ８）
ランジスタはシリコン酸化膜の開孔部を通してシリコン
基板に接触しているので、基板電位を固定でき、基板浮
遊効果等の問題は発生しない。
領域の大部分がシリコン酸化膜に接してい乙ので、接合
容量が少なく、高速動作が可能であり、ソース電極配線
、ドレイン電極配線の一部がソース領域、ドレイン領域
をＵ通し之り、ソース領域、Ｖレメン傾→梢λ瓜Ｈす引
．今〉Ｌで家シ１ｊコ・／ｘ埒に短絡することはなく、
高信頼化、高集積化が可能になる。また、上記ＭＯ８）
ランジスタはシリコン酸化膜の開孔部を通してシリコン
基板に接触しているので、基板電位を固定でき、基板浮
遊効果等の問題は発生しない。
一方、上記ＭＯ８）ランジスタの製造方法は、シリコン
基板上に酸化膜を形成して開孔部を設け、サラにエピタ
キシャル成長させたシリコン膜上にＭＯＳトランジスタ
を形成するものであシ、簡単なプロセスで上記したよう
な高速動作化、高信頼化、高集積化が可能なＭＯＳ ）
ランジスタを実現できる。
基板上に酸化膜を形成して開孔部を設け、サラにエピタ
キシャル成長させたシリコン膜上にＭＯＳトランジスタ
を形成するものであシ、簡単なプロセスで上記したよう
な高速動作化、高信頼化、高集積化が可能なＭＯＳ ）
ランジスタを実現できる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図において、１はｐ形シリコン基板、２は上記シリ
コン基板１上に成長形成された厚さ５０００Ｘのシリコ
ン酸化膜であって開孔部３が形成されている。４は上記
開孔部３内にエピタキシャル成長により形成され九単結
晶シリコン膜、５は上記単結晶シリコン膜４上および前
記シリコン酸化膜２上にエピタキシャル成長されたのち
選択的エツチングによシ累子領域が島状に残されたシリ
コン膜であり、このシリコン膜５のりち上記単結晶シリ
コン膜４上のシリコン膜部分は単結晶領域５′でありて
その表面はチャネル領域となっており、このチャネル領
域の両側に位置する前記シリコン酸化８ｔＸ２上のシリ
コン膜部分は多結晶領域５′であってｎ形不純物が拡散
されてｎ＋形のソース領域６およびドレイン領域７と々
っている。８は前記チャネル領域上に形成された薄いｒ
−）酸化膜、９はこのゲート酸化膜８上に形成されたポ
リシリコンゲート、１０はこのゲート９上および前記ソ
ース領域６上およびドレイン領域７上ならびに前記シリ
コン酸化膜２上の素子分離領域上に形成された眉間絶縁
膜、１１はこの層間絶縁膜１０に開孔されｉソース領域
用コンタクトホール、１２はソース電極配線（アルミニ
ウム）、Ｉ３は前記層間絶縁膜１０に開孔されたドレイ
ン領域用コンタクトホール、１４はドレイン電極配線（
アルミニウム）である。
コン基板１上に成長形成された厚さ５０００Ｘのシリコ
ン酸化膜であって開孔部３が形成されている。４は上記
開孔部３内にエピタキシャル成長により形成され九単結
晶シリコン膜、５は上記単結晶シリコン膜４上および前
記シリコン酸化膜２上にエピタキシャル成長されたのち
選択的エツチングによシ累子領域が島状に残されたシリ
コン膜であり、このシリコン膜５のりち上記単結晶シリ
コン膜４上のシリコン膜部分は単結晶領域５′でありて
その表面はチャネル領域となっており、このチャネル領
域の両側に位置する前記シリコン酸化８ｔＸ２上のシリ
コン膜部分は多結晶領域５′であってｎ形不純物が拡散
されてｎ＋形のソース領域６およびドレイン領域７と々
っている。８は前記チャネル領域上に形成された薄いｒ
−）酸化膜、９はこのゲート酸化膜８上に形成されたポ
リシリコンゲート、１０はこのゲート９上および前記ソ
ース領域６上およびドレイン領域７上ならびに前記シリ
コン酸化膜２上の素子分離領域上に形成された眉間絶縁
膜、１１はこの層間絶縁膜１０に開孔されｉソース領域
用コンタクトホール、１２はソース電極配線（アルミニ
ウム）、Ｉ３は前記層間絶縁膜１０に開孔されたドレイ
ン領域用コンタクトホール、１４はドレイン電極配線（
アルミニウム）である。
上記構造のＭＯＳトランジスタにおいては、ソース領域
６およびドレイン領域２０大部分がシリコン酸化膜２と
接しているので、接合容量が非常に少なく、高速動作が
可能である。また、ソース電極配線１２やドレイン電極
配置１ｉ１４のためのアルミニウム等のスパイク等が発
生してソース領域６やドレイン領域７を貫通したとして
も、シリコン酸化膜２が存在するので上記電極配線１２
．１４とシリコン基板１との間で短絡することは力く、
高信頼性化が可能になる。さらに、ソース領域用コンタ
クトホール１１、ドレイン領域用コンタクトホール１３
の一部がソース領域６やドレイン領域７よシはずれたと
しても、シリコン酸化膜２が存在するので上記コンタク
トホール１１，１３がシリコン基板１に達することはな
い。したがって、コンタクトホール形成のために通常は
マスク合わせずれを見込んで寸法上余裕をとっているが
、本発明では上記余裕を省略することができ、高集積化
が可能である。
６およびドレイン領域２０大部分がシリコン酸化膜２と
接しているので、接合容量が非常に少なく、高速動作が
可能である。また、ソース電極配線１２やドレイン電極
配置１ｉ１４のためのアルミニウム等のスパイク等が発
生してソース領域６やドレイン領域７を貫通したとして
も、シリコン酸化膜２が存在するので上記電極配線１２
．１４とシリコン基板１との間で短絡することは力く、
高信頼性化が可能になる。さらに、ソース領域用コンタ
クトホール１１、ドレイン領域用コンタクトホール１３
の一部がソース領域６やドレイン領域７よシはずれたと
しても、シリコン酸化膜２が存在するので上記コンタク
トホール１１，１３がシリコン基板１に達することはな
い。したがって、コンタクトホール形成のために通常は
マスク合わせずれを見込んで寸法上余裕をとっているが
、本発明では上記余裕を省略することができ、高集積化
が可能である。
また、上記ＭＯ３）ランジスタはシリコン酸化膜２の開
孔部３の単結晶シリコン膜４を介してシリコン基板１に
接触しているので基板電位を固定することができ、基板
浮遊効果等の問題が発生することはない。また、上記Ｍ
Ｏ８）ランジスタのチャネル領域はシリコン膜５の単結
晶領域５′の表面部に形成されており、ソース領域接合
部、ドレイン領域接合部のリーク電流が増加することも
なく、ＭＯＳトランジスタの性能が向上する。
孔部３の単結晶シリコン膜４を介してシリコン基板１に
接触しているので基板電位を固定することができ、基板
浮遊効果等の問題が発生することはない。また、上記Ｍ
Ｏ８）ランジスタのチャネル領域はシリコン膜５の単結
晶領域５′の表面部に形成されており、ソース領域接合
部、ドレイン領域接合部のリーク電流が増加することも
なく、ＭＯＳトランジスタの性能が向上する。
次に、上記ＭＯ８トランジスタの製造方法の一実施例に
ついて第２図を参照して説明する。
ついて第２図を参照して説明する。
第２図（、）に示すように、ｐ形シリコン基版ｌ上に熱
酸化法により厚さ５０００Ｘのシリコン酸化膜２を成長
させたのち、フすトリソグラフィ法によシ開孔部３を形
成する。次に、第２図（ｂ）に示すよウニ、ジクロール
・シラン（ＳｉＨ２Ｃｌ２）の熱分解を用いる選択的エ
ピタキシャル成長（５ｅｌｅｃｔｉｖｅＥｐｉｔａ：ｃ
ｉａｌ Ｇｒｏｗｔｈ ）技術によシ上記開孔部３のみ
に基板Ｉと同面方位の単結晶シリコン）漠４を形成する
。次に、第２図（ｃ）に示すように、通常のエピタキシ
ャル成長法により単結晶シリコン膜４上およびシリコン
酸化膜２上にシリコン膜５を形成し、選択的エツチング
法によシ上記シリコン膜５のうち素子形成領域のみ島状
に残す。この場合、単結晶シリコン膜４上のシリコン膜
部分は単結晶領域ダとなり、シリコン酸化膜２上のシリ
コン膜部分は多結晶領域５′となシ、単結晶頭載ダから
多結晶領域５′への遷移領域が連続するように形成され
る。次に、上記素子形成領域上に通常のプロセスにした
がって第１図に示したようなＭＯＳ）ランジスタを形成
する。
酸化法により厚さ５０００Ｘのシリコン酸化膜２を成長
させたのち、フすトリソグラフィ法によシ開孔部３を形
成する。次に、第２図（ｂ）に示すよウニ、ジクロール
・シラン（ＳｉＨ２Ｃｌ２）の熱分解を用いる選択的エ
ピタキシャル成長（５ｅｌｅｃｔｉｖｅＥｐｉｔａ：ｃ
ｉａｌ Ｇｒｏｗｔｈ ）技術によシ上記開孔部３のみ
に基板Ｉと同面方位の単結晶シリコン）漠４を形成する
。次に、第２図（ｃ）に示すように、通常のエピタキシ
ャル成長法により単結晶シリコン膜４上およびシリコン
酸化膜２上にシリコン膜５を形成し、選択的エツチング
法によシ上記シリコン膜５のうち素子形成領域のみ島状
に残す。この場合、単結晶シリコン膜４上のシリコン膜
部分は単結晶領域ダとなり、シリコン酸化膜２上のシリ
コン膜部分は多結晶領域５′となシ、単結晶頭載ダから
多結晶領域５′への遷移領域が連続するように形成され
る。次に、上記素子形成領域上に通常のプロセスにした
がって第１図に示したようなＭＯＳ）ランジスタを形成
する。
即ち、単結晶領域５′の表面部のチャネル領域上に薄い
ｒ−トｙ化膜（Ｓ１０゜膜）８を形成し、チャネル領域
へのイオン注入によりｆ−ト閾値電圧の制御を行カい、
ゲート酸化＄８上にポリシリコンゲート９を形成する。
ｒ−トｙ化膜（Ｓ１０゜膜）８を形成し、チャネル領域
へのイオン注入によりｆ−ト閾値電圧の制御を行カい、
ゲート酸化＄８上にポリシリコンゲート９を形成する。
この場合、チャネル領域の形成位置を結晶性の良好な単
結晶領域５′の表面上に確実にとるために、単結晶領域
５′の形成が保証される領域である前記単結晶シリコン
膜４上の領域、換言すれば前記開孔部３上の領域よりも
小さいか同じ領域にチャネル領域を形成する。次に、前
記ポリシリコンゲート９をマスクにして多結晶領域５’
Ｋｎ形不純物イオンを注入してｎ＋形のソース領域６お
よびドレイン領域７を形成する。次に、基板上の全面に
ＣＶＤ法（化学的気相成長法）によりＩり間絶縁膜１０
を堆積形成し、ソース領域用コンタクトホール１１およ
びドレイン領域用コンタクトホール１３を開孔する。そ
して、全面にアルミニウム膜を被着形成することによっ
てソース１桓配線１２およびドレイン電極配”８１４を
形成し、パターニングによってアルミニウム配線を残す
。なお、上記コンタクトホール１１．１３の形成に際し
て、多結晶領域５′上に形成する（上記例ではソース領
域６上に形成する）か多結晶領域５′上がらシリコン酸
化膜２上にかけて形成する（上記例ではドレイン領域７
上からシリコン酸化膜２上にかけて形成する）かを任意
に選択することができるものであり、後者の場合にはコ
ンタクトホール形成のためのマスク合わせの精度が低く
てもよいので合わせ余裕を少なくすることによって高集
積化が可能になる。
結晶領域５′の表面上に確実にとるために、単結晶領域
５′の形成が保証される領域である前記単結晶シリコン
膜４上の領域、換言すれば前記開孔部３上の領域よりも
小さいか同じ領域にチャネル領域を形成する。次に、前
記ポリシリコンゲート９をマスクにして多結晶領域５’
Ｋｎ形不純物イオンを注入してｎ＋形のソース領域６お
よびドレイン領域７を形成する。次に、基板上の全面に
ＣＶＤ法（化学的気相成長法）によりＩり間絶縁膜１０
を堆積形成し、ソース領域用コンタクトホール１１およ
びドレイン領域用コンタクトホール１３を開孔する。そ
して、全面にアルミニウム膜を被着形成することによっ
てソース１桓配線１２およびドレイン電極配”８１４を
形成し、パターニングによってアルミニウム配線を残す
。なお、上記コンタクトホール１１．１３の形成に際し
て、多結晶領域５′上に形成する（上記例ではソース領
域６上に形成する）か多結晶領域５′上がらシリコン酸
化膜２上にかけて形成する（上記例ではドレイン領域７
上からシリコン酸化膜２上にかけて形成する）かを任意
に選択することができるものであり、後者の場合にはコ
ンタクトホール形成のためのマスク合わせの精度が低く
てもよいので合わせ余裕を少なくすることによって高集
積化が可能になる。
上記実施例の蜀Ｓトランジスタの製造方法によれば、前
記したように高信頼化、高集積化、高速動作化が可能な
ＭＯＳ ）ランジスタを簡単がプロセスで製造すること
ができる。この場合、シリコン酸化膜２の開孔部３と同
じ領域かそれより小さい領域にＭＯＳトランジスタのチ
ャネル領域を形成することによって、チャネル領域を結
晶性の良い単結晶領域ダの表面部に形成することができ
、性能の良いＭＯＳ）ランゾスタを実現することができ
る。
記したように高信頼化、高集積化、高速動作化が可能な
ＭＯＳ ）ランジスタを簡単がプロセスで製造すること
ができる。この場合、シリコン酸化膜２の開孔部３と同
じ領域かそれより小さい領域にＭＯＳトランジスタのチ
ャネル領域を形成することによって、チャネル領域を結
晶性の良い単結晶領域ダの表面部に形成することができ
、性能の良いＭＯＳ）ランゾスタを実現することができ
る。
なお、上記実施例では、シリコン酸化膜２の開孔部３に
単結晶シリコン膜４を形成したのち通常のエピタキシャ
ル成長法によシシリコン膜５を形成し九ので、このシリ
コン膜５の表面を平坦に形成することができる。これに
対して、上記開孔部３の形成後に通常のエピタキシャル
成長法により開孔部３およびシリコン酸化膜２上にシリ
コン膜を一度に形成することも可能であるが、この場合
には開孔部３上付近でシリコン膜表面に段差が生じるの
で、後工程でエツチング残りとか金属配線の断線等を引
き起こすおそれがある。
単結晶シリコン膜４を形成したのち通常のエピタキシャ
ル成長法によシシリコン膜５を形成し九ので、このシリ
コン膜５の表面を平坦に形成することができる。これに
対して、上記開孔部３の形成後に通常のエピタキシャル
成長法により開孔部３およびシリコン酸化膜２上にシリ
コン膜を一度に形成することも可能であるが、この場合
には開孔部３上付近でシリコン膜表面に段差が生じるの
で、後工程でエツチング残りとか金属配線の断線等を引
き起こすおそれがある。
なお、本発明は上記実施例に限られるものではなく、上
記実施例はＮチャネルトランジスタお上びその製造方法
を示したが、Ｎ形シリコン基板を用いてｆ形のソース領
域およびドレイン領域を形成して上記実施例と同様な構
造を有するＰチャネルトランジスタを形成することも可
能である。さらには、第３図に示すようにＣＭＯ８構造
を実現することも可能である。即ち、第３図において、
Ｐチャネルトランジスタ部分はＮ形シリコン基板り′上
に形成され、Ｎチャネルトランジスタ部分はＮ形シリコ
ン基板１′の一部く形成されたＰ形つェル領域り′上に
形成されている。このＰ形つェル領域１“は、たとえば
シリコン酸化膜２の形成前にＮ形基板１′の表面の一部
に形成される。
記実施例はＮチャネルトランジスタお上びその製造方法
を示したが、Ｎ形シリコン基板を用いてｆ形のソース領
域およびドレイン領域を形成して上記実施例と同様な構
造を有するＰチャネルトランジスタを形成することも可
能である。さらには、第３図に示すようにＣＭＯ８構造
を実現することも可能である。即ち、第３図において、
Ｐチャネルトランジスタ部分はＮ形シリコン基板り′上
に形成され、Ｎチャネルトランジスタ部分はＮ形シリコ
ン基板１′の一部く形成されたＰ形つェル領域り′上に
形成されている。このＰ形つェル領域１“は、たとえば
シリコン酸化膜２の形成前にＮ形基板１′の表面の一部
に形成される。
［発明の効果］
上述したように本発明によれば、高信頼化、高集積化、
高速動作化が可能なＭＯＳトランジスタおよびこれを簡
単なプロセスで実現し得るＭＯＳ ）ランジスタの製造
方法を提供することができる。
高速動作化が可能なＭＯＳトランジスタおよびこれを簡
単なプロセスで実現し得るＭＯＳ ）ランジスタの製造
方法を提供することができる。
第１図は本発明のＭＯＳ トランジスタの一実施例を示
す断面図、第２図（ａ）乃至（ｃ）は第１図のＭＯ８ト
ランジスタの製造方法の一実施例における一部の工程で
のウエノ・断面を示す図、第３図は本発明の他の実施例
に係る０ＭＯ８）ランジスタを示す断面図である。 ｌ、１′・・・シリコン基板、１′・・・ウェル領域、
２・・・シリコン酸化膜、３・・・開孔部、４・・・単
結晶シリコン膜、５・・・シリコン膜、♂・・・単結晶
領域、５′・・・多結晶領域、６・・・ソース領域、７
・・・ドレイン領域、８・・・ゲート酸化膜、９・・・
ぼりシリコンゲート、１０・・・層間絶縁膜、１１．１
３・・・コンタクトホール、１２．１４・・・金属電極
配線。 出願人代理人 弁理士 鈴 江 武 彦５“（５“） 第１図 （ａ） （ｂ） （Ｃ） 第２図 Ｐイイ ネル上１ノンスタ Ｎディ
外ルビンゾスタ第３図
す断面図、第２図（ａ）乃至（ｃ）は第１図のＭＯ８ト
ランジスタの製造方法の一実施例における一部の工程で
のウエノ・断面を示す図、第３図は本発明の他の実施例
に係る０ＭＯ８）ランジスタを示す断面図である。 ｌ、１′・・・シリコン基板、１′・・・ウェル領域、
２・・・シリコン酸化膜、３・・・開孔部、４・・・単
結晶シリコン膜、５・・・シリコン膜、♂・・・単結晶
領域、５′・・・多結晶領域、６・・・ソース領域、７
・・・ドレイン領域、８・・・ゲート酸化膜、９・・・
ぼりシリコンゲート、１０・・・層間絶縁膜、１１．１
３・・・コンタクトホール、１２．１４・・・金属電極
配線。 出願人代理人 弁理士 鈴 江 武 彦５“（５“） 第１図 （ａ） （ｂ） （Ｃ） 第２図 Ｐイイ ネル上１ノンスタ Ｎディ
外ルビンゾスタ第３図
Claims (7)
- （１）シリコン基板と、このシリコン基板上に形成され
ると共に開孔部を有するシリコン酸化膜と、このシリコ
ン酸化膜の上記開孔部から上記シリコン酸化膜上の領域
にわたってエピタキシャル成長され島状の素子形成領域
とされたシリコン膜と、このシリコン膜に形成されたチ
ャネル領域、ソース領域およびドレイン領域と、上記チ
ャネル領域上にゲート絶縁膜を介して形成されたゲート
と、前記ソース領域およびドレイン領域にそれぞれコン
タクトされた金属電極配線とを具備することを特徴とす
る絶縁ゲート型トランジスタ。 - （２）前記シリコン膜は、前記単結晶シリコン膜上の領
域が単結晶領域であって、その表面部がチャネル領域と
なっており、前記シリコン酸化膜上の領域が多結晶領域
であってソース領域およびドレイン領域となっているこ
とを特徴とする前記特許請求の範囲第１項記載の絶縁ゲ
ート型トランジスタ。 - （３）前記チャネル領域は、前記シリコン酸化膜の開孔
部の寸法に等しいかそれより小さいことを特徴とする前
記特許請求の範囲第１項または第２項記載の絶縁ゲート
型トランジスタ。 - （４）前記ソース領域およびドレイン領域に対する金属
電極配線のコンタクトは、前記ソース領域上またはドレ
イン領域上から前記シリコン酸化膜上にわたって形成さ
れていることを特徴とする前記特許請求の範囲第１項記
載の絶縁ゲート型トランジスタ。 - （５）シリコン基板上に酸化膜を形成する工程と、上記
酸化膜に開孔部を設ける工程と、次に上記開孔部および
上記酸化膜上にシリコン膜をエピタキシャル成長させる
工程と、次に上記シリコン膜を選択的にエッチングして
島状の素子形成領域を形成し、この素子形成領域上に絶
縁ゲート型トランジスタを形成する工程とを具備するこ
とを特徴とする絶縁ゲート型トランジスタの製造方法。 - （６）前記エピタキシャル成長させる工程は、選択的エ
ピタキシャル成長法により前記開孔部に単結晶シリコン
膜を形成したのち通常のエピタキシャル成長法によりシ
リコン膜を形成することを特徴とする前記特許請求の範
囲第５項記載の絶縁ゲート型トランジスタの製造方法。 - （７）前記絶縁ゲート型トランジスタを形成する工程に
おいて、前記単結晶シリコン膜上のシリコン膜の単結晶
領域に前記開孔部と同じ大きさまたはそれよりも小さな
領域にチャネル領域を形成することを特徴とする特許請
求の範囲第５項または第６項記載の絶縁ゲート型トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21233186A JPS6367779A (ja) | 1986-09-09 | 1986-09-09 | 絶縁ゲ−ト型トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21233186A JPS6367779A (ja) | 1986-09-09 | 1986-09-09 | 絶縁ゲ−ト型トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6367779A true JPS6367779A (ja) | 1988-03-26 |
Family
ID=16620768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21233186A Pending JPS6367779A (ja) | 1986-09-09 | 1986-09-09 | 絶縁ゲ−ト型トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6367779A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5294821A (en) * | 1990-10-09 | 1994-03-15 | Seiko Epson Corporation | Thin-film SOI semiconductor device having heavily doped diffusion regions beneath the channels of transistors |
| US5723895A (en) * | 1995-12-14 | 1998-03-03 | Nec Corporation | Field effect transistor formed in semiconductor region surrounded by insulating film |
| KR100636672B1 (ko) | 2004-12-22 | 2006-10-23 | 주식회사 하이닉스반도체 | 반도체 장치의 트랜지스터 제조방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53110479A (en) * | 1977-03-09 | 1978-09-27 | Fujitsu Ltd | Production of semiconductor device |
| JPS5857745A (ja) * | 1981-10-01 | 1983-04-06 | Nec Corp | 相補型半導体装置の製造方法 |
-
1986
- 1986-09-09 JP JP21233186A patent/JPS6367779A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53110479A (en) * | 1977-03-09 | 1978-09-27 | Fujitsu Ltd | Production of semiconductor device |
| JPS5857745A (ja) * | 1981-10-01 | 1983-04-06 | Nec Corp | 相補型半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5294821A (en) * | 1990-10-09 | 1994-03-15 | Seiko Epson Corporation | Thin-film SOI semiconductor device having heavily doped diffusion regions beneath the channels of transistors |
| US5723895A (en) * | 1995-12-14 | 1998-03-03 | Nec Corporation | Field effect transistor formed in semiconductor region surrounded by insulating film |
| KR100636672B1 (ko) | 2004-12-22 | 2006-10-23 | 주식회사 하이닉스반도체 | 반도체 장치의 트랜지스터 제조방법 |
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