JPS6214458A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6214458A JPS6214458A JP60152421A JP15242185A JPS6214458A JP S6214458 A JPS6214458 A JP S6214458A JP 60152421 A JP60152421 A JP 60152421A JP 15242185 A JP15242185 A JP 15242185A JP S6214458 A JPS6214458 A JP S6214458A
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- JP
- Japan
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- film
- nitride film
- layer
- type
- semiconductor device
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係り、特に高集積度、
高性能の要求される半導体装置の製造方法に関する。
高性能の要求される半導体装置の製造方法に関する。
従来の半導体装置例えば、相補型ＭＯ８）ランノスタは
、寄生トランジスタの作用を抑えるために、ウェル拡散
と呼ばれる１２００℃で十数時間にも及ぶ長い拡散時間
を必要としていた。これはウェル領域を深くするためで
ある。このため拡散時間のロスと横方向の拡散のため素
子領域が大きくなるという欠点があった。さらに寄生ト
ランジスタの作用も完全に抑えきれないために電源電圧
以上の電圧が入出力端子に加わると、サイリスタと同様
な動作を起こし電源電圧が異常に流れ電源電圧を切らな
いと回復しない、いわゆるラッチアップが生じる問題点
があった。
、寄生トランジスタの作用を抑えるために、ウェル拡散
と呼ばれる１２００℃で十数時間にも及ぶ長い拡散時間
を必要としていた。これはウェル領域を深くするためで
ある。このため拡散時間のロスと横方向の拡散のため素
子領域が大きくなるという欠点があった。さらに寄生ト
ランジスタの作用も完全に抑えきれないために電源電圧
以上の電圧が入出力端子に加わると、サイリスタと同様
な動作を起こし電源電圧が異常に流れ電源電圧を切らな
いと回復しない、いわゆるラッチアップが生じる問題点
があった。
本発明の目的は上記従来技術の問題点に鑑み、ウェル拡
散を必要としない、より集積度の高い、かつラッチアッ
プ等の誤動作のない半導体装置の製造方法を提供する事
にある。
散を必要としない、より集積度の高い、かつラッチアッ
プ等の誤動作のない半導体装置の製造方法を提供する事
にある。
上記の目的は、半導体基体の一部に開孔部を設け、該開
孔部に不純物を拡散して同−導ｍ凰の半導体層を形成し
、その上に絶縁膜を設け、部分的に＃絶縁膜を除去した
後、前記開孔部に前記半導体基体と反対導電型の領域を
選択的にエピタキシャル成長させた事を特徴とする本発
明の半導体装置の製造方法によって達成される。
孔部に不純物を拡散して同−導ｍ凰の半導体層を形成し
、その上に絶縁膜を設け、部分的に＃絶縁膜を除去した
後、前記開孔部に前記半導体基体と反対導電型の領域を
選択的にエピタキシャル成長させた事を特徴とする本発
明の半導体装置の製造方法によって達成される。
以下、本発明の実施例を図面を用いて詳細に説明する。
第１図は本発明の半導体装置の製造方法の１実施例であ
る相補型ＭＯ８）ランジスタの断面図であり、第２図〜
第６図は上記実施例の製造工程を示す断面図である。
る相補型ＭＯ８）ランジスタの断面図であり、第２図〜
第６図は上記実施例の製造工程を示す断面図である。
先ず、第２図〜第６図を用いて上記実施例の製造方法に
ついて説明する。
ついて説明する。
第２図において１はＮ型半導体基体で、２は熱酸化膜で
ある。Ｎ型半導体基体１に熱酸化膜２を成長させ、この
熱酸化膜２を・母ターニングしてエツチングする。その
後にＮ型半導体基体１をエツチングして開孔部を形成す
る。エツチング方法としては例えばプラズマエツチング
法を用いる。次に第３図に示すように熱拡散によりＮ＋
拡散層３を開孔部に形成して、その上に絶縁膜としてナ
イトライド膜４を形成する。ナイトライド膜４の作製方
法としては例えば、化学気相成長法を用いる。
ある。Ｎ型半導体基体１に熱酸化膜２を成長させ、この
熱酸化膜２を・母ターニングしてエツチングする。その
後にＮ型半導体基体１をエツチングして開孔部を形成す
る。エツチング方法としては例えばプラズマエツチング
法を用いる。次に第３図に示すように熱拡散によりＮ＋
拡散層３を開孔部に形成して、その上に絶縁膜としてナ
イトライド膜４を形成する。ナイトライド膜４の作製方
法としては例えば、化学気相成長法を用いる。
ナイトライド膜４を形成した後、第４図に示したように
ナイトライド膜４を部分的にエツチングする。エツチン
グ法としては例えばリアタデイブイオンエツチング法を
用いる。さらに第５図に示すように、開孔部に選択エピ
タキシャル成長法によりＰ型のエピタキシャル層５を成
長させる。
ナイトライド膜４を部分的にエツチングする。エツチン
グ法としては例えばリアタデイブイオンエツチング法を
用いる。さらに第５図に示すように、開孔部に選択エピ
タキシャル成長法によりＰ型のエピタキシャル層５を成
長させる。
次に第６図に示すように、通常のウェットエツチングで
熱酸化膜２と熱酸化膜２上に形成されたナイトライド膜
４を除去する。但し、Ｎ型半導体基体１の中のナイトラ
イド膜はエツチングされないで残るが、これは良好な素
子分離膜としての役割りを担う。
熱酸化膜２と熱酸化膜２上に形成されたナイトライド膜
４を除去する。但し、Ｎ型半導体基体１の中のナイトラ
イド膜はエツチングされないで残るが、これは良好な素
子分離膜としての役割りを担う。
以上の製造工程で構成された、Ｎ型半導体基体１上にダ
ート膜６．ポリシリコンのｆｆ−）電極７゜絶縁膜８．
Ａｔ電極９．Ｎ＋ソースドレイン１１゜Ｐ＋ソースドレ
イン１０を形成する事によって第１図に示した相補型Ｍ
Ｏ８）ランジスタを作製する事ができる。この相補型Ｍ
Ｏ８）ランノスタによれば、ナイトライド層４及びＮ＋
拡散層３によりＰ型エピタキシャル層５とＮ型半導体基
体１とのＰＮ接合部を分離して障壁層を形成し、ラッチ
アップ現象を防ぐ事ができる。
ート膜６．ポリシリコンのｆｆ−）電極７゜絶縁膜８．
Ａｔ電極９．Ｎ＋ソースドレイン１１゜Ｐ＋ソースドレ
イン１０を形成する事によって第１図に示した相補型Ｍ
Ｏ８）ランジスタを作製する事ができる。この相補型Ｍ
Ｏ８）ランノスタによれば、ナイトライド層４及びＮ＋
拡散層３によりＰ型エピタキシャル層５とＮ型半導体基
体１とのＰＮ接合部を分離して障壁層を形成し、ラッチ
アップ現象を防ぐ事ができる。
本実施例において開孔部の側壁はナイトライド膜単層で
あるが、酸化膜を下地に形成して２層にする事によって
（ナイトライド膜とシリコン基体との間に生じるストレ
スによる結晶欠陥の発生が抑制されるので）良好な結果
が得られる可能性がある。又第１図においてはデート電
極７はぼりシリコンの場合を示したが、Ａｔゲート電極
であってもよい。半導体基体としてはＮ型半導体の場合
を実施例としてあげたが、Ｐ型半導体の場合も同様に形
成され、この場合は第２図〜第６図に示した各工程での
半導体の導電型はすべて反対導電型となる。又絶縁膜で
あるナイトライド膜４の作製方法としてＣＶＤ法による
場合を図示したがその他にも例えばＬＯＣＯ８法であっ
てもよい。
あるが、酸化膜を下地に形成して２層にする事によって
（ナイトライド膜とシリコン基体との間に生じるストレ
スによる結晶欠陥の発生が抑制されるので）良好な結果
が得られる可能性がある。又第１図においてはデート電
極７はぼりシリコンの場合を示したが、Ａｔゲート電極
であってもよい。半導体基体としてはＮ型半導体の場合
を実施例としてあげたが、Ｐ型半導体の場合も同様に形
成され、この場合は第２図〜第６図に示した各工程での
半導体の導電型はすべて反対導電型となる。又絶縁膜で
あるナイトライド膜４の作製方法としてＣＶＤ法による
場合を図示したがその他にも例えばＬＯＣＯ８法であっ
てもよい。
以上、前記実施例は相補型ＭＯ８）ランジスタの例につ
いて説明したが、他にも本発明はバイポーラトランジス
タの寄生効果の対策として用いる事ができる。
いて説明したが、他にも本発明はバイポーラトランジス
タの寄生効果の対策として用いる事ができる。
以上詳細に説明したように本発明の半導体装置の製造方
法によれば、ウェル拡散の工程が不要となり、より集積
度の高い、かつラッチアップ等の誤動作がなく、安価な
半導体装置を提供する事ができる。
法によれば、ウェル拡散の工程が不要となり、より集積
度の高い、かつラッチアップ等の誤動作がなく、安価な
半導体装置を提供する事ができる。
第１図は本発明の半導体装置の製造方法の１実施例であ
る相補型ＭＯＳトランノスタの断面図である。 第２図〜第６図は上記実施例の製造工程を示す断面図で
ある。 １・・・Ｎ型半導体基体、２，６・・・熱酸化膜、３・
・・１拡散層、４・・・ナイトライド膜、５・・・Ｐ型
エピタキシャル層、７・・・ダート電極、８・・・絶縁
膜、９・・・Ａｔ電極、１０・・・Ｐ＋ソース・ ドレ
イン、１１・・→ｔソースドレイン。
る相補型ＭＯＳトランノスタの断面図である。 第２図〜第６図は上記実施例の製造工程を示す断面図で
ある。 １・・・Ｎ型半導体基体、２，６・・・熱酸化膜、３・
・・１拡散層、４・・・ナイトライド膜、５・・・Ｐ型
エピタキシャル層、７・・・ダート電極、８・・・絶縁
膜、９・・・Ａｔ電極、１０・・・Ｐ＋ソース・ ドレ
イン、１１・・→ｔソースドレイン。
Claims (1)
- 半導体基体の一部に開孔部を設け、該開孔部に不純物を
拡散して同一導電型の半導体層を形成し、その上に絶縁
膜を設け、部分的に該絶縁膜を除去した後、前記開孔部
に前記半導体基体と反対導電型の領域を選択的にエピタ
キシャル成長させた事を特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60152421A JPS6214458A (ja) | 1985-07-12 | 1985-07-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60152421A JPS6214458A (ja) | 1985-07-12 | 1985-07-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6214458A true JPS6214458A (ja) | 1987-01-23 |
Family
ID=15540144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60152421A Pending JPS6214458A (ja) | 1985-07-12 | 1985-07-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6214458A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06166463A (ja) * | 1992-12-01 | 1994-06-14 | Seizo Morishita | シート材の三つ折り装置 |
| US5557382A (en) * | 1994-11-08 | 1996-09-17 | Ricoh Company, Ltd. | Toner replenishing device for a developing device |
| JP2007147890A (ja) * | 2005-11-25 | 2007-06-14 | Fuji Xerox Co Ltd | 画像形成装置 |
-
1985
- 1985-07-12 JP JP60152421A patent/JPS6214458A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06166463A (ja) * | 1992-12-01 | 1994-06-14 | Seizo Morishita | シート材の三つ折り装置 |
| US5557382A (en) * | 1994-11-08 | 1996-09-17 | Ricoh Company, Ltd. | Toner replenishing device for a developing device |
| JP2007147890A (ja) * | 2005-11-25 | 2007-06-14 | Fuji Xerox Co Ltd | 画像形成装置 |
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