JPS61135135A

JPS61135135A - 半導体装置

Info

Publication number: JPS61135135A
Application number: JP59256488A
Authority: JP
Inventors: Yoshifumi Kawamoto; 川本　佳史
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-12-06
Filing date: 1984-12-06
Publication date: 1986-06-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、半導体装置に係り、特に良好な素子分離性能
を有する半導体装置に関する。

〔発明の背景〕

相補型のＭＩＳＦＥＴ　（以下、ＣＭＩＳと称す）を備
えた半導体集積回路装置では、Ｐ形の半導体領域（以下
ｐウェルと称す）とｎ形の半導体領域（以下ｎウェルと
称す）との電気的な分離が重要な技術課題の一つとなっ
ている。このようなＣＭＩＳを備えた半導体集積回路装
置においては、集積度を向上させるため素子の寸法やそ
の分離領域の寸法を縮小する−と、寄生バイポーラトラ
ンジスタによるラッチアップ現象が生じ、集積回路装置
の正常な動作を損う。そのため、このラッチアップ現象
を防止できる素子分離技術が必要とされている。

そこで、特開昭５５−１５４７４３号に記載しであるよ
うに、前記ウェル領域間に細溝を形成して、ウェル間を
分離し、ラッチアップ現象の発生防止と集積度の向上を
図ることのできる分離技術（トレンチ・アイソレーショ
ン）が知られている。従来の装置では、寄生Ｍ工Ｓトラ
ンジスタによるリーク電流を防止するため、細溝の底お
よび基板表面にのみチャネルストッパとして不純物が導
入されている。

しかしながら、このような構造の装置においては、寄生
Ｍ工Ｓトランジスタのチャネルが溝の側壁に形成される
ので、溝の底にのみチャネルストッパとして不純物を導
入しても、溝に一部が接している同一ウェル内の素子ど
うしのリーク電流を防止できないという問題点がある。

したがって、同一ウェル内の素子どうしを分離し、装置
の良好・な動作が得られる程度までリーク電流を低下さ
せるためには、素子の一部すなわちウェル内に形成する
Ｍ工Ｓトランジスタなどの能動素子の高濃度不純物層は
溝の側壁から１〜２．ｍは離さなければならない。その
ため、例えば約１−幅の溝を形成しても、ｐウェル内の
能動素子とｎウェル内の能動素子の最小分離寸法は、約
３〜５虜となってしまい、素子分離寸法の縮小には限界
があり、ＣＭＩＳを備えた集積回路装置の高集積化に障
害となっている。

〔発明の目的〕

本発明の目的は、寄生バイポーラトランジスタによるラ
ッチアップ現象を防止すると共に、寄生Ｍ工Ｓトランジ
スタによるリーク電流を充分小さくすることができ、か
つ素子分離領域の寸法を微細化して集積度を大幅に向上
することができる、ＣＭＩＳを備えた半導体集積回路を
提供することにある。

〔発明の概要〕

前述のように、溝によってウェル間を分離するＣＭＩＳ
を備えた従来の半導体装置においては、寄生ＭＩＳトラ
ンジスタによるリーク電流を防止するため、溝の底にチ
ャネルストッパとして不純物が導入されていたが、この
ような装置では、寄生Ｍ工Ｓトランジスタのチャネルが
溝側壁に形成されるので、寄生Ｍ工Ｓトランジスタによ
るリーク電流を完全に防止することができない、そのた
め、従来の装置では、同一ウェル内の各素子は溝の側壁
から約１〜２−の距離離して形成されており、高集積化
の障害となっていた。

したがって、本発明は、ｎウェルとｐウェルもしくは同
一導電形のウェルどうじの境界に形成された溝の側壁に
おいて寄生ＭｒＳ　トランジスタのチャネルが形成され
るのを防止するため、溝の側壁に、該側壁側のウェルと
同一導電形の不純物をチャネルストッパとして導入した
ことを特徴とする。

このように溝側壁へ不純物を導入したことにより、ウェ
ル内に形成された素子の一部すなわち該ウェルと逆の導
電形の高濃度不純物層が溝の側壁に接していても、寄生
Ｍ工Ｓトランジスタによるリーク電流を充分小さくする
ことができる。すなわち、本発明では、各素子を溝側壁
に接して設けることができ、従来のよ灸に素子と溝とを
所定の距離離さなくてよいので、ウェル間の素子分離領
域の寸法を溝幅にほぼ等しくすることができ、集積度を
大幅に向上させることができる。

なお、溝側壁への不純物の導入は、該側壁の両側に各側
壁側のウェルと同一導電形の不純物をそれぞれ導入して
もよいが、基板にシリコンを用いた場合は、ｐウェル側
の側壁にｐ形不純物を導入するだけでもよい。すなわち
、ｐ形不純物は酸化するとその界面で不純物濃度が下が
るが、ｎ形不純物は酸化するとその界面で不純物濃度が
上がるから、特にｎウェル側の側壁にｎ形不純物を導入
しなくてもよい。

なお、不純物の導入の方法であるが、不純物を導入でき
るように側壁の少なくとも一方の半導体基板を露出させ
、他方の側壁はマスクとなる例えばＳｉＯ□や５ｉａＮ
４などの薄膜によって被覆しなければならない。しかし
、細溝の側壁に一様に形成したＳ　ｉｏ、やＳｉ、Ｎ４
膜の片側側壁だけ除去するのは、通常溝幅の寸法が１〜
２虜以下、深さ３〜５−以上であることを考えると通常
の写真蝕刻法では非常に困難である。

そこで本発明では、細溝を２種類以上の薄膜で埋め込む
ことにより、細溝の片側の側壁のみを露出させる方法を
開発して用いた。これにより、不純物を片側側壁にのみ
導入することあるいは両側側壁にそれぞれ異なる導電形
の不純物を導入することが可能となった。

〔発明の実施例〕実施例　１本発明の一実施例である半導体装置の製造工程を第１図
（ａ）〜（ｉ）に示す。

まず、第１図（ａ）に示すように、ｎ形のＳｉ基板１０
１上にＳｉ基板１０１の表面からの深さ約４−のｐ形半
導体領域であるｐウェル１０２と同じく深さ約４ａｍの
ｎ形半導体領域であるｎウェル１０３を形成し、ｐウェ
ルとｎウェルの境界に深さ約５４、幅約１−の溝１０４
を形成し、Ｓｉ表面に膜厚２０ｎｍの熱酸化膜すなわち
Ｓｉｎ、膜１０５を形成した。ｐウェル１０２とｎウェ
ル１０３の形成には１通常の露光・現像処理によって形
成したホトレジスト膜をマスクにして、ｐウェル１０２
にはＢを、ｎウェル１０３にはＰをそれぞれイオン打ち
込みし、熱処理して形成した。また溝１０４の形成は、
Ｃ０４を反応ガスとする反応性スパッタエツチングを用
いて行なった。

ついで、第１図（ｂ）に示すように、Ｓｉｏ、膜１０５
上に膜厚５０ｎａ＋のＳｉ、Ｎ４膜１０６、その上に膜
厚２００ｎ＋ｗの５ｉｎ２膜１０７、さらにその上に膜
厚８００ｎｍの多結晶Ｓｉ膜１０８をそれぞれＣＶＤ法
により形成した。その結果、溝１０４がＳｉ○２膜１０
５、Ｓｉ、Ｎ。

膜１０６、Ｓｉｏ２膜１０７、多結晶Ｓｉ膜１０８で埋
め込まれた構造が得られた。

しかる後、多結晶Ｓｉ膜１０８を約８００ｎ＋ｗの膜厚
分だけ表面からドライエツチングし、第１図（Ｃ）に示
すように、溝１０４内だけに多結晶Ｓｉ膜１０９が残存
させる。ドライエツチングには、ＣＦ４を反応ガスとす
る反応性スパッタエツチングを用いた。

次に、通常の露光・現像処理によりｐウェル１０２上お
よび溝１０４上にホトレジスト膜１１０を形成する。

このときホトレジスト膜１１０の端部は多結晶Ｓｉ膜１
０９上にあっても良いし、第１図（ｃ）に示すように、
ｎウェル１０３上まで若干延びていても良い。次に、Ｓ
ｕｎ、膜１０７をウェットエツチングする。これにより
、第１図（ｃ）に示すように、ｎウェル１０３上および
溝１０４内のｎウェル１０３側のＳｉＯ□ｌ［１０７が
除去された。

次に、ホトレジスト１１０を除去し、再びＳｉｎ。

膜１０７を約２０Ｏｎ＋ａ分ウェットエツチングし、さ
らに多結晶Ｓｉ膜１０９をウェットエツチングすると、
第１図（ｄ）に示すように、溝１０４のｐウェル１０２
側と底の一部にＳｉｎ、膜１１１を形成することができ
た。なお、ＳｉＯ□膜１０７のウェットエツチングには
ＨＦとＮＨ，Ｆとの混合液を用い、また多結晶Ｓｉ膜１
０９のウェットエツチングにはＨＦとＨＮＯ３とＣＨ□
Ｃ０ＯＨとの混合液を用いた。

次に、５ｉｎ２膜１１１をマスクとして、　５ｔａＮ４
ｉ［１６６を１８０℃に加熱したリン酸液でエツチング
し、ついで、Ｓｉｏ、膜１１１をウェットエツチングす
ると、第１図（ａ）に示す構造が得られた。なお、Ｓｉ
ｎ、膜１１１をエツチングする際に、溝１０４内壁のＳ
Ｌ、Ｎ、膜１１２で被覆されていないＳｉｎ、膜１０５
も同時に除去され、５ｉｎ２膜１１３のみが残る。

次に、第１図（ｆ）に示すように、５１３Ｎ４膜１１２
を耐酸化マスクとして、熱酸化して、Ｓｉ３Ｎ。

膜１１２で被覆されていないＳｉ表面に膜厚１５０ｎｍ
のＳｉｎ、膜１１４を形成した後、Ｓｉ、Ｎ、膜１１２
．５ｉｎ２１１３をウェットエツチングして除去する。

このようにすることにより、溝１０４のｐウェル１０２
側の側壁でＳｉ基板が露出し、ｎウェル１０３側の側壁
およびｐウェル１０２上とｎウェル１０３上のＳＬ基板
表面が５ｉｎ２膜１１４で被覆された構造を得ることが
できた。しかる後１通常の熱拡散法により、ＢをＰウェ
ル１０２側の側壁に拡散させ、Ｐウェル１０２内のＢ濃
度（１０ｔｓ〜１０ｔｓａｌｌ−ｚ）より高い濃度（１
０”　〜１０”Ｃ１１″″）のｐ形厚電層であるチャネ
ルストッパ層１１５を形成する。このときの熱拡散では
拡散温度を７００〜８００℃に下げて行なった。このよ
うにして、溝の一方の側壁にのみ不純物を導入すること
ができた。

しかる後、Ｓｉｏ、膜１１４をフッ酸水溶液でウェット
エツチングして除去し、第１図（ｇ）に示すように、Ｓ
ｉ基板１０１表面を酸化し、膜厚２０ｎｍのＳｉｏ、膜
１１６を形成し、その上に膜厚５０ｎｍのＳｉ３Ｎ４膜
１１７および膜厚８００ｎｍの多結晶Ｓｉ膜をそれぞれ
ＣＶＤ法で形成した。次に、ＣＦ、を反応ガスとする反
応性スパッタエツチングによりこの多結晶Ｓｉ膜を膜厚
８００ｎｍ分ドライエツチングして溝内に多結晶Ｓｉｌ
ｌｌ１ｇを残存させた０次に、多結晶５ｉｌｌｌｌ１８
の表面に熱酸化法により膜厚１１００ｎのＳｉｏ、膜１
１９を成長させて、第１図（ｇ）に示すように能動素子
領域に通常の写真蝕刻法によりホトレジスト１２０を形
成した。このホトレジスト１２０をマスクとしてＳｉ、
Ｎ、膜１１７をドライエツチングし、その後ホトレジス
ト１２０を除去した。

しかる後、第１図（ｈ）に示すように、残存した５Ｌ３
Ｎ４膜１２１を耐酸化マスクとして素子分離領域および
溝上に膜厚約０．６．のＳｉＯ□膜１２２を熱酸化法に
より形成した。

この後、溝部以外の５１３Ｎ４膜１２１およびＳ　ｉ　
Ｏを膜１１６を除去し、能動領域のＳｉ基板表面を露出
させる。しかる後、通常のＣＭＩＳの製造工程により、
第１図（ｉ）に示すように、ゲート絶縁膜として５ｉ０
２膜１２３、ゲート電極１２４、ソースおよびドレイン
領域として用いられるｐ層高濃度不純物層（Ｐ＋層）１
２５、ｎ形高濃度不純物層（ｎ＋層）１２６を形成する
。さらに、その上に、パッシベーション膜としてリン硅
酸ガラス膜１２７を形成し、電極接続用の開口を形成し
、アルミニウム電極１２８を形成し、第１図（ｉ）に示
すようなＣＭＩＳを製造した。

本実施例によれば、第１図（ｉ）に示したように、溝側
壁のＰウェル１０２側にチャネルストッパ層１１５が形
成されているため、側壁が電気的に反転することがなく
なった。そのため、素子の一部すなわちｎ層高濃度不純
物層１２６が溝側壁に接していても、側壁にチャネルが
形成されないのでｎ層高濃度不純物層１２６とｎウェル
１０３の間に流れるリーク電流は電圧５ｖ印加しても１
０””３Ａ以下とほとんど観測されなかった。

本実施例では細溝側壁のｎウェル１０３側にはチャネル
ストッパ層を形成しなかった。ｎ形の導電形シリコン表
面に熱酸化膜を形成した場合、一般に表面は電気的に反
転しにくいからであり、側壁に接したＰ最高濃度不純物
層１２５とｐウェル１０２との間は電圧５ｖ印加しても
リーク電流は従来と同様にＩ　Ｘ　１０−”　Ａ以下と
小さかった。

このように、本実施例においては、ｐウェル１０２とｎ
ウェル１０３との分離はもちろん、ｐウェルおよびｎウ
ェル内のそれぞれ溝に接して設けである各素子どうしも
良好に分離することができた。

実施例　２実施例１では細溝側壁へのＢ導入を直接Ｓｉ基板への熱
拡散で行なった。熱拡散では濃度が１ｏ１１（ｎ−”程
度と低い場合には濃度を制御することが難しい、そこで
１本実施例ではチャネルストッパ層の形成をＳｉｎ、膜
を介して多結晶Ｓｉ膜から拡散して行なった場合を示す
。本実施例の半導体装置の製造過程を第２図（ａ）〜（
ｅ）に示す。

まず、第２図（ａ）に示すように、Ｓｉ基板２ｏ１上に
ｐウェル２０２．　ｎウェル２０３を形成し、それらの
ウェル境界に溝２０４を形成し、Ｓｉ基板２０１表面に
膜厚１１００ｎのＳｉＯ□膜２０５を熱酸化して形成し
た。

５ｉｎ２膜２０５の膜厚の違いを除いては第１図（ａ）
で示したのと同じであり、実施例１と同じ方法で製造し
た。

次に、膜厚１虜の多結晶Ｓｉ膜を５ｉｎ２膜２０５上に
ＣＶＤ法により形成した。その後この多結晶Ｓｉ膜に熱
拡散法によりＢを拡散した。この拡散は実施例１と異り
、１０００℃で高濃度（１０”　〜１０”Ｆａｌｌ−３
）に拡散した。実施例１と同じ方法により膜厚１．ＩＪ
Ｉの厚さ分だけドライエツチングすると、第２図（ｂ）
に示すように、溝内に多結晶Ｓｉ膜２０６が埋め込まれ
た構造を得る。ついで１通常の写真蝕刻法により、ｐウ
ェル２０２および溝の領域上にホトレジスト２０７を形
成した。

しかる後、ｎウェル２０３上およびｎウェル２０３側の
側壁のＳｉｎ、膜２０５をウェットエツチングする。

このエツチングは、溝の深さに相当する約５虜の膜厚の
ＳｉＯ２膜をエツチングする時間待なえばよい。次に、
ホトレジスト２０７を除去した後、１１００ｎの膜厚分
に相当するＳｉＯ２膜をエツチングして。

ｐウェル２０２上のＳｉｏ、膜２０５を除去し、第２図
（ｃ）に示すように、ｐウェル２０２側の溝側壁にＳｉ
○２膜２０８の残存した構造を得た。

次に、第２図（ｄ）に示すように、熱酸化法によりＳｉ
基板および多結晶Ｓｉ膜２０６の露出した部分に膜厚２
０ｎｍの５ｉｎ２膜２０９を形成し、その後膜厚５０ｎ
ｍのＳｉ、Ｎ４膜２１０をＣＶＤ法により形成した。

この後、通常の写真蝕刻法により、第２図（ｅ）に示す
ように、能動領域にのみＳｉ、Ｎ４膜２１２゜２１３を
残存させた。ついで、Ｈ２中で熱処理すると。

多結晶Ｓｉ膜２０６中のＢはＳｉＯ□膜２０膜製０８ぬ
け。

ｐウェル２０２側の溝側壁のＳｉ基板中に拡散され、チ
ャネルストッパ層２１１が形成される。なお、このとき
、ｎウェル２０３側の溝側壁はＳｉ、Ｎ、２１０により
被覆されているので、この熱処理によってｎウェル２０
３側には多結晶ＳＬ膜２０６中のＢは拡散されない。な
お、Ｈ□中で熱処理する代りにウェット酸素中で熱処理
しても多結晶Ｓｉ中のＢｔｅＳｉ基板中に拡散させ、チ
ャネルストッパ層２１１を形成することができる。しか
る後、実施例１と同じ方法を用いてＣＭＩＳを製造した
（図示せず。第１図（ｉ）参照）。

本実施例ではチャネルストッパ層２１１を形成するため
のＢの拡散を多結晶Ｓｉ膜２０６からの拡散を用いて行
なったため、低濃度の制御が図れた。そのため、ｐウェ
ル２０２と、ｐウェル２０２内で溝側壁に接したｎ形高
濃度不純物層とのｐｎ接合の逆方向耐圧を一定に制御で
きた。また耐圧の値も２０ｖ以上と良好であった。

なお、寄生ＭＩＳによるリーク電流に関しては第１の実
施例と同じ効果を得、ｐウェルとｎウェルとの分離はも
ちろん、ｐウェルおよびｎウェル内のそれぞれ溝に接し
て設けである各素子どうしも良好に分離することができ
た。

実施例　３実施例１．２では、チャネルストッパ層が溝のｐウェル
側側壁および溝底部にまで形成されていた０本実施例は
、チャネルストッパ層をｐウェル側側壁にのみ形成した
ものである。

実施例１において、第１図（Ｑ）の構造を得る段階で、
５ｉｎ２膜１０７をウェットエツチングする時間を増加
させ、第３図に示すようにＳｉＯ□膜３０膜製０７ェル
３０２上および溝のｐウェル３０２側側壁の一部にのみ
残存させた。この図において、３０１はＳｉ基板、３０
３はｎウェル、３０５はＳｉｎ、。

３０８はＳｉ３Ｎい３０９は多結晶Ｓｉ、３１０はホト
レジストである。

しかる後、第１の実施例と同じ製造工程により、ＣＭＩ
Ｓを製造した。

本実施例のＣＭｒＳでも寄生ＭＩＳトランジスタによる
リーク電流は、実施例１と同じように充分小さくするこ
とができた。さらに、ｐ形の導電形（チャネルストッパ
層）が溝の底にまで形成されていないため、ラッチアッ
プ耐性は実施例１．２よりも向上した。

以上１本発明を実施例を用いて具体的に説明したが、上
記実施例に限定されるものではなく、要旨を逸脱しない
範囲において種々変更し得ることはいうまでもない。

すなわち１以上の実施例では、Ｐウェル側の細溝側壁に
Ｂを導入し、チャネルストッパ層を形成した場合だけで
あるが、例えば、実施例１において、第１図（ｆ）の構
造を得た後、すなわちｐウェル側の側壁にチャネルスト
ッパ層を形成した後。

５ｉｎ２膜１１４を除去し、第１図（ａ）から（ｆ）の
製造工程において、ホトレジスト１１０をｎウェル側に
形成すること、およびＢに代えてリンをｎウェル側の側
壁に拡散することにより、ｎウェル側にもチャネルスト
ッパを形成してもよい。

また、上記実施例では、ｎ形基板を用いたが、ｐ形基板
を用いてもよい。またｐウェル、ｎウェル両方をイオン
打ち込みして形成したが、基板と逆導電形の一方のウェ
ルを形成した場合でもよい。

さらに、基板としては、一様な濃度の基板ではなく、高
濃度基板上に低濃度のＳｉ層が気相成長されたものでも
よい。

また、溝の一方の側壁に開口部を設ける方法や材料を規
定するのではなく、本実施例で用いたＳｉｎ、やＳｉ、
Ｎ、、ｐｏｌｙｓｉ以外にもアルミニウム、有機高分子
膜などを適宜変更して用いることができる。さらに、Ｂ
や、リンの拡散法についても限定するのではなく、例え
ば、実施例２ではイオン打ち込みを用いても良い。

また、上記実施例ではｐウェルとｎウェルとを溝によっ
て分離したが、同−導電形のウェルどうじを分離しても
よい。

〔発明の効果〕

以上説明したように、本発明は、ＣＭＩＳを備えた半導
体装置において、ｐ形つェルとｎ形つェル、もしくは同
−導電形のウェルどうじを溝によって分離し、少なくと
もｐウェル側の溝側壁に、該ウェルと同−導電形の不純
物を導入したものである。これにより、従来１０−’　
Ａ以上であった寄生ＭＩＳトランジスタによるリーク電
流を１０−”　Ａ以下に充分小さくすることができ、ウ
ェルどうしはもちろん、同一ウェル内の各素子の一部す
なわち該ウェルの導電形と逆の導電形の高濃度不純物層
が溝側壁に接していても各素子を良好に分離することが
できる。したがって、従来これらの素子は溝側壁から約
１〜２４離して設けてあったので素子分離領域の寸法が
溝幅を約１−とすると、約３〜５−であったのに対して
１本発明による素子分離領域の寸法はほぼ溝幅と同じ、
すなわち約１−にすることができる、このように、素子
分離寸法を従来の１／２以下に縮小できることは集積度
を約４倍以上に向上することができることを示している
。また、リーク電流を小さくできるので、ラッチアップ
現象を確実に防止することができる。

このように本発明の効果は顕著である。

【図面の簡単な説明】

第１図（ａ）〜（ｉ）、第２図（ａ）〜Ｃｅ）および第
３＠はそれぞれ本発明の一実施例のＣＭＩＳを備えた半
導体装置の製造工程を示す要部断面図である。１０１．２０１．３０１・・・ＳＬ基板１０２．２０２
，３０２・・・ｐウェル１０３．２０３．３０３・・・
ｎウェル１０４．２０４・・・溝

Claims

【特許請求の範囲】

（１）半導体基板に形成されている溝によって互いに分
離されたｐ形およびｎ形の領域を上記半導体基板の表面
に有し、上記溝の一方の側壁と接する上記領域の導電形
と同じ導電形を有する不純物が上記溝の少なくとも上記
ｐ形領域側の側壁にドープされていることを特徴とする
半導体装置。