JPS60249345A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS60249345A JPS60249345A JP10451784A JP10451784A JPS60249345A JP S60249345 A JPS60249345 A JP S60249345A JP 10451784 A JP10451784 A JP 10451784A JP 10451784 A JP10451784 A JP 10451784A JP S60249345 A JPS60249345 A JP S60249345A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野］
本発明は半導体装置およびその製造方法に係り、特にシ
リコンに溝を形成して素子分離するのに好適な半導体装
置の構成およびその製造方法に関する。
リコンに溝を形成して素子分離するのに好適な半導体装
置の構成およびその製造方法に関する。
従来、シリコン（Ｓｉ）に溝を形成し、その溝内に多結
晶シリコン（Ｐｏ１ｙ Ｓｉ）を埋め込んで、そのＰｏ
１ｙ Ｓｉを酸化することによる素子分離法では、酸化
時にＳｔ基板に応力がかがり、結晶欠陥の発生を起こし
、素子特性、とくにＳｉ基板内に形成された接合のリー
ク電流が増加してしまうという欠点があった。また、上
記欠陥発生を防止するため、溝形状として、シリコン基
板表面近傍で傾斜をもたせる方法がとられていた。しか
し、その傾斜部を作ることにより、素子分離の幅が大き
くなる欠点があった。
晶シリコン（Ｐｏ１ｙ Ｓｉ）を埋め込んで、そのＰｏ
１ｙ Ｓｉを酸化することによる素子分離法では、酸化
時にＳｔ基板に応力がかがり、結晶欠陥の発生を起こし
、素子特性、とくにＳｉ基板内に形成された接合のリー
ク電流が増加してしまうという欠点があった。また、上
記欠陥発生を防止するため、溝形状として、シリコン基
板表面近傍で傾斜をもたせる方法がとられていた。しか
し、その傾斜部を作ることにより、素子分離の幅が大き
くなる欠点があった。
本発明の目的は、半導体基板に溝を形成し、素子分離さ
れた半導体装置およびその製造方法において、半導体基
板内に結晶欠陥を発生させることなく、良好な素子分離
性能を得るための半導体装置の構造およびその製造方法
を提供することにある。
れた半導体装置およびその製造方法において、半導体基
板内に結晶欠陥を発生させることなく、良好な素子分離
性能を得るための半導体装置の構造およびその製造方法
を提供することにある。
半導体基板に溝を形成し、その溝により素子分離する場
合、その溝の」二部は少なくとも絶縁物にし１表面をほ
ぼ平坦にすることが必要である。その理由は、溝を含む
素子分離領域上には種々の導体から成る配線が形成され
るためである。したがって−っはＳｉＯ□などの絶縁物
を埋め込むことであり、他の方法は、Ｐｏ１ｙ Ｓｉな
どを埋め込んでその表面を酸化して絶縁物にする方法で
ある。前者では絶縁物の材料、およびその形成方法が問
題である。後者では特に酸化により半導体基板内に結晶
欠陥が発生するのを防止することが重要な問題である。
合、その溝の」二部は少なくとも絶縁物にし１表面をほ
ぼ平坦にすることが必要である。その理由は、溝を含む
素子分離領域上には種々の導体から成る配線が形成され
るためである。したがって−っはＳｉＯ□などの絶縁物
を埋め込むことであり、他の方法は、Ｐｏ１ｙ Ｓｉな
どを埋め込んでその表面を酸化して絶縁物にする方法で
ある。前者では絶縁物の材料、およびその形成方法が問
題である。後者では特に酸化により半導体基板内に結晶
欠陥が発生するのを防止することが重要な問題である。
本発明は、この酸化による欠陥発生を防止するためにな
したものである。
したものである。
溝に埋め込んだ材料を酸化したとき、酸化物になってそ
の体積が大きくなる。したがって溝の形状や酸化される
材料の構造に依って、半導体基板内に過度の応力がかか
り転位が発生すると考えられる。また応力の大きさは、
酸化が速く進む酸化初期に大きく、酸化がある程度進ん
だ後は酸化速度が小さくなるため応力も小さくなる。し
たがって、初期の酸化が溝内で進行しない構造にするこ
とにより転位発生を防止することができる。このことか
ら、本発明は、溝上部の寸法より大きい寸法の半導体も
しくは導体を溝上に形成すること、すなわち、溝からは
み出させることにより、初期の酸化の進行を溝の外で行
なわせて、欠陥の発生を防止する半導体装置の構造およ
びその製造方法である。
の体積が大きくなる。したがって溝の形状や酸化される
材料の構造に依って、半導体基板内に過度の応力がかか
り転位が発生すると考えられる。また応力の大きさは、
酸化が速く進む酸化初期に大きく、酸化がある程度進ん
だ後は酸化速度が小さくなるため応力も小さくなる。し
たがって、初期の酸化が溝内で進行しない構造にするこ
とにより転位発生を防止することができる。このことか
ら、本発明は、溝上部の寸法より大きい寸法の半導体も
しくは導体を溝上に形成すること、すなわち、溝からは
み出させることにより、初期の酸化の進行を溝の外で行
なわせて、欠陥の発生を防止する半導体装置の構造およ
びその製造方法である。
以下１本発明を実施例により詳細に説明する。
実施例１
まず、第１図（、）に示すように、Ｐ型、比抵抗１０Ω
・印のＳｉ基板１０１に幅１μｍ深さ２μｍのＳｉ溝１
０２を通常の写真蝕刻法およびドライエツチングにより
表面に形成した。溝幅や深さは所望の半導体装置によっ
て変更可能である。
・印のＳｉ基板１０１に幅１μｍ深さ２μｍのＳｉ溝１
０２を通常の写真蝕刻法およびドライエツチングにより
表面に形成した。溝幅や深さは所望の半導体装置によっ
て変更可能である。
つぎに、Ｓｉ基板表面を熱酸化し、２０ｎｍのＳｉＯ２
を形成し、さらにその上に化学気相蒸着法（ＣＶＤ法）
テ５０ ｎ ｍ（１） Ｓｉ３ Ｎ４を形成し、第１
図（ｂ ）ニ示す５ｉｏ２ト５ｉ３Ｎ４ノ２層膜１０
３を形成した。その後、第１の多結晶ＳｉをＣＶＤ法で
約１μｍの膜厚に形成した。つぎに、表面の第１の多結
晶Ｓｔを約１μｍの厚さ分だけドライエツチングし、第
１図（ｂ）に示すように溝部にだけ第１の多結晶５ｉ１
０４を残した。つぎに、ＣＶＤ法により表面に厚さ２０
０ｎｍの第２の多結晶Ｓｔを形成し、通常の写真蝕刻法
およびドライエツチングで溝上部に第１図Ｃに示すよう
に第２の多結晶５ｉ１０５を残存させた。この第２の多
結晶Ｓｔのパターン幅は、溝１．０２のパターン幅より
０．６ μｍ大きい１，６ μｍとした。
を形成し、さらにその上に化学気相蒸着法（ＣＶＤ法）
テ５０ ｎ ｍ（１） Ｓｉ３ Ｎ４を形成し、第１
図（ｂ ）ニ示す５ｉｏ２ト５ｉ３Ｎ４ノ２層膜１０
３を形成した。その後、第１の多結晶ＳｉをＣＶＤ法で
約１μｍの膜厚に形成した。つぎに、表面の第１の多結
晶Ｓｔを約１μｍの厚さ分だけドライエツチングし、第
１図（ｂ）に示すように溝部にだけ第１の多結晶５ｉ１
０４を残した。つぎに、ＣＶＤ法により表面に厚さ２０
０ｎｍの第２の多結晶Ｓｔを形成し、通常の写真蝕刻法
およびドライエツチングで溝上部に第１図Ｃに示すよう
に第２の多結晶５ｉ１０５を残存させた。この第２の多
結晶Ｓｔのパターン幅は、溝１．０２のパターン幅より
０．６ μｍ大きい１，６ μｍとした。
ここで、第２の多結晶Ｓｉのパターン幅を溝パターン幅
より０．６ μｍ大きくしたのは、本実施例では第２の
多結晶Ｓｉパターンを写真蝕刻法において溝パターンに
マスク合せを行なって形成したためで、マスク合せの精
度として０．２ μｍをを見積った。結晶欠陥の防止の
ためには、溝内に残した第１の多結晶５ｉ１０４のパタ
ーン幅より０．１ μｍ程度大きい幅に第２の多結晶Ｓ
ｔを残せば良く、マスク合せ精度が０μｍであれば、第
１の多結晶Ｓｉのパターン幅は２層膜１０３の分だけ小
さいので第２の多結晶Ｓｉのパターン幅としては溝パタ
ーンと同じ１μｍでも良い。
より０．６ μｍ大きくしたのは、本実施例では第２の
多結晶Ｓｉパターンを写真蝕刻法において溝パターンに
マスク合せを行なって形成したためで、マスク合せの精
度として０．２ μｍをを見積った。結晶欠陥の防止の
ためには、溝内に残した第１の多結晶５ｉ１０４のパタ
ーン幅より０．１ μｍ程度大きい幅に第２の多結晶Ｓ
ｔを残せば良く、マスク合せ精度が０μｍであれば、第
１の多結晶Ｓｉのパターン幅は２層膜１０３の分だけ小
さいので第２の多結晶Ｓｉのパターン幅としては溝パタ
ーンと同じ１μｍでも良い。
つぎに、通常の写真蝕刻法により、能動領域Ａには多層
膜１０３を残し、素子分離領域Ｂの多層膜をエツチング
して除去し、第１図（ｄ）の構造とした。また、第１図
（ｄ）の構造を作る過程で、素子分離領域Ｂの多層膜を
エツチングした直後に、チャネルストッパとして、領域
Ｂにボロンをイオン注入した。
膜１０３を残し、素子分離領域Ｂの多層膜をエツチング
して除去し、第１図（ｄ）の構造とした。また、第１図
（ｄ）の構造を作る過程で、素子分離領域Ｂの多層膜を
エツチングした直後に、チャネルストッパとして、領域
Ｂにボロンをイオン注入した。
つぎに、多層膜１０３を耐酸化性マスクとして、溝上部
の第２の多結晶５ｉ１０５および溝内の第１の多結晶５
ｉ１０４の一部、さらに素子分離領域ＢのＳｉ基板１０
１の表面を酸化し、第１図（ｅ）のように５ｉＯｚ膜１
０６を形成した。なお本実施例では、５ｉ０２膜１０６
の厚さをＱ、６ ｐｍとしたため、第１の多結晶Ｓｉの
一部まで酸化されたが、ＳｉＯ□膜として０．４ μｍ
以下とし、第１の多結晶Ｓｉを酸化しなくてもよい。ま
た第２の多結晶５ｉ１０５の膜厚としては２００ｎｍを
用いたが、膜厚はそれより厚くてもまた薄くてもよい。
の第２の多結晶５ｉ１０５および溝内の第１の多結晶５
ｉ１０４の一部、さらに素子分離領域ＢのＳｉ基板１０
１の表面を酸化し、第１図（ｅ）のように５ｉＯｚ膜１
０６を形成した。なお本実施例では、５ｉ０２膜１０６
の厚さをＱ、６ ｐｍとしたため、第１の多結晶Ｓｉの
一部まで酸化されたが、ＳｉＯ□膜として０．４ μｍ
以下とし、第１の多結晶Ｓｉを酸化しなくてもよい。ま
た第２の多結晶５ｉ１０５の膜厚としては２００ｎｍを
用いたが、膜厚はそれより厚くてもまた薄くてもよい。
第１図（ｅ）の構造とした後、能動領域Ａの露出した多
層膜１０３を除去し、通常の半導体素子製造工程に従が
って、ゲート絶縁膜１０７の形成、ゲート電極１０８の
形成、ソース・ドレインの高濃度ｎ型不純物層１０９，
１１０の形成、第１パツシベーシヨン膜としてリン硅酸
ガラス１１１の形成、コンタクト穴開け、アルミ電極１
１２の形成を行な）１、ＭＯ５型トランジスタを製造し
た。
層膜１０３を除去し、通常の半導体素子製造工程に従が
って、ゲート絶縁膜１０７の形成、ゲート電極１０８の
形成、ソース・ドレインの高濃度ｎ型不純物層１０９，
１１０の形成、第１パツシベーシヨン膜としてリン硅酸
ガラス１１１の形成、コンタクト穴開け、アルミ電極１
１２の形成を行な）１、ＭＯ５型トランジスタを製造し
た。
本実施例により製造したＭＯＳトランジスタは、ＳｉＯ
□膜１０６の酸化にともなう結晶欠陥、すなわち転位の
発生がなく、ソース・ドレインの接合特性が良好であっ
た。
□膜１０６の酸化にともなう結晶欠陥、すなわち転位の
発生がなく、ソース・ドレインの接合特性が良好であっ
た。
実施例２
他の実施例を第２図を用いて詳細に説明する。
本実施例はＣｕＯ２（相補型ＭＯ８）構造の半導体装置
に関するものである。
に関するものである。
まず、低抵抗のｎ型Ｓｔ基板上に高抵抗のＳ＋単結晶を
気相成長させたＳｉ基板２０１上のｎ型の導電型層（ｎ
ウェル）領域とｐ型の導電型（ｐウェル）領域の境界部
に、第１の実施例と同様の方法により、第２図（ａ）の
ように深さ約５μｍ、幅１．５ μｍのＳｔ溝２０２を
形成した。つぎに。
気相成長させたＳｉ基板２０１上のｎ型の導電型層（ｎ
ウェル）領域とｐ型の導電型（ｐウェル）領域の境界部
に、第１の実施例と同様の方法により、第２図（ａ）の
ように深さ約５μｍ、幅１．５ μｍのＳｔ溝２０２を
形成した。つぎに。
第２図（ｂ）に示すように、第１の実施例と同様の方法
で、ＳｉＯ□とＳｉ３ Ｎ４の２層膜２０３を形成し、
また溝部に第１の多結晶Ｓ ｉ ２０４を埋め込み平坦
化した。つぎにＰウェル領域にはボロン、ｎウェル領域
にはりこをイオン打ち込みし、熱拡散して第２図（ｂ）
のように深さ約４μｍのｐウェル２０５、ｎウェル２０
６を形成した。つぎに、全面に第２の多結晶ＳｔをＣＶ
Ｄ法で１５０’ｎｍの厚さに堆厚し、通常の写真蝕刻法
により、溝上部に第２の多結晶Ｓ ｉ ２０７を形成し
た。ここで本実施例では第２の多結晶Ｓｔの幅は２μｍ
とし、第２図（ｃ）に示すように、第１の多結晶Ｓｉの
幅より大きくした。
で、ＳｉＯ□とＳｉ３ Ｎ４の２層膜２０３を形成し、
また溝部に第１の多結晶Ｓ ｉ ２０４を埋め込み平坦
化した。つぎにＰウェル領域にはボロン、ｎウェル領域
にはりこをイオン打ち込みし、熱拡散して第２図（ｂ）
のように深さ約４μｍのｐウェル２０５、ｎウェル２０
６を形成した。つぎに、全面に第２の多結晶ＳｔをＣＶ
Ｄ法で１５０’ｎｍの厚さに堆厚し、通常の写真蝕刻法
により、溝上部に第２の多結晶Ｓ ｉ ２０７を形成し
た。ここで本実施例では第２の多結晶Ｓｔの幅は２μｍ
とし、第２図（ｃ）に示すように、第１の多結晶Ｓｉの
幅より大きくした。
つぎに、第２図（ｄ）に示すように能動素子となる領域
に２層膜２０３を残し、素子分離領域の露出している２
層膜を通常の写真蝕刻法を用いてドライエツチングして
除去した。
に２層膜２０３を残し、素子分離領域の露出している２
層膜を通常の写真蝕刻法を用いてドライエツチングして
除去した。
本実施例では、Ｐウェル２０５領域の能動素子領域の２
層膜はＳｉの溝内の２ＷＪ膜と不連続とし、またｎウェ
ル２０６領域の能動素子領域の２層膜は連続した構造と
したが、溝領域だけで、素子分離する場合には両者とも
連続としても良い。
層膜はＳｉの溝内の２ＷＪ膜と不連続とし、またｎウェ
ル２０６領域の能動素子領域の２層膜は連続した構造と
したが、溝領域だけで、素子分離する場合には両者とも
連続としても良い。
つぎに、ｐウェル２０５領域の素子分離領域すなわち２
層膜２０３のない領域のＳｉ基板２０１中にチャネルス
トッパとしてボロンをイオン打ち込みした。その後、２
層膜を耐酸化マスクとし、Ｓｉ基板２０１．第１の多結
晶５ｔ２０４の一部、第２の多結晶５ｉ２０７を酸化し
、０．８ μｍのＳｉ０□２０８を成長させた後、露出
している２層膜２０３を除去し、第２図（ｅ）のように
、素子分離領域に５ｉＯｚ ２０８を形成し、能動素子
領域ではＳｉ基板２０１を露出させた。
層膜２０３のない領域のＳｉ基板２０１中にチャネルス
トッパとしてボロンをイオン打ち込みした。その後、２
層膜を耐酸化マスクとし、Ｓｉ基板２０１．第１の多結
晶５ｔ２０４の一部、第２の多結晶５ｉ２０７を酸化し
、０．８ μｍのＳｉ０□２０８を成長させた後、露出
している２層膜２０３を除去し、第２図（ｅ）のように
、素子分離領域に５ｉＯｚ ２０８を形成し、能動素子
領域ではＳｉ基板２０１を露出させた。
その後、通常の半導体装置製造工程に従い、第２図（ｆ
）に示すように、ｎウェル領域にＰチャンネル、ｐウェ
ル領域にｎチャンネルのそれぞれＭｏＳトランジスタを
製造した。
）に示すように、ｎウェル領域にＰチャンネル、ｐウェ
ル領域にｎチャンネルのそれぞれＭｏＳトランジスタを
製造した。
なお、第２図（ｆ）で２０９はゲート５ｉＯｚ膜、２１
０はゲート電極、２１１はパッシベーションのためのリ
ン硅酸ガラス、２１２はアルミ配線。
０はゲート電極、２１１はパッシベーションのためのリ
ン硅酸ガラス、２１２はアルミ配線。
２１３．２１４はそれぞれＰ型、ｎ型型の高濃度不純物
層である。
層である。
本実施例で製造した素子では、ＳｉＯ□２０８の酸化時
に結晶欠陥の発生がなく、Ｐウェル２０５とＳｉ基板２
０１のｐｎ接合は良好であった。また各ウェル内の高濃
度不純物層とウェルの間のｐｎ接合のリーク電流も少な
かった。
に結晶欠陥の発生がなく、Ｐウェル２０５とＳｉ基板２
０１のｐｎ接合は良好であった。また各ウェル内の高濃
度不純物層とウェルの間のｐｎ接合のリーク電流も少な
かった。
さらに、本実施例のようにウェル境界部に深いＳｉ溝を
設けることにより、ＣＭＯ５構造の素子において、寄生
バイポーラのサイリスタ動作により電源端子からアース
に過大電流が流れるラッチアップと呼ばれる異常現象が
起こりにくくなった。
設けることにより、ＣＭＯ５構造の素子において、寄生
バイポーラのサイリスタ動作により電源端子からアース
に過大電流が流れるラッチアップと呼ばれる異常現象が
起こりにくくなった。
実施例３
第１の実施例と同様の方法で、第３図（ａ）に示すよう
に、Ｐ型、比抵抗１０Ω・備のＳｉ基板３０１の表面に
、幅１μｍ、深さ２μｍのＳｔ溝３０２を形成した。さ
らに第１の実施例と同様の方法テ５ｉＯｚと５ｊ３Ｎ４
（７１２層膜３０３をＳｉ溝を含むＳｉ基板３０１の
表面に形成し、さらにその上にＣｖＤ法テ２００ ｎｍ
（７） ５ｉｎ２３０４を形成した。しかる後節１の実
施例と同様の方法で第３図（ｂ）のように溝内にのみ第
１の多結晶５ｔ３０５を埋め込み平坦化した。その後、
第１の多結晶５ｉ３０５にボロンを熱拡散法で導入し、
高濃度のボロンを含む多結晶Ｓｔとした。この溝内の多
結晶Ｓｉｌ＼のボロンの導入はイオン注入法で行なって
もよい。
に、Ｐ型、比抵抗１０Ω・備のＳｉ基板３０１の表面に
、幅１μｍ、深さ２μｍのＳｔ溝３０２を形成した。さ
らに第１の実施例と同様の方法テ５ｉＯｚと５ｊ３Ｎ４
（７１２層膜３０３をＳｉ溝を含むＳｉ基板３０１の
表面に形成し、さらにその上にＣｖＤ法テ２００ ｎｍ
（７） ５ｉｎ２３０４を形成した。しかる後節１の実
施例と同様の方法で第３図（ｂ）のように溝内にのみ第
１の多結晶５ｔ３０５を埋め込み平坦化した。その後、
第１の多結晶５ｉ３０５にボロンを熱拡散法で導入し、
高濃度のボロンを含む多結晶Ｓｔとした。この溝内の多
結晶Ｓｉｌ＼のボロンの導入はイオン注入法で行なって
もよい。
しかる後３５０ｎｍの膜厚の第２の多結晶５１３０６を
表面にＣＶＤ法が堆積し、その後、 １０００℃で３０
分間Ｎ２雰囲気中で熱処理し、第１の多結晶５ｉ３０５
中のボロンを溝上部の第２の多結晶Ｓｉに拡散させ、第
３図（ｃ）に示すようにＰ型導電性を持つ多結晶５ｉ３
０７を形成する。この多結晶５ｉ３０７の幅は、ボロン
の第２の多結晶Ｓｔへの熱拡散がほぼ等方的に進行する
ので第１の多結晶５ｉ３０５の幅よりも広くなる。
表面にＣＶＤ法が堆積し、その後、 １０００℃で３０
分間Ｎ２雰囲気中で熱処理し、第１の多結晶５ｉ３０５
中のボロンを溝上部の第２の多結晶Ｓｉに拡散させ、第
３図（ｃ）に示すようにＰ型導電性を持つ多結晶５ｉ３
０７を形成する。この多結晶５ｉ３０７の幅は、ボロン
の第２の多結晶Ｓｔへの熱拡散がほぼ等方的に進行する
ので第１の多結晶５ｉ３０５の幅よりも広くなる。
しかるのち、ボロン濃度にエツチング速度が強く依存し
、その濃度が高い程エツチング速度が小さくなるエツチ
ング法、本実施例ではヒドラジン液中で多結晶Ｓｉをエ
ツチングする方法を用いて、溝上部の多結晶５ｉ３０７
以外の第２の多結晶５ｉ３０６を除去した。その後、第
３図（ｄ）に示すように露光した部分の５ｘ０２３０４
をエツチングして除去し、さらに、通常の写真蝕刻法を
用いて、能動素子領域以外の２層膜３０３をエツチング
して除去した。
、その濃度が高い程エツチング速度が小さくなるエツチ
ング法、本実施例ではヒドラジン液中で多結晶Ｓｉをエ
ツチングする方法を用いて、溝上部の多結晶５ｉ３０７
以外の第２の多結晶５ｉ３０６を除去した。その後、第
３図（ｄ）に示すように露光した部分の５ｘ０２３０４
をエツチングして除去し、さらに、通常の写真蝕刻法を
用いて、能動素子領域以外の２層膜３０３をエツチング
して除去した。
なお、ここで溝内部には２層膜３０３ ＝ ５１０７゜
３０４が残る。また、第２のボロンを含む多結晶５ｉ３
０７の幅は、第１の多結晶５ｉ３０５（７）幅より大き
いが、最初のＳｔ溝３０２の幅と同程度かそれより小さ
い。第２のボロンを含む多結晶Ｓｔの幅は、第１の多結
晶Ｓｉへのボロンの拡散量や、第２の多結晶Ｓｉへの拡
散の熱処理時間を変えることによって、変化させること
ができる。
３０４が残る。また、第２のボロンを含む多結晶５ｉ３
０７の幅は、第１の多結晶５ｉ３０５（７）幅より大き
いが、最初のＳｔ溝３０２の幅と同程度かそれより小さ
い。第２のボロンを含む多結晶Ｓｔの幅は、第１の多結
晶Ｓｉへのボロンの拡散量や、第２の多結晶Ｓｉへの拡
散の熱処理時間を変えることによって、変化させること
ができる。
しかる後、素子分離領域のＳｉ基板３０１中にチャネル
ストッパーとしてボロンをイオン打ち込みし、２層膜３
０３を耐酸化性マスクとして、Ｓｉ基板３０１．第２の
多結ＪｉｋＳｉ３０７．第１の多結晶５ｉ３０５の一部
を熱酸化し、Ｓｉ０２３０８を成長させた。しかる後、
第３図（ｅ）に示すように、能動素子領域の２層膜を除
去し、Ｓｉ基板表面を露出させる。その後節１の実施例
と同様、半導体装置の製造工程に従って、ゲート絶縁膜
３０９の形成、ゲート電ｆｉ３１０の形成、ソース・ド
レインの高濃度度ｎ型不純物３１１、第１パツシベー・
ジョン膜としてリン硅酸ガラス３１２の形成、コンタク
ト穴開け、アルミ電極３１３の形成を行なって第３図（
ｆ）に示すようにＭＯ８型トランジスタを製造した。
ストッパーとしてボロンをイオン打ち込みし、２層膜３
０３を耐酸化性マスクとして、Ｓｉ基板３０１．第２の
多結ＪｉｋＳｉ３０７．第１の多結晶５ｉ３０５の一部
を熱酸化し、Ｓｉ０２３０８を成長させた。しかる後、
第３図（ｅ）に示すように、能動素子領域の２層膜を除
去し、Ｓｉ基板表面を露出させる。その後節１の実施例
と同様、半導体装置の製造工程に従って、ゲート絶縁膜
３０９の形成、ゲート電ｆｉ３１０の形成、ソース・ド
レインの高濃度度ｎ型不純物３１１、第１パツシベー・
ジョン膜としてリン硅酸ガラス３１２の形成、コンタク
ト穴開け、アルミ電極３１３の形成を行なって第３図（
ｆ）に示すようにＭＯ８型トランジスタを製造した。
本実施例により製造したＭＯ８型トランジスタは、Ｓｉ
Ｏ□膜３０８の成長に伴う転位の発生がなく、ソース・
ドレインの接合特性が良好であった。
Ｏ□膜３０８の成長に伴う転位の発生がなく、ソース・
ドレインの接合特性が良好であった。
また、第１の実施例ではトランジスタとトランジスタの
券離寸法が、設計上１．６ μｍ必要であったのに対し
、本実施例では約１μｍの寸法であり、分離寸法の縮小
ができた。このことは半導体装置の高集積化に有効であ
る。
券離寸法が、設計上１．６ μｍ必要であったのに対し
、本実施例では約１μｍの寸法であり、分離寸法の縮小
ができた。このことは半導体装置の高集積化に有効であ
る。
本発明によれば、半導体基板に溝を形成し、素子を電気
的に分離した方法を用いた半導体装置において、その装
置の製造工程で発生する半導体基板中の結晶欠陥の発生
を防止することができるので、半導体装置のリーク電流
を大幅に低減できる。
的に分離した方法を用いた半導体装置において、その装
置の製造工程で発生する半導体基板中の結晶欠陥の発生
を防止することができるので、半導体装置のリーク電流
を大幅に低減できる。
また、製造工程で発生する結晶欠陥の防止のため、溝上
部に傾斜をもたせる方法に比べ、素子分離寸法を小さく
することができ、半導体装置の高集積化に利用である。
部に傾斜をもたせる方法に比べ、素子分離寸法を小さく
することができ、半導体装置の高集積化に利用である。
なお、実施例では、ＭＯ８型素子について述べたが、本
発明はバイポーラ素子にも適用できる。
発明はバイポーラ素子にも適用できる。
第１図、第２図、第３図は、それぞれ本発明の実施例を
示す半導体装置の製造工程における断面構造の概略を示
す断面図である。 １０１．２０１，３０１・・・半導体基板、１０２゜２
０２．３０２・・・Ｓｉ溝、１０３，２０３゜３０３・
・・ＳｉＯ□とＳｉ３ Ｎ４の２層膜、１０４゜２０４
．３０５・・・第１の多結晶Ｓｔ、１０５゜２０７．３
０６，３０７・・・第２の多結晶Ｓｉ、１０６．２０８
，３０８・・・ ＳｉＯ□ 。 ￥Ｊ１図 第 ２ 図 第 ２ 図 ￥３３図
示す半導体装置の製造工程における断面構造の概略を示
す断面図である。 １０１．２０１，３０１・・・半導体基板、１０２゜２
０２．３０２・・・Ｓｉ溝、１０３，２０３゜３０３・
・・ＳｉＯ□とＳｉ３ Ｎ４の２層膜、１０４゜２０４
．３０５・・・第１の多結晶Ｓｔ、１０５゜２０７．３
０６，３０７・・・第２の多結晶Ｓｉ、１０６．２０８
，３０８・・・ ＳｉＯ□ 。 ￥Ｊ１図 第 ２ 図 第 ２ 図 ￥３３図
Claims (1)
- 【特許請求の範囲】 １、半導体基板に溝を設け、該溝内に絶縁物を介して導
体もしくは半導体を埋め込んで、その表面を酸化して絶
縁物とした素子分離構造を持つ半導体装置において、上
記導体もしくは半導体の溝上部での幅が半導体基板表面
での溝幅の寸法より広い幅に形成された後、その表面が
酸化され絶縁物で形成されていることを特徴とする半導
体装置。 ２、半導体基板の異る導電型領域の境界に上記素子分離
の溝を設けることを特徴とする特許請求の範囲第１項記
載の半導体装置。 ３、半導体基板に設けられた溝内に絶縁物を介して第１
の導体もしくは半導体を埋め込む工程筒２の導体もしく
は半導体を堆積する工程、該第２の導体もしくは半導体
を上記溝の半導体基板表面での溝幅より広い幅に溝上に
残す工程、第２の導体もしくは半導体の少なくとも一部
を酸化する工程を有することを特徴とする半導体装置の
製造方法。 ４、半導体基板に設けられた溝内に絶縁物を介して、第
１のシリコンを埋め込み、該シリコンにｐ型不純物を導
入する工程もしくはｐ型不純物の添加された第１のシリ
コンを埋め込む工程、つぎに、第２のシリコンを堆積す
る工程、熱処理して、上記第１のシリコンに含まれたＰ
型不純物を第２のシリコンの一部に拡散させる工程、Ｐ
型不純物濃度にエツチング速度が依存するエツチング法
で第２のシリコンをエツチングし、上記ｐ型不純物が拡
散された第２のシリコンを残す工程を有することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10451784A JPS60249345A (ja) | 1984-05-25 | 1984-05-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10451784A JPS60249345A (ja) | 1984-05-25 | 1984-05-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60249345A true JPS60249345A (ja) | 1985-12-10 |
Family
ID=14382683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10451784A Pending JPS60249345A (ja) | 1984-05-25 | 1984-05-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60249345A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5581110A (en) * | 1994-07-12 | 1996-12-03 | National Semiconductor Corporation | Integrated circuit with trenches and an oxygen barrier layer |
-
1984
- 1984-05-25 JP JP10451784A patent/JPS60249345A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5581110A (en) * | 1994-07-12 | 1996-12-03 | National Semiconductor Corporation | Integrated circuit with trenches and an oxygen barrier layer |
| US5911109A (en) * | 1994-07-12 | 1999-06-08 | National Semiconductor Corporation | Method of forming an integrated circuit including filling and planarizing a trench having an oxygen barrier layer |
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