KR20000045410A - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 소자분리를 위한 열산화 공정시에 MOSFET의 채널로 예정되어있는 부분상에도 열산화막이 형성되도록하고, 열산화막이 형성된 후에는 이를 마스크로 반도체기판에 저농도 불순 이온주입을 실시하여 LDD 영역을 형성하고, 상기 채널상에 형성된 열산화막을 노출시키는 질화막 패턴을 형성하되 그 측벽이 경사지도록 형성한 후에 상기 질화막 패턴에 의해 노출된 열산화막을 제거하여 채널로 예정된 반도체기판을 노출시킨 후에 그 상부에 게이트산화막을 형성하고, 상기 질화막 패턴 사이의 게이트산화막상에 다결정실리콘층 패턴으로된 게이트전극을 형성한 후, 상기 다결정실리콘층 패턴을 식각 마스크로 양측의 질화막 패턴을 전면 이방성 식각하면 상기 다결정실리콘층 패턴의 역경사진 측벽에 질화막 패턴으로된 스페이서가 형성되며, 상기 다결정실리콘층 패턴양측의 반도체기판에 고농도 이온주입을 실시하여 소오스/드레인영역을 형성하였으므로, MOSFET 형성 공정이 간단해지고, 짧은채널 효과가 방지되며, 펀치쓰루나 채널 누설의 조절이 용이해져 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 모스 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; 이하 MOS FET라 칭함)에서 소자분리를 위한 열산화 공정시 형성된 오목한 홈을 채널로 사용하고, 상기 요홈을 노출시키는 부분이 경사식각된 질화막 패턴을 게이트전극 형성용 마스크로 사용하여 소자의 크기 감소에 따른 채널 폭의 감소 비율이 작아 소자의 고집적화에 유리하고 짧은 채널 효과를 방지할 수 있어 소자 동작의 신뢰성을 향상시킬 수 있으며, 소자의 제조 공정이 간단하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
반도체소자가 고집적화되어 감에 따라 소자의 크기를 감소시키기 위하여 MOSFET의 게이트전극이나 소오스/드레인영역 및 이들과의 콘택등 공정 전반의 디자인 룰이 감소되고 있으나, 게이트전극의 폭과 전기저항은 비례 관계에 있어 폭이 N배 줄어들면 전기 저항이 N배 증가되어 반도체소자의 동작 속도를 떨어뜨리는 문제점이 있다. 따라서 게이트전극의 저항을 감소시키기 위하여 가장 안정적인 MOSFET 특성을 나타내는 폴리실리콘층/산화막 계면의 특성을 이용하여 폴리실리콘층과 실리사이드의 적층 구조인 폴리사이드가 저저항 게이트로서 사용하기도 한다.
또한 p 또는 n형 반도체기판에 n 또는 p형 불순물로 형성되는 pn 접합은 불순물을 반도체기판에 이온주입한 후, 열처리로 활성화시켜 확산영역을 형성한다. 따라서 채널의 폭이 감소된 반도체소자에서는 확산영역으로부터의 측면 확산에 의한 짧은채널효과(short channel effect)를 방지하기 위하여 접합깊이를 얕게 형성하여야 하며, 드레인으로의 전계 집중에 의한 접합 파괴 방지와 열전하효과에 의한 문턱전압 변화를 방지하기 위하여 소오스/드레인 영역을 저농도 불순물 영역을 갖는 엘.디.디(lightly doped drain; 이하 LDD라 칭함) 구조로 형성하는 등의 방법이 사용된다.
종래의 기술에 따른 MOSFET의 제조방법을 살펴보면 다음과 같다.
먼저, p형 실리콘 웨이퍼 반도체 기판상에 게이트산화막을 형성하고, 상기 게이트산화막상에 절연층 패턴인 마스크 산화막이 중첩되어 있는 다결정실리콘층 패턴으로된 게이트전극을 형성한 후, 상기 게이트전극 양측의 반도체기판에 LDD 영역이 되는 저농도 불순물영역을 형성하고, 상기 게이트전극의 측벽에 산화막 스페이서를 형성한 후, 상기 산화막 스페이서 양측의 반도체기판에 고농도 불순물로 소오스/드레인 영역을 형성한다.
상기와 같은 종래 기술에 따른 MOSFET는 채널 폭의 감소에 따른 짧은 채널효과를 방지하기 위하여 이온주입 공정수를 증가시키는 등의 방법을 사용하고 있으나, 이 또한 한계가 있으며, 측면 확산 조절을 위한 열처리 공정에서의 조절이 어려워지고, 채널 누설이나 펀치쓰루의 조절이 어려운 등의 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서 본 발명의 목적은 소자분리를 위한 열처리 공정시 형성된 산화막을 제거하여 채널로 사용하고, 게이트전극 패턴닝을 위한 마스크 공정에서는 채널을 노출시키는 측벽이 경사진 질화막 패턴을 형성하고 다결정실리콘층의 전면 증착 및 화학-기계적 연마(chemical - mechanical polishing; 이하 CMP라 칭함)에 의한 게이트 패턴닝 방법을 사용하여 채널 길이를 증가시키고 게이트전극을 간단하게 형성하여 짧은채널효과를 방지하고 측면 확산 조절을 용이하게 하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
도 1a 내지 도 1g는 본 발명에 따른 반도체소자의 제조공정도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 11 : 패드산화막
12,15 : 질화막 13 : 열산화막
14 : 저농도 불순물영역 16 : 게이트산화막
17 : 다결정실리콘층 18 : 고농도 불순영역
19 : 층간절연막 20 : 콘택홀
21 : 금속배선
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법의 특징은,
반도체기판상에 패드산화막과 제1질화막을 순차적으로 형성하는 공정과,
상기 반도체기판에서 소자분리영역과 채널영역으로 예정되어있는 부분상의 제1질화막을 제거하여 제1질화막 패턴을 형성하는 공정과,
상기 제1질화막 패턴에 의해 노출되어있는 반도체기판을 열산화시켜 소자분리 산화막이 되는 열산화막을 형성하는 공정과,
상기 제1질화막 패턴을 제거하는 공정과,
상기 열산화막 양측의 반도체기판에 LDD 영역을 형성하는 공정과,
상기 구조의 전표면에 제2질화막을 형성하는 공정과,
상기 반도체기판에서 채널로 예정되어있는 부분상의 제2질화막을 경사식각하여 채널상에 형성된 열산화막을 노출시키는 경사진 측벽을 갖는 제2질화막 패턴을 형성하는 공정과,
상기 노출된 채널영역상의 열산화막을 제거하여 반도체기판을 노출시키는 공정과,
상기 반도체기판상에 게이트산화막을 형성하는 공정과,
상기 구조의 전표면에 다결정실리콘층을 형성하는 공정과,
상기 제2질화막 패턴 상부에 형성된 다결정실리콘층을 제거하여 제2질화막 패턴에 의해 노출되어있는 게이트산화막상에 다결정실리콘층 패턴으로된 게이트전극을 형성하는 공정과,
상기 다결정실리콘층 패턴을 마스크로 제2질화막을 제거하여 다결정실리콘층 패턴의 역경사진 측벽에 제2질화막 패턴으로된 스페이서가 남도록하는 공정과,
상기 다결정실리콘층 패턴에 의해 노출되어 있는 반도체기판의 LDD영역상에 소오스/드레인영역을 형성하는 공정을 구비함에 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 미세패턴 제조방법에 대하여 상세히 설명을 하기로 한다.
도 1a 내지 도 1g는 본 발명에 따른 반도체소자의 제조공정도이다.
먼저, 실리콘 웨이퍼등의 반도체기판(10)상에 소자분리를 위한 열산화 마스크가 되는 패드산화막(11)과 제1질화막(12)을 순차적으로 열산화 및 화학기상증착(Chemical Vapor Deposition; 이하 CVD라 칭함) 방법으로 형성하고, 상기 반도체기판(10)에서 소자분리영역과 게이트전극 하부의 채널영역으로 예정되어 있는 부분상의 제1질화막(12)을 사진식각하여 제거한 후, 상기 노출되어있는 반도체기판(10)을 열산화시켜 소자분리 산화막과 채널 상부 산화막이 되는 열산화막(13)을 형성한다. (도 1a 참조).
그다음 상기 제1질화막(12) 패턴을 제거하고, 상기 열산화막에 의해 노출되어있는 반도체기판(10)에 n 또는 p형 불순물로 LDD 이온주입을 실시하여 저농도 불순물영역(14)을 형성한다. (도 1b 참조).
그 후, 상기 구조의 전표면에 제2질화막(15)을 형성하고, 상기 열산화막(13)에서 채널상에 형성된 부분 상의 제2질화막(15)을 사진 식각하여 열산화막(13)을 노출시키되, 상기 제2질화막(15)의 측벽에 경사가 지도록 식각하고, 상기 노출되어있는 열산화막(13)을 제거하여 채널로 예정된 반도체기판(10)을 노출시킨다. (도 1c 참조).
그다음 상기 노출되어있는 반도체기판(10)상에 게이트산화막(16)을 형성하고, 상기 구조의 전표면에 게이트전극이 되는 다결정실리콘층(17)을 CVD 등의 방법으로 형성한다. 이때 상기 다결정실리콘층(17)은 제2질화막(15) 패턴의 상부에도 형성된다. (도 1d 참조).
그후, 상기 제2질화막(15) 패턴 상부에 형성된 다결정실리콘층(17)을 전면 식각이나 CMP등의 방법으로 제거하여 제2질화막(15) 패턴에 의해 노출되어있는 게이트산화막(6)상에 다결정실리콘층(17) 패턴으로된 게이트전극을 형성한다. (도 1e 참조).
그다음 상기 다결정실리콘층(17) 패턴을 식각 마스크로하여 상기 제2질화막(15) 패턴을 전면 이방성 식각하여 제거하면, 상기 역으로 경사진 다결정실리콘층(17) 패턴의 측벽에 제2질화막(15) 패턴으로된 스페이서가 남게된다.
그후, 상기 다결정실리콘층(17) 패턴 양측의 저농도 불순물영역(14)에 n 또는 p 형 불순물로 고농도 불순영역(18)을 형성하여 소오스/드레인영역을 완성한다. (도 1f 참조).
그다음 상기 구조의 전표면에 층간절연막(19)을 형성하고, 상기 고농도 불순물영역(18)을 노출시키는 콘택홀(20)을 형성하고, 상기 콘택홀(20)을 통하여 상기 고농도 불순물영역(18)과 접촉되는 금속배선(21)을 형성한다. ( 도 1g 참조).
상기한 바와같이 본 발명에 따른 반도체소자의 제조방법은, 소자분리를 위한 열산화 공정시에 MOSFET의 채널로 예정되어있는 부분상에도 열산화막이 형성되도록하고, 열산화막이 형성된 후에는 이를 마스크로 반도체기판에 저농도 불순 이온주입을 실시하여 LDD 영역을 형성하고, 상기 채널상에 형성된 열산화막을 노출시키는 질화막 패턴을 형성하되 그 측벽이 경사지도록 형성한 후에 상기 질화막 패턴에 의해 노출된 열산화막을 제거하여 채널로 예정된 반도체기판을 노출시킨 후에 그 상부에 게이트산화막을 형성하고, 상기 질화막 패턴 사이의 게이트산화막상에 다결정실리콘층 패턴으로된 게이트전극을 형성한 후, 상기 다결정실리콘층 패턴을 식각 마스크로 양측의 질화막 패턴을 전면 이방성 식각하면 상기 다결정실리콘층 패턴의 역경사진 측벽에 질화막 패턴으로된 스페이서가 형성되며, 상기 다결정실리콘층 패턴양측의 반도체기판에 고농도 이온주입을 실시하여 소오스/드레인영역을 형성하였으므로, MOSFET 형성 공정이 간단해지고, 짧은채널 효과가 방지되며, 게이트폭이 길어져 드레인 전압에 의한 DIBL(drain induced barrier lowinr)등의 현상을 방지하여 드레인전압에 의한 누설전류을 방지하여, 게이트에 의한 트랜지스터의 동작 조절을 용이하게 하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (1)
- 반도체기판상에 패드산화막과 제1질화막을 순차적으로 형성하는 공정과,상기 반도체기판에서 소자분리영역과 채널영역으로 예정되어있는 부분상의 제1질화막을 제거하여 제1질화막 패턴을 형성하는 공정과,상기 제1질화막 패턴에 의해 노출되어있는 반도체기판을 열산화시켜 소자분리 산화막이 되는 열산화막을 형성하는 공정과,상기 제1질화막 패턴을 제거하는 공정과,상기 열산화막 양측의 반도체기판에 LDD 영역을 형성하는 공정과,상기 구조의 전표면에 제2질화막을 형성하는 공정과,상기 반도체기판에서 채널로 예정되어있는 부분상의 제2질화막을 경사식각하여 채널상에 형성된 열산화막을 노출시키는 경사진 측벽을 갖는 제2질화막 패턴을 형성하는 공정과,상기 노출된 채널영역상의 열산화막을 제거하여 반도체기판을 노출시키는 공정과,상기 반도체기판상에 게이트산화막을 형성하는 공정과,상기 구조의 전표면에 다결정실리콘층을 형성하는 공정과,상기 제2질화막 패턴 상부에 형성된 다결정실리콘층을 제거하여 제2질화막 패턴에 의해 노출되어있는 게이트산화막상에 다결정실리콘층 패턴으로된 게이트전극을 형성하는 공정과,상기 다결정실리콘층 패턴을 마스크로 제2질화막을 제거하여 다결정실리콘층 패턴의 역경사진 측벽에 제2질화막 패턴으로된 스페이서가 남도록하는 공정과,상기 다결정실리콘층 패턴에 의해 노출되어 있는 반도체기판의 LDD영역상에 소오스/드레인영역을 형성하는 공정을 구비하는 반도체소자의 제조방법.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100467812B1 (ko) * | 2002-05-07 | 2005-01-24 | 동부아남반도체 주식회사 | 반도체 소자 및 그 제조 방법 |
| US7883747B2 (en) * | 2006-09-18 | 2011-02-08 | Ju Cheol Yun | Method for manufacturing sharp spine-shaped projections on ceramic |
-
1998
- 1998-12-30 KR KR10-1998-0061968A patent/KR100479820B1/ko not_active IP Right Cessation
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| KR100467812B1 (ko) * | 2002-05-07 | 2005-01-24 | 동부아남반도체 주식회사 | 반도체 소자 및 그 제조 방법 |
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| KR100479820B1 (ko) | 2005-06-08 |
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