KR100557537B1 - 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 다결정실리콘층패턴과 금속층패턴의 적층구조로 형성되는 게이트전극의 측벽에 확산을 방지하는 금속층 스페이서와 다결정실리콘층 스페이서를 형성하는 경우, 상기 금속층 스페이서 형성 후 노출되는 반도체기판 및 게이트절연막을 선택적으로 산화하여 소정 두께의 선택적 산화막(selective oxide layer)을 형성함으로써 후속공정으로 형성되는 소오스/드레인영역 간을 전기적으로 절연할 수 있고, 게이트절연막의 보상으로 GIDL(gate-induced drain leakage) 전류를 감소시켜 누설전류 특성을 개선하고, LDD영역의 전계를 완화시켜 핫 캐리어(hot carrier) 특성을 개선시키며 그에 따른 소자의 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 제조방법에 의한 공정 단면도.
도 2a 내지 도 2c 는 본 발명에 따른 반도체소자의 제조방법에 의한 공정 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11, 12 : 반도체기판 13, 14 : 게이트절연막
15, 16 : 다결정실리콘층패턴 17, 18 : 금속층패턴
19, 20 : 마스크절연막패턴 21, 22 : LDD 영역
23, 26 : 금속층 스페이서 24 : 선택적 산화막
25, 28 : 다결정실리콘층 스페이서 27, 32 : 소오스/드레인영역
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게 다결정실리콘층패턴과 금속층패턴의 적층구조로 구성되는 게이트전극의 형성공정에서 상기 적층구조 측벽에 다결정실리콘층 스페이서 간에 확산을 방지하는 금속층 스페이서 형성 후 노출되는 반도체기판 및 게이트절연막을 선택적으로 열산화하여 상기 금속층 스페이서 형성 시 손상된 게이트절연막을 보상하고, 소오스/드레인영역 간에 쇼트되는 것을 방지하는 반도체소자의 제조방법에 관한 것이다.
반도체소자가 고집적화되어 감에 따라 모스 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; 이하 MOS FET라 칭함)의 게이트 전극도 폭이 줄어들고 있으나, 게이트 전극의 폭이 N배 줄어들면 게이트 전극의 전기 저항이 N배 증가되어 반도체소자의 동작 속도를 떨어뜨리는 문제점이 있다. 따라서, 게이트 전극의 저항을 감소시키기 위하여 가장 안정적인 MOSFET 특성을 나타내는 다결정실리콘층/산화막 계면의 특성을 이용하여 다결정실리콘층과 실리사이드의 적층 구조인 폴리사이드가 저 저항 게이트로서 사용된다.
일반적으로 반도체 회로를 구성하는 트랜지스터의 기능에서 가장 중요한 기능은 전류구동능력이며, 이를 고려하여 MOS FET의 채널 폭을 조정한다. 가장 널리 쓰이는 MOS FET는 게이트 전극으로 불순물이 도핑된 다결정실리콘층을 사용하고, 소오스/드레인 영역은 반도체기판상에 불순물이 도핑된 확산 영역이 사용된다. 여기서 게이트 전극의 면저항은 약 30∼70Ω/□ 정도이며, 소오스/드레인 영역의 면저항은 N+의 경우에는 약 70∼150Ω/□, P+의 경우 약 100∼250Ω/□ 정도이며, 게이트 전극이나 소오스/드레인 영역 상에 형성되는 콘택의 경우에는 콘택 저항이 하나의 콘택당 약 30∼70Ω/□ 정도이다.
이와 같이 게이트 전극과 소오스/드레인 영역의 높은 면저항 및 콘택 저항을 감소시키기 위하여 살리사이드(salicide; self-aligned silicide) 방법이나 선택적 금속막 증착 방법으로 게이트전극과 소오스/드레인 영역의 상부에만 금속 실리사이드막을 형성하여 MOS FET의 전류구동능력을 증가시켰다. 이러한 실리사이드중에서 TiSi2는 저항이 가장 낮고, 비교적 열 안정성이 우수하고 제조방법이 용이하여 가장 각광받고 있다.
Ti 실리사이드를 사용하면 게이트전극과 소오스/드레인 영역의 면저항을 약 5Ω/□, 콘택 저항은 콘택당 약 3Ω/□ 이하로 현저하게 감소되어 MOSFET의 전류구동능력이 40% 이상 증가되므로 MOSFET의 고집적화가 가능하다.
또한, 기가급 이상의 DRAM 소자나, 고집적화와 동시에 고속동작이 요구되는 로직 소자에서는 다결정실리콘층패턴과 금속층패턴의 적층구조의 게이트 전극이 사용되고 있다.
이하, 첨부된 도면을 참고로 하여 종래 기술에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 제조방법에 의한 공정 단면도이다.
먼저, 반도체기판(11) 상부에 게이트 절연막(13), 다결정실리콘층, 금속층 및 마스크절연막의 적층구조를 형성한다.
다음, 게이트전극을 정의하는 게이트전극 마스크를 식각마스크로 상기 적층구조를 식각하여 마스크절연막패턴(19), 금속층패턴(17) 및 다결정실리콘층패턴(15)의 적층구조패턴을 형성한다. 이때, 상기 식각공정으로 상 기 게이트절연막(13)이 식각될 수 있다. 상기 금속층패턴(17)과 다결정실리콘층패턴(15)이 게이트전극이다.
그 다음, 상기 적층구조패턴의 양측 반도체기판(11)에 저농도의 불순물을 이온주입하여 LDD 영역(21)을 형성한다. (도 1a 참조)
다음, 상기 적층구조패턴의 측벽에 금속층 스페이서(23)를 형성한다. 이때, 상기 금속층 스페이서(23)는 상기 금속층패턴(17)과 후속공정으로 형성될 다결정실리콘층 스페이서 간에 확산방지막으로 사용된다. (도 1b 참조)
그 다음, 상기 금속층 스페이서(23)의 측벽에 다결정실리콘층 스페이서(25)를 형성한다.
그 후, 상기 다결정실리콘층 스페이서(25)의 양측 반도체기판(11)에 고농도의불순물을 이온주입하여 소오스/드레인영역(27)을 형성한다. (도 1c 참조)
상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 게이트전극의 측벽에 형성되는 다결정실리콘층 스페이서가 후속 열처리공정에서 게이트전극을 구성하는 금속층패턴과 반응하여 실리사이드화되고, 그로 인하여 상기 금속층 패턴과 다결정실리콘층 스페이서 계면이 불균일해지고, 실리사이드화가 심하면 다결정실리콘층 스페이서 상부 전체가 실리사이드화되어 후속 세정공정에서 제거되고, 상기 금속층패턴이 드러나 오염을 일으킬 수 있다.
이를 해결하기 위하여 게이트전극을 정의하는 식각공정 후 실리사이드화를 방지하기 위하여 금속층을 형성하고, 상기 금속층을건식식각하여 금속층 스페이서를 형성하였으나, 게이트절연막이 손상되어 소자의 신뢰성(reliability)을 저하시 키고, 과도식각되는 경우 게이트절연막이 모두 제거되어 다결정실리콘층 스페이서를 통해 소오스/드레인영역 간에 쇼트(short)가 발생하여 소자의 동작이 불가능해지는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점들을 해결하기 위하여, 반도체기판 상부에 게이트절연막, 다결정실리콘층패턴과 금속층패턴으로 구성되는 게이트전극 및 마스크절연막패턴의 적층구조를 형성하고, 상기 적층구조 측벽에 확산방지층인 금속층 스페이서를 형성한 다음, 상기 금속층 스페이서 양측에 노출되는 반도체기판을 선택적으로 산화시켜 선택적 산화막을 형성함으로써 상기 금속층 스페이서 형성 시 손상된 게이트절연막을 보상하고, 후속공정으로 형성되는 소오스/드레인영역 간의 쇼트를 방지하여 소자의 동작 특성 및 신뢰성을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상부에 게이트절연막, 다결정실리콘층패턴, 금속층패턴 및 마스크절연막패턴의 적층구조를 형성하는 공정과,
상기 적층구조 양측 반도체기판에 저농도의 불순물을 이온주입하여 LDD 영역을 형성하는 공정과,
상기 적층구조의 측벽에 확산방지층인 금속층 스페이서를 형성하는 공정과,
상기 금속층 스페이서 양측에 노출되는 반도체기판 표면을 선택적으로 산화 하여 선택적 산화막을 형성하는 공정과,
상기 금속층 스페이서 양측에 다결정실리콘층 스페이서를 형성하는 공정과,
상기 다결정실리콘층 스페이서 양측 반도체기판에 고농도의 불순물을 이온주입하여 소오스/드레인전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2c 는 본 발명에 따른 반도체소자의 제조방법에 의한 공정 단면도이다.
먼저, 반도체기판(12) 상부에 게이트 절연막(14), 다결정실리콘층, 금속층 및 마스크절연막의 적층구조를 형성한다.
다음, 게이트전극을 정의하는 게이트전극 마스크를 식각마스크로 상기 적층구조를 식각하여 마스크절연막패턴(20), 금속층패턴(18) 및 다결정실리콘층패턴(16)의 적층구조 패턴을 형성한다. 이때, 상기 식각공정으로 상기 게이트절연막(14)이 소정 두께 식각될 수 있다. 상기 금속층패턴(18)과 다결정실리콘층패턴(16)이 게이트전극이다.
삭제
그 다음, 상기 적층구조 패턴의 양측 반도체기판(11)에 저농도의 불순물을 이온주입하여 LDD 영역(22)을 형성한다. (도 2a 참조)
다음, 상기 적층구조패턴의 측벽에 금속층 스페이서(26)를 형성한다. 이때, 상기 금속층 스페이서(26)는 상기 금속층패턴(18)과 후속공정으로 형성될 다결정실리콘층 스페이서 간에 확산방지막으로 사용되며, 텅스텐 질화막 또는 티타늄 질화막으로 형성하는 것이 바람직하다. (도 2b 참조)
그 다음, 상기 금속층 스페이서(26)의 양측에 노출되는 반도체기판(12)을 선 택적으로 산화하여 선택적 산화막(24)을 소정 두께 형성한다. 이때, 상기 선택적 산화막(24)은 상기 금속층 스페이서(26)를 형성하는 공정에서 손상된 반도체기판(12) 및 게이트절연막(14)을 보상한다. 또한, 후속공정으로 형성되는 소오스/드레인영역을 전기적으로 절연하는 역할을 한다.
다음, 상기 금속층 스페이서(26)의 측벽에 다결정실리콘층 스페이서(28)를 형성한다.
그 후, 상기 다결정실리콘층 스페이서(28)의 양측 반도체기판(12)에 고농도의 불순물을 이온주입하여 소오스/드레인영역(32)을 형성한다.(도 2c 참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 다결정실리콘층패턴과 금속층패턴의 적층구조로 형성되는 게이트전극의 측벽에 확산을 방지하는 금속층 스페이서와 다결정실리콘층 스페이서를 형성하는 경우, 상기 금속층 스페이서 형성 후 노출되는 반도체기판 및 게이트절연막을 선택적으로 산화하여 소정 두께의 선택적 산화막(selective oxide layer)을 형성함으로써 후속공정으로 형성되는 소오스/드레인영역 간을 전기적으로 절연할 수 있고, 게이트절연막의 보상으로 GIDL(gate-induced drain leakage) 전류를 감소시켜 누설전류 특성을 개선하고, LDD영역의 전계를 완화시켜 핫 캐리어(hot carrier) 특성을 개선시키며 그에 따른 소자의 신뢰성을 향상시키는 이점이 있다.

Claims (2)

  1. 반도체기판 상부에 게이트절연막, 다결정실리콘층패턴, 금속층패턴 및 마스크절연막패턴의 적층구조를 형성하는 공정과,
    상기 적층구조 양측 반도체기판에 저농도의 불순물을 이온주입하여 LDD 영역을 형성하는 공정과,
    상기 적층구조의 측벽에 확산방지층인 금속층 스페이서를 형성하는 공정과,
    상기 금속층 스페이서 양측에 노출되는 반도체기판 표면을 선택적으로 산화하여 선택적 산화막을 형성하는 공정과,
    상기 금속층 스페이서 양측에 다결정실리콘층 스페이서를 형성하는 공정과,
    상기 다결정실리콘층 스페이서 양측 반도체기판에 고농도의 불순물을 이온주입하여 소오스/드레인영역을 형성하는 공정을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 소오스/드레인영역은 상기 선택적 산화막에 의해 절연되는 것을 특징으로 하는 반도체소자의 제조방법.
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