KR100583100B1 - 반도체소자의 비트라인 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 비트라인 형성방법에 관한 것으로서, 모스전계효과 트랜지스터가 형성되어 있는 반도체기판 상부에 비트라인 콘택이 구비된 제1층간절연막을 형성하고, 상기 비트라인 콘택과 접속되는 비트라인 콘택패드를 형성한 다음, 전체표면 상부에 제2층간절연막을 형성하여 평탄화시킨 후 다마신(damascene)공정으로 상기 비트라인 콘택 패드를 노출시키는 비트라인으로 예정되는 제2층간절연막 패턴을 형성하고 비트라인용 금속층을 증착한 다음, 상기 비트라인용 금속층을 식각하여 상기 비트라인 콘택패드와 접속되는 금속비트라인을 형성함으로써 비트라인의 면저항을 저하시켜 소자의 동작속도 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집집적화를 가능하게 하는 기술이다.

Description

반도체소자의 비트라인 형성방법{Forming method for bit line of semiconductor device}

도 1a 내지 도 1d 는 본 발명의 제1실시예에 따른 반도체소자의 비트라인 형성방법을 도시한 단면도.

도 1e 는 도 1d 의 평면도.

도 2a 및 도 2b 는 본 발명의 제2실시예에 따른 반도체소자의 비트라인 형성방법을 도시한 단면도.

<도면의 주요 부분에 대한 부호의 설명〉

11, 12 : 반도체기판 13, 14 : 게이트 전극

15, 16 : 마스크절연막 17, 18 : 절연막 스페이서

19, 20 : 제1층간절연막 21, 22 : 비트라인 콘택

23, 24 : 비트라인 콘택패드 25, 26 : 제2층간절연막

27a, 28a : 비트라인용 금속층 27b, 28b : 금속비트라인

본 발명은 반도체소자의 비트라인 형성방법에 관한 것으로서, 특히 비트라인 콘택을 형성하고, 상기 비트라인 콘택과 접속되는 비트라인 콘택패드를 형성하여 공정마진을 확보한 다음, 상기 비트라인 콘택패드와 접속되는 금속비트라인을 형성하는 반도체소자의 비트라인 형성방법에 관한 것이다.

반도체소자가 고집적화되어 감에 따라 모스 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; 이하 MOS FET라 칭함)의 게이트 전극도 폭이 줄어들고 있으나, 게이트 전극의 폭이 N배 줄어들면 게이트 전극의 전기 저항이 N배 증가되어 반도체소자의 동작 속도를 떨어뜨리는 문제점이 있다. 따라서 게이트 전극의 저항을 감소시키기 위하여 가장 안정적인 MOSFET 특성을 나타내는 다결정실리콘층/산화막 계면의 특성을 이용하여 다결정실리콘층과 실리사이드의 적층 구조인 폴리사이드가 저 저항 게이트로서 사용된다.

일반적으로 반도체 회로를 구성하는 트랜지스터의 기능에서 가장 중요한 기능은 전류구동능력이며, 이를 고려하여 MOS FET의 채널 폭을 조정한다. 가장 널리 쓰이는 MOS FET는 게이트 전극으로 불순물이 도핑된 다결정실리콘층을 사용하고, 소오스/드레인 영역은 반도체기판상에 불순물이 도핑된 확산 영역이 사용된다. 여기서 게이트 전극의 면저항은 약 30∼70Ω/□ 정도이며, 소오스/드레인 영역의 면저항은 N+의 경우에는 약 70∼150Ω/□, P+의 경우 약 100∼250Ω/□ 정도이며, 게이트 전극이나 소오스/드레인 영역 상에 형성되는 콘택의 경우에는 콘택 저항이 하나의 콘택당 약 30∼70Ω/□ 정도이다.

상기와 같이 게이트 전극과 소오스/드레인 영역의 높은 면저항 및 콘택 저항을 감소시키기 위하여 살리사이드(salicide; self-aligned silicide) 방법이나 선택적 금속층 증착 방법으로 게이트전극과 소오스/드레인 영역의 상부에만 금속 실리사이드막을 형성하여 MOSFET의 전류구동능력을 증가시켰다.

그러나, 종래기술에 따른 반도체소자의 비트라인 형성방법은 반도체소자가 고집적화되어 감에 따라 종횡비(aspect ratio)가 높아지고 비트라인의 선폭 감소로 인하여 다결정실리콘층/금속실리사이드층의 적층구조를 갖는 비트라인은 높은 면저항(Rs)을 갖게 되어 소자의 동작특성을 저하시키는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 비트라인 콘택을 형성하고, 상기 비트라인 콘택과 접속되되, 상기 비트라인보다 면적이 넓은 비트라인 콘택 패드를 형성한 다음, 다마신공정을 사용하여 금속비트라인을 형성하여 높은 면저항과 높은 종횡비를 극복하는 반도체소자의 비트라인 형성방법을 제공함에 있다.

이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 비트라인 형성방법은,
모스전계효과 트랜지스터가 구비된 반도체기판 상부에 다결정실리콘층의 비트라인 콘택이 구비된 제1층간절연막을 형성하는 공정과,
상기 비트라인 콘택에 선택적으로 다결정실리콘층을 성장시켜 비트라인 콘택패드를 형성하는 공정과,
전체표면 상부에 제2층간절연막을 형성하는 공정과,
비트라인 마스크를 식각마스크로 사용하여 상기 제2층간절연막을 식각하여 상기 비트라인 콘택패드를 노출시키는 홈을 형성하는 공정과,
전체표면 상부에 비트라인용 금속층을 형성하는 공정과,

상기 비트라인용 금속층을 식각하여 상기 홈에 매립되며 상기 비트라인 콘택패드와 접속되는 금속비트라인을 형성하는 공정
을 포함하는 것을 제1특징으로 한다.

삭제

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이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 비트라인 형성방법은,

모스전계효과 트랜지스터가 구비된 반도체기판 상부에 다결정실리콘층의 비트라인 콘택이 구비된 제1층간절연막을 형성하는 공정과,

전체표면 상부에 다결정실리콘층을 형성하는 공정과,

상기 비트라인 콘택패드로 예정되는 부분을 보호하는 비트라인 콘택패드 마스크를 식각마스크로 상기 다결정실리콘층을 식각하여 상기 비트라인 콘택과 접속되는 비트라인 콘택패드를 형성하는 공정과,

전체표면 상부에 제2층간절연막을 형성하는 공정과,

비트라인으로 예정되는 부분을 노출시키는 비트라인 마스크를 식각마스크로 사용하여 상기 제2층간절연막을 식각하여 상기 비트라인 콘택패드를 노출시키는 홈을 형성하는 공정과,

전체표면 상부에 비트라인용 금속층을 형성하는 공정과,

상기 비트라인용 금속층을 식각하여 상기 홈에 매립되어 상기 비트라인 콘택패드와 접속되는 금속비트라인을 형성하는 공정
을 포함하는 것을 제2특징으로 한다.

이하, 본 발명에 따른 반도체소자의 비트라인 형성방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.

도 1a 내지 도 1d 는 본 발명의 제1실시예에 따른 반도체소자의 비트라인 형성방법을 도시한 단면도이다.

먼저, 반도체기판(11)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록 한 후, 상기 반도체기판(11)에서 소자분리 영역으로 예정되어 있는 부분상에 소자분리 절연막(도시안됨)을 형성한다.

다음, 상기 반도체기판(11) 상부에 게이트 절연막(도시안됨)을 형성하고, 그 상부에 게이트 전극(13)을 형성한다. 상기 게이트 전극(13)의 상부에는 마스크절연막(15)이 적층되어 있다.

그 다음, 상기 게이트 전극(13)의 양쪽 반도체기판(11)에 저농도의 불순물을 이온주입하여 LDD영역(도시안됨)을 형성한다.

그리고, 상기 게이트 전극(13)과 마스크절연막(15)의 측벽에 절연막 스페이서(17)를 형성한 다음, 상기 절연막 스페이서(17)의 양쪽 반도체기판(11)에 고농도의 불순물을 이온주입하여 소오스/드레인영역(도시안됨)을 형성한다.

다음, 전체표면 상부에 BPSG막 등으로 제1층간절연막(19)을 형성한다.

그 다음, 비트라인 콘택으로 예정되는 부분을 노출시키는 비트라인 콘택마스크(도시안됨)를 식각마스크로 상기 제1층간절연막(19)을 식각하여 비트라인 콘택홀(도시안됨)을 형성한다.

다음, 전체표면 상부에 도전층을 형성하고, 상기 도전층을 전면식각 또는 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정으로 식각하여 상기 비트라인 콘택홀을 매립하는 비트라인 콘택(21)을 형성한다. 이때, 상기 도전층은 다결정실리콘층으로 형성한다. (도 1a 참조)

그 다음, 상기 비트라인 콘택(21)에 선택적으로 다결정실리콘층을 에피성장시켜 비트라인 콘택패드(23)를 형성한다. 이때, 상기 비트라인 콘택패드(23)는 비트라인 콘택(21)보다 넓게 형성된다.

그 후, 전체표면 상부에 제2층간절연막(25)을 형성하여 평탄화시키되, 상기 제2층간절연막(25)은 상기 비트라인 콘택패드(23)에 대해 식각선택비가 높은 물질으로 형성한다. (도 1b참조)

다음, 비트라인으로 예정되는 부분을 노출시키는 비트라인 마스크를 식각마스크로 사용한 식각공정으로 상기 제2층간절연막(25)을 식각하여 상기 비트라인 콘택패드(23)를 노출시키는 홈(도시안됨)을 형성한다.

그 다음, 전체표면 상부에 비트라인용 금속층(27a)을 형성한다. 상기 비트라인용 금속층(27a)은 텅스텐막 또는 알루미늄막으로 형성한다. (도 1c참조)

그 후, 상기 비트라인용 금속층(27a)을 전면식각 또는 CMP공정으로 제거하여 상기 홈에 매립되어 상기 비트라인 콘택패드(23)와 접속되는 금속비트라인(27b)을 형성한다. (도 1d참조)

도 1e 는 상기와 같은 방법으로 형성된 도 1d 의 평면도로서, 비트라인 콘택패드가 넓게 형성되어 후속공정으로 형성된 금속비트라인의 공정마진을 향상시키는 것을 나타낸다.

도 2a 및 도 2b 는 본 발명의 제2실시예에 따른 반도체소자의 비트라인 형성방법을 도시한 단면도로서, 도 1a 까지의 공정을 실시한 다음, 전체표면 상부에 다결정실리콘층(도시안됨)을 형성하고 비트라인 콘택패드로 예정되는 부분을 보호하는 비트라인 콘택패드 마스크를 식각마스크로 사용하여 상기 다결정실리콘층을 식각함으로써 비트라인 콘택(22)과 접속되는 비트라인 콘택패드(24)를 형성하고, 제1실시예와 같은 후속공정을 실시하여 금속비트라인(28)을 형성하는 것을 도시한다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 비트라인 형성방법은, 모스전계효과 트랜지스터가 형성되어 있는 반도체기판 상부에 비트라인 콘택이 구비된 제1층간절연막을 형성하고, 상기 비트라인 콘택과 접속되는 비트라인 콘택패드를 형성한 다음, 전체표면 상부에 제2층간절연막을 형성하여 평탄화시킨 후 다마신공정으로 상기 비트라인 콘택 패드를 노출시키는 비트라인으로 예정되는 제2층간절연막 패턴을 형성하고 비트라인용 금속층을 증착한 다음, 상기 비트라인용 금속층을 식각하여 상기 비트라인 콘택패드와 접속되는 금속비트라인을 형성함으로써 비트라인의 면저항을 저하시켜 소자의 동작속도 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 이점이 있다.

Claims (8)

1. 모스전계효과 트랜지스터가 구비된 반도체기판 상부에 다결정실리콘층의 비트라인 콘택이 구비된 제1층간절연막을 형성하는 공정과,

   상기 비트라인 콘택에 선택적으로 다결정실리콘층을 성장시켜 비트라인 콘택패드를 형성하는 공정과,

   전체표면 상부에 제2층간절연막을 형성하는 공정과,

   비트라인 마스크를 식각마스크로 사용하여 상기 제2층간절연막을 식각하여 상기 비트라인 콘택패드를 노출시키는 홈을 형성하는 공정과,

   전체표면 상부에 비트라인용 금속층을 형성하는 공정과,

   상기 비트라인용 금속층을 식각하여 상기 홈에 매립되며 상기 비트라인 콘택패드와 접속되는 금속비트라인을 형성하는 공정

   을 포함하는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
2. 제 1 항에 있어서,

   상기 제2층간절연막은 상기 비트라인 콘택패드에 대해 식각선택비가 높은 물질으로 형성하는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
3. 제 1 항에 있어서,

   상기 금속층은 텅스텐막 또는 알루미늄막으로 형성하는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
4. 제 1 항에 있어서,

   상기 금속비트라인은 상기 비트라인용 금속층을 전면식각 또는 화학적 기계적 연마공정으로 식각하여 형성하는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
5. 모스전계효과 트랜지스터가 구비된 반도체기판 상부에 다결정실리콘층의 비트라인 콘택이 구비된 제1층간절연막을 형성하는 공정과,

   전체표면 상부에 다결정실리콘층을 형성하는 공정과,

   상기 비트라인 콘택패드로 예정되는 부분을 보호하는 비트라인 콘택패드 마스크를 식각마스크로 상기 다결정실리콘층을 식각하여 상기 비트라인 콘택과 접속되는 비트라인 콘택패드를 형성하는 공정과,

   전체표면 상부에 제2층간절연막을 형성하는 공정과,

   비트라인으로 예정되는 부분을 노출시키는 비트라인 마스크를 식각마스크로 사용하여 상기 제2층간절연막을 식각하여 상기 비트라인 콘택패드를 노출시키는 홈을 형성하는 공정과,

   전체표면 상부에 비트라인용 금속층을 형성하는 공정과,

   상기 비트라인용 금속층을 식각하여 상기 홈에 매립되어 상기 비트라인 콘택패드와 접속되는 금속비트라인을 형성하는 공정

   을 포함하는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
6. 제 5 항에 있어서,

   상기 제2층간절연막은 상기 비트라인 콘택패드에 대해 식각선택비가 높은 물질으로 형성하는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
7. 제 5 항에 있어서,

   상기 금속층은 텅스텐막 또는 알루미늄막으로 형성하는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.
8. 제 5 항에 있어서,

   상기 금속비트라인은 상기 비트라인용 금속층을 전면식각 또는 화학적 기계적 연마공정으로 식각하여 형성하는 것을 특징으로 하는 반도체소자의 비트라인 형성방법.

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