KR100357195B1 - 반도체 소자의 콘택 배선 형성방법 - Google Patents
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Abstract
본 발명은 콘택홀 형성시 오버 에치에 의한 기판의 손상을 방지하여 누설 전류의 유발을 줄이도록 한 반도체 소자의 콘택 배선 형성방법에 관한 것으로서, 반도체 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측면에 측벽 절연막을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 게이트 전극을 포함한 반도체 기판의 전면에 보이드 발생이 용이한 USG막을 형성하는 단계와, 상기 보이드의 개구부가 오픈되도록 상기 USG막을 선택적으로 폴리싱하는 단계와, 상기 보이드를 포함한 반도체 기판의 전면에 제 1, 제 2 절연막을 차례로 형성하는 단계와, 상기 보이드가 형성된 소오스/드레인 불순물 영역이 노출되도록 상기 제 2, 제 1 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀의 내부에 금속 플러그를 형성하는 단계와, 상기 금속 플러그 및 그에 인접한 제 2 절연막상에 금속 배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 셀프 얼라인 콘택(self align contact)을 형성하는데 적당한 반도체 소자의 콘택 배선 형성방법에 관한 것이다.
반도체 집적회로에 있어서 좋은 회로동작 성능과 높은 집적도를 얻기 위하여 집적회로를 구성하는 MOS FET의 크기를 줄이기 위한 노력의 결과로 반도체 집적회로의 기술이 마이크론 이하로 스케일다운(Scale Down)되었다.
따라서 MOS FET에 있어서는 게이트 라인의 폭이 좁게(Narrow) 되었으며, CMOS FET에 있어서는 집적화가 거듭되면서 단일 소자의 크기가 줄어듦에 따른 MOS FET의 특성 중 숏 채널 효과(short channel effect)에 의한 핫 캐리어(hot carrier)의 문제를 해결하기 위해 LDD(Lightly Doped Drain) 구조를 MOS FET에 적용하여 그와 같은 문제를 개선하고, 집적도 증가에 따른 배선저항의 증가로 발생하는 신호전달속도 저하의 문제를 해결하기 위하여 폴리 사이드를 이용한 게이트 구조를 채용하는 등으로 다각적으로 연구 및 개발되고 있다.
이밖에도, 게이트 전극의 양측면 반도체 기판에 소오스/드레인으로 사용할 불순물 영역을 형성한 이후 진행되는 배선공정은 상기 게이트 전극을 포함한 기판 전면에 평탄화 공정을 포함하는 ILD(Inter Layer Dielectric)공정 후에 소오스/드레인 영역의 상측에 형성된 ILD층을 선택적으로 제거하여 콘택홀을 형성한 다음 진행되는데, 이와 같은 콘택 배선 공정 또한 반도체 소자의 미세화로 인해 그 종횡비(aspect ratio)가 증가하여 비트 라인이나 메모리 콘택부의 마진 확보에 어려움이 있어 이를 해결하기 위한 연구가 활발히 진행되고 있다.
한편, 반도체 소자의 콘택 배선 형성 공정 중 게이트 전도체와의 오버랩 마진(overlap margin)을 증대시키기 위해 SOSCON(Sidewall Oxide Spacer CONtact hole) 공정을 진행하고 있다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 콘택 배선 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래의 반도체 소자의 콘택 배선 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 필드 영역과 활성 영역으로 정의된 반도체 기판(11)의 필드 영역에 필드 산화막(12)을 형성하고, 전면에 산화막과 폴리 실리콘을 증착한 후 게이트 형성 마스크로 패터닝하여 게이트 산화막(13)과 게이트 전극(14)을 적층하여 형성한다.
이어, 상기 게이트 전극(14)을 마스크로 이용하여 상기 반도체 기판(11)에 저농도 n형 소오스/드레인 이온을 주입하여 LDD(Lightly Doped Drain) 영역(15)을 형성한다.
그리고 상기 게이트 전극(14)을 포함한 반도체 기판(11)의 전면에 절연막을 형성한 후 이방성 식각하여 상기 게이트 전극(14)의 양측면에 측벽 절연막(16)을 형성한다.
이어, 상기 측벽 절연막(16)과 게이트 전극(14)을 마스크로 이용하여 반도체 기판(11)에 고농도 n형 소오스/드레인 이온을 주입하여 상기 LDD 영역(15)과 연결되는 소오스/드레인 불순물 영역(17)을 형성한다.
도 1b에 도시한 바와 같이, 상기 게이트 전극(14)을 포함한 반도체 기판(11)의 전면에 제 1 절연막(18)을 형성하고, 포토 및 식각공정을 통해 상기 게이트 전극(14) 사이의 소오스/드레인 불순물 영역(17)이 노출되도록 콘택홀(19)을 형성한다.
도 1c에 도시한 바와 같이, 상기 콘택홀(19)을 포함한 반도체 기판(11)의 전면에 제 2 절연막을 형성한 후, 전면에 에치백 공정을 실시하여 상기 콘택홀(19)의 양측면에 제 2 절연막 측벽(20)을 형성한다.
도 1d에 도시한 바와 같이, 상기 콘택홀(19)을 포함한 반도체 기판(11)의 전면에 플러그(plug)용 제 1 금속막을 증착한 후, 에치백 또는 CMP 공정을 통해 상기 콘택홀(19)의 내부에 금속 플러그(21)를 형성한다.
이어, 상기 금속 플러그(21)를 포함한 반도체 기판(11)의 전면에 금속 배선용 제 2 금속막을 증착한 후, 포토 및 식각공정을 통해 제 2 금속막을 선택적으로 제거하여 금속 플러그(21) 및 그에 인접한 제 1 절연막(18)상에 금속 배선(22)을 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 콘택 배선 형성방법에 있어서 다음과 같은 문제점이 있었다.
즉, 콘택홀을 형성한 후에 콘택홀의 양측면에 절연막 측벽을 형성할 때 2번 식각 공정으로 오버 에치(over etch)가 발생하여 기판의 손상(damage)(접합 깊이 감소)으로 인한 과다한 누설 전류를 유발한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 콘택홀 형성시 오버 에치에 의한 기판의 손상(damage)을 방지하여 누설 전류의 유발을 줄이도록 한 반도체 소자의 콘택 배선 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 반도체 소자의 콘택 배선 형성방법을 나타낸 공정단면도
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 콘택 배선 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 필드 산화막
33 : 게이트 절연막 34 : 게이트 전극
35 : LDD 영역 36 : 측벽 절연막
37 : 소오스/드레인 불순물 영역 38 : USG막
39 : 보이드 40 : 제 1 절연막
41 : 제 2 절연막 42 : 콘택홀
43 : 금속 플러그 44 : 금속 배선
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 콘택 배선 형성방법은 반도체 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측면에 측벽 절연막을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 게이트 전극을 포함한 반도체 기판의 전면에 보이드 발생이 용이한 USG막을 형성하는 단계와, 상기 보이드의 개구부가 오픈되도록 상기 USG막을 선택적으로 폴리싱하는 단계와, 상기 보이드를 포함한 반도체 기판의 전면에 제 1, 제 2 절연막을 차례로 형성하는 단계와, 상기 보이드가 형성된 소오스/드레인 불순물 영역이 노출되도록 상기 제 2, 제 1 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀의 내부에 금속 플러그를 형성하는 단계와, 상기 금속 플러그 및 그에 인접한 제 2 절연막상에 금속 배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 콘택 배선 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 콘택 배선 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 필드 영역과 활성 영역으로 정의된 반도체 기판(31)의 필드 영역에 필드 산화막(32)을 형성하고, 전면에 산화막과 폴리 실리콘을 증착한 후 게이트 형성 마스크로 패터닝하여 게이트 산화막(33)과 게이트 전극(34)을 적층하여 형성한다.
이어, 상기 게이트 전극(34)을 마스크로 이용하여 상기 반도체 기판(31)에 저농도 n형 소오스/드레인 이온을 주입하여 LDD(Lightly Doped Drain) 영역(35)을 형성한다.
그리고 상기 게이트 전극(34)을 포함한 반도체 기판(31)의 전면에 절연막을 형성한 후 이방성 식각하여 상기 게이트 전극(34)의 양측면에 측벽 절연막(36)을 형성한다.
이어, 상기 측벽 절연막(36)과 게이트 전극(34)을 마스크로 이용하여 반도체 기판(31)에 고농도 n형 소오스/드레인 이온을 주입하여 상기 LDD 영역(35)과 연결되는 소오스/드레인 불순물 영역(37)을 형성한다.
도 2b에 도시한 바와 같이, 상기 게이트 전극(34)을 포함한 반도체 기판(31)의 전면에 보이드(void) 발생이 용이한 USG(Undoped Silicate Glass)막(38)을 증착한다.
여기서 상기 USG막(38)을 증착할 때 상기 게이트 전극(34) 사이에는 단차에 의해 보이드(39)가 발생한다.
한편, 상기 USG막(38)은 3000 ~ 10000Å 두께로 형성한다.
도 2c에 도시한 바와 같이, 상기 보이드(39)의 개구부가 오픈(open)되도록상기 USG막(38)의 전면에 CMP(Chemical Mechanical Polishing) 공정을 이용하여 상기 USG막(38)을 선택적으로 폴리싱한다.
도 2d에 도시한 바와 같이, 상기 개구부가 오픈된 보이드(39)를 포함한 반도체 기판(31)의 전면에 에치스톱(etch stop)용 제 1 절연막(40)과 유동성이 용이한 제 2 절연막(41)을 차례로 형성한다.
여기서 상기 제 1 절연막(40)은 SiON, SiN, PE-질화막, Al2O3등의 비전도성 재료를 500 ~ 3000Å 두께로 형성하고, 상기 제 2 절연막(41)은 HDP(High Density Plasma) 산화막, SOG(Spin On Glass), BPSG 등의 절연막을 3000 ~ 10000Å 두께로 형성한다.
이어, 포토 및 식각 공정을 통해 상기 보이드(39)가 형성된 소오스/드레인 불순물 영역(37)의 표면이 노출되도록 상기 제 2 절연막(41) 및 제 1 절연막(40)을 선택적으로 제거하여 콘택홀(42)을 형성한다.
도 2e에 도시한 바와 같이, 상기 콘택홀(42)을 포함한 반도체 기판(31)의 전면에 플러그(plug)용 제 1 금속막을 증착한 후, 에치백 또는 CMP 공정을 통해 상기 콘택홀(42)의 내부에 금속 플러그(43)를 형성한다.
이어, 상기 금속 플러그(43)를 포함한 반도체 기판(31)의 전면에 금속 배선용 제 2 금속막을 증착한 후, 포토 및 식각공정을 통해 제 2 금속막을 선택적으로 제거하여 금속 플러그(43) 및 그에 인접한 제 2 절연막(41)상에 금속 배선(44)을 형성한다.
여기서 상기 금속 배선(44)은 W, 폴리 실리콘, TiN 등을 사용할 수 있다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 콘택 배선 형성방법은 다음과 같은 효과가 있다.
즉, 한 번의 식각공정을 통해 콘택홀을 형성함으로서 과도한 오버 에치에 의한 기판의 손상을 방지할 수 있으므로 누설 전류의 발생을 방지하여 소자의 전기적 특성을 개선할 수 있다.
Claims (4)
- 반도체 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계;상기 게이트 전극 양측면에 측벽 절연막을 형성하는 단계;상기 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계;상기 게이트 전극을 포함한 반도체 기판의 전면에 보이드 발생이 용이한 USG막을 형성하는 단계;상기 보이드의 개구부가 오픈되도록 상기 USG막을 선택적으로 폴리싱하는 단계;상기 보이드를 포함한 반도체 기판의 전면에 제 1, 제 2 절연막을 차례로 형성하는 단계;상기 보이드가 형성된 소오스/드레인 불순물 영역이 노출되도록 상기 제 2, 제 1 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;상기 콘택홀의 내부에 금속 플러그를 형성하는 단계;상기 금속 플러그 및 그에 인접한 제 2 절연막상에 금속 배선을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 콘택 배선 형성방법.
- 제 1 항에 있어서, 상기 제 1 절연막은 SiON, SiN, PE-질화막, Al2O3등의 비전도성 재료를 500 ~ 3000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 배선 형성방법.
- 제 1 항에 있어서, 상기 제 2 절연막은 HDP 산화막, SOG, BPSG 등의 절연막을 3000 ~ 10000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 배선 형성방법.
- 제 1 항에 있어서, 상기 USG막은 3000 ~ 10000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 배선 형성방법.
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Also Published As
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| KR20020046682A (ko) | 2002-06-21 |
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