JPH07297277A - 半導体装置の検査方法 - Google Patents
半導体装置の検査方法Info
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- JPH07297277A JPH07297277A JP8424194A JP8424194A JPH07297277A JP H07297277 A JPH07297277 A JP H07297277A JP 8424194 A JP8424194 A JP 8424194A JP 8424194 A JP8424194 A JP 8424194A JP H07297277 A JPH07297277 A JP H07297277A
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Abstract
(57)【要約】 （修正有）
【目的】リフロー法により形成したアルミニウム配線の
コンタクトホール（又はスルーホール）内に生じたボイ
ドを半導体ウェーハを劈開することなく検出する。 【構成】チップ形成領域を有するシリコン基板１の一部
に検査パターン形成領域を設け、この検査パターン形成
領域にチップ形成領域の素子又は下層配線接続用の開口
部３と同一形状，同一寸法の開口部３ａ，３ｂを形成し
てアルミニウム合金膜４を堆積してパターニングし、上
層配線６を形成すると同時に開口部３ａ，３ｂの上部の
アルミニウム合金膜４を除去して内部に生じたボイド５
を検出する。
コンタクトホール（又はスルーホール）内に生じたボイ
ドを半導体ウェーハを劈開することなく検出する。 【構成】チップ形成領域を有するシリコン基板１の一部
に検査パターン形成領域を設け、この検査パターン形成
領域にチップ形成領域の素子又は下層配線接続用の開口
部３と同一形状，同一寸法の開口部３ａ，３ｂを形成し
てアルミニウム合金膜４を堆積してパターニングし、上
層配線６を形成すると同時に開口部３ａ，３ｂの上部の
アルミニウム合金膜４を除去して内部に生じたボイド５
を検出する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の検査方法
に関し、時にコンタクトホール又はスルーホール内のボ
イドの有無を検出する方法に関する。
に関し、時にコンタクトホール又はスルーホール内のボ
イドの有無を検出する方法に関する。
【０００２】
【従来の技術】半導体集積回路の微細化に伴い、アルミ
ニウム配線のステップカバレージが低下することによる
コンタクトホールやスルーホールの導通不良が問題にな
っている。そこで、コンタクトホール（又はスルーホー
ル）内にタングステンプラグを埋め込む技術が採用され
ているが、工程数の増加やコスト高を生ずるという問題
がある。
ニウム配線のステップカバレージが低下することによる
コンタクトホールやスルーホールの導通不良が問題にな
っている。そこで、コンタクトホール（又はスルーホー
ル）内にタングステンプラグを埋め込む技術が採用され
ているが、工程数の増加やコスト高を生ずるという問題
がある。
【０００３】また、アルミニウム膜を熱処理によりリフ
ローさせてコンタクトホール内に充填させる技術も検討
されている。アルミニウム膜をリフローさせてコンタク
トホール内に充填し配線を形成する場合に問題となるの
は、コンタクトホール内にアルミニウム膜が確実に充填
されているか、あるいは充填が不完全でいわゆるボイド
が発生しているかを検出することである。
ローさせてコンタクトホール内に充填させる技術も検討
されている。アルミニウム膜をリフローさせてコンタク
トホール内に充填し配線を形成する場合に問題となるの
は、コンタクトホール内にアルミニウム膜が確実に充填
されているか、あるいは充填が不完全でいわゆるボイド
が発生しているかを検出することである。
【０００４】図３（ａ）〜（ｄ）はリフロー法によるア
ルミニウム配線の形成方法を説明するための工程順に示
した断面図である。
ルミニウム配線の形成方法を説明するための工程順に示
した断面図である。
【０００５】まず、図３（ａ）に示すように、デバイス
素子（図示せず）を形成したシリコン基板１の上に層間
絶縁膜としてＣＶＤ法により酸化シリコン膜２を堆積す
る。次に、等方性エッチングと異方性エッチングの組合
せにより、酸化シリコン膜２を選択的にエッチングして
断面形状が盃状（又はワイングラス状）のコンタクトホ
ール７，８を形成する。ここで、コンタクトホール７は
アスペクト比（深さ／口径）が１より小で、コンタクト
ホール８はアスペクト比が１より大である。
素子（図示せず）を形成したシリコン基板１の上に層間
絶縁膜としてＣＶＤ法により酸化シリコン膜２を堆積す
る。次に、等方性エッチングと異方性エッチングの組合
せにより、酸化シリコン膜２を選択的にエッチングして
断面形状が盃状（又はワイングラス状）のコンタクトホ
ール７，８を形成する。ここで、コンタクトホール７は
アスペクト比（深さ／口径）が１より小で、コンタクト
ホール８はアスペクト比が１より大である。
【０００６】次に、図３（ｂ）に示すように、コンタク
トホール７，８を含む表面にＡｌ中にＳｉ、Ｃｕを含む
アルミニウム合金膜４をスパッタ法で堆積する。このと
き、アルミニウム合金膜４はアスペクト比の小さいコン
タクトホール７ではオーバーハング量が少いが、アスペ
クト比の大きいコンタクトホール８ではオーバーハング
量が多くなりコンタクトホール８の底部にはアルミニウ
ム合金膜４が堆積され難くなる。
トホール７，８を含む表面にＡｌ中にＳｉ、Ｃｕを含む
アルミニウム合金膜４をスパッタ法で堆積する。このと
き、アルミニウム合金膜４はアスペクト比の小さいコン
タクトホール７ではオーバーハング量が少いが、アスペ
クト比の大きいコンタクトホール８ではオーバーハング
量が多くなりコンタクトホール８の底部にはアルミニウ
ム合金膜４が堆積され難くなる。
【０００７】次に、図３（ｃ）に示すように、熱処理に
よりアルミニウム合金膜４を流動化させると、アルミニ
ウム合金膜４は表面積を小さくする方向に移動しようと
し、オーバーハング量の小さいコンタクトホール７では
膜面がコンタクトホール７の底部に向けて移動し、コン
タクトホール７内を充填するが、オーバーハング量の大
きいコンタクトホール８ではコンタクトホール８の側壁
に向かい合うアルミニウム合金膜４の膜面が互いに接触
してコンタクトホール８の上端でつながり、コンタクト
ホール８の中域から下部の空隙が取り残され、ボイド５
が発生することがある。
よりアルミニウム合金膜４を流動化させると、アルミニ
ウム合金膜４は表面積を小さくする方向に移動しようと
し、オーバーハング量の小さいコンタクトホール７では
膜面がコンタクトホール７の底部に向けて移動し、コン
タクトホール７内を充填するが、オーバーハング量の大
きいコンタクトホール８ではコンタクトホール８の側壁
に向かい合うアルミニウム合金膜４の膜面が互いに接触
してコンタクトホール８の上端でつながり、コンタクト
ホール８の中域から下部の空隙が取り残され、ボイド５
が発生することがある。
【０００８】次に、図３（ｄ）に示すように、熱処理に
よるリフローが完了した時点でコンタクトホール７内に
はアルミニウム合金膜４が充填されるがコンタクトホー
ル８内ではボイド５のためにアルミニウム合金膜４が充
填されずコンタクト抵抗を増大させたり、断線を生じた
りする。
よるリフローが完了した時点でコンタクトホール７内に
はアルミニウム合金膜４が充填されるがコンタクトホー
ル８内ではボイド５のためにアルミニウム合金膜４が充
填されずコンタクト抵抗を増大させたり、断線を生じた
りする。
【０００９】このように、コンタクトホール内に発生し
たボイドを検出する方法としては半導体ウェーハを劈開
してコンタクトホールの断面を露出させ、ＳＥＭを使用
してボイドの有無を検出していた。
たボイドを検出する方法としては半導体ウェーハを劈開
してコンタクトホールの断面を露出させ、ＳＥＭを使用
してボイドの有無を検出していた。
【００１０】
【発明が解決しようとする課題】この従来の半導体装置
の検査方法では、コンタクトホール内にリフロー法で埋
込んだアルミウム配線を有する半導体ウェーハを劈開
し、ＳＥＭでボイドの有無を検出する必要があるが、製
品用チップを形成した半導体ウェーハをそのまま使用す
るわけにいかないので、モニタ用ウェーハを作製して劈
開し、検出する方法を採用しており、余分なコストが掛
かるという問題がある。
の検査方法では、コンタクトホール内にリフロー法で埋
込んだアルミウム配線を有する半導体ウェーハを劈開
し、ＳＥＭでボイドの有無を検出する必要があるが、製
品用チップを形成した半導体ウェーハをそのまま使用す
るわけにいかないので、モニタ用ウェーハを作製して劈
開し、検出する方法を採用しており、余分なコストが掛
かるという問題がある。
【００１１】また、モニタ用ウェーハに形成したコンタ
クトホールでボイドの有無を検出し、その結果で製品の
良否を推測する場合、コンタクトホールの形状・寸法が
一致しても層関絶縁膜やアルミニウム合金膜の成膜条件
や前処理条件に強く依存するアルミニウム合金膜の埋込
みを製品用チップと完全に一致させることが困難であ
り、不良発生率に差を生ずるという問題があった。
クトホールでボイドの有無を検出し、その結果で製品の
良否を推測する場合、コンタクトホールの形状・寸法が
一致しても層関絶縁膜やアルミニウム合金膜の成膜条件
や前処理条件に強く依存するアルミニウム合金膜の埋込
みを製品用チップと完全に一致させることが困難であ
り、不良発生率に差を生ずるという問題があった。
【００１２】本発明の目的は、劈開法を用いずにボイド
を検出することでモニタ用ウェーハを不要とし、ボイド
の検出精度を向上させる半導体装置の検査方法を提供す
ることにある。
を検出することでモニタ用ウェーハを不要とし、ボイド
の検出精度を向上させる半導体装置の検査方法を提供す
ることにある。
【００１３】
【課題を解決するための手段】本発明の半導体装置の検
査方法は、半導体基板上に区画して設けたチップ形成領
域と検査パターン形成領域とを含む表面に層間絶縁膜を
形成する工程と、前記層間絶縁膜を選択的にエッチング
して前記チップ形成領域の素子又は下層配線と接続する
ための第１の開口部および前記第１の開口部と同一形状
で同一寸法からなる前記検査パターン形成領域の第２の
開口部のそれぞれを同時に形成する工程と、前記第１お
よび第２の開口部を含む表面にアルミニウム合金膜を堆
積してリフローし前記第１および第２の開口部内に前記
アルミニウム合金膜を充填する工程と、前記アルミニウ
ム合金膜を選択的にエッチングして前記第１の開口部の
前記素子又は下層配線と接続する上層配線を形成すると
同時に前記第２の開口部の中域より上の前記アルミニウ
ム合金膜を除去して前記第２の開口部内に発生するボイ
ドの有無を検出する工程とを含んで構成される。
査方法は、半導体基板上に区画して設けたチップ形成領
域と検査パターン形成領域とを含む表面に層間絶縁膜を
形成する工程と、前記層間絶縁膜を選択的にエッチング
して前記チップ形成領域の素子又は下層配線と接続する
ための第１の開口部および前記第１の開口部と同一形状
で同一寸法からなる前記検査パターン形成領域の第２の
開口部のそれぞれを同時に形成する工程と、前記第１お
よび第２の開口部を含む表面にアルミニウム合金膜を堆
積してリフローし前記第１および第２の開口部内に前記
アルミニウム合金膜を充填する工程と、前記アルミニウ
ム合金膜を選択的にエッチングして前記第１の開口部の
前記素子又は下層配線と接続する上層配線を形成すると
同時に前記第２の開口部の中域より上の前記アルミニウ
ム合金膜を除去して前記第２の開口部内に発生するボイ
ドの有無を検出する工程とを含んで構成される。
【００１４】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１５】図１（ａ）〜（ｃ）は本発明の一実施例を
説明するための工程順に示した断面図である。
説明するための工程順に示した断面図である。
【００１６】まず、図１（ａ）に示すように、シリコン
基板１上に区画して設けた素子又は下層配線（図示せ
ず）を含むチップ形成領域と検査パターン形成領域（通
常半導体ウェーハ上に数箇所程度設定）とを含む表面に
ＣＶＤ法により酸化シリコン膜２を１．５μｍの厚さに
成膜する。次に、酸化シリコン膜２をウェットエッチン
グと異方性ドライエッチングとを組合せて選択的に順次
エッチングし、上部に深さ０．４μｍの椀状部と下部に
口径０．４μｍの筒状部を有する断面形状が盃状（又は
ワイングラス状）からなるチップ形状領域の開口部３
（コンタクトホール又はスルーホール）および検査パタ
ーン形成領域の開孔部３ａ，３ｂを形成する。ここで、
開口部３，３ａ，３ｂのそれぞれは同一形状で且つ同一
寸法を有している。
基板１上に区画して設けた素子又は下層配線（図示せ
ず）を含むチップ形成領域と検査パターン形成領域（通
常半導体ウェーハ上に数箇所程度設定）とを含む表面に
ＣＶＤ法により酸化シリコン膜２を１．５μｍの厚さに
成膜する。次に、酸化シリコン膜２をウェットエッチン
グと異方性ドライエッチングとを組合せて選択的に順次
エッチングし、上部に深さ０．４μｍの椀状部と下部に
口径０．４μｍの筒状部を有する断面形状が盃状（又は
ワイングラス状）からなるチップ形状領域の開口部３
（コンタクトホール又はスルーホール）および検査パタ
ーン形成領域の開孔部３ａ，３ｂを形成する。ここで、
開口部３，３ａ，３ｂのそれぞれは同一形状で且つ同一
寸法を有している。
【００１７】次に、図１（ｂ）に示すように、開口部
３，３ａ，３ｂを含む表面にＡｌ中にＳｉ，Ｃｕを含む
アルミニウム合金膜４を０．８μｍの厚さに堆積し、熱
処理によりアルミニウム合金膜４をリフローして開口部
３，３ａ，３ｂ内のそれぞれに充填させる。このとき、
開口部３ｂにボイド５が発生しても半導体ウェーハ上面
からは検出できない。
３，３ａ，３ｂを含む表面にＡｌ中にＳｉ，Ｃｕを含む
アルミニウム合金膜４を０．８μｍの厚さに堆積し、熱
処理によりアルミニウム合金膜４をリフローして開口部
３，３ａ，３ｂ内のそれぞれに充填させる。このとき、
開口部３ｂにボイド５が発生しても半導体ウェーハ上面
からは検出できない。
【００１８】次に、図１（ｃ）に示すように、アルミニ
ウム合金膜４をパターニングしてチップ形成領域の開口
部３の素子又は下層配線と接続する上層配線６を形成す
ると同時に検査パターン形成領域のアルミニウム合金膜
４の開口部３ａ，３ｂの筒状部の中域より上（厚さで
１．０〜１．５μｍ程度）を除去し、ボイド５の底部を
露出させる。次に、半導体ウェーハの検査パターン形成
領域の上面をＳＥＭの電子ビームで走査するか、又は光
学顕微鏡で観察し開口部３ａ，３ｂのボイドの有無を検
査する。
ウム合金膜４をパターニングしてチップ形成領域の開口
部３の素子又は下層配線と接続する上層配線６を形成す
ると同時に検査パターン形成領域のアルミニウム合金膜
４の開口部３ａ，３ｂの筒状部の中域より上（厚さで
１．０〜１．５μｍ程度）を除去し、ボイド５の底部を
露出させる。次に、半導体ウェーハの検査パターン形成
領域の上面をＳＥＭの電子ビームで走査するか、又は光
学顕微鏡で観察し開口部３ａ，３ｂのボイドの有無を検
査する。
【００１９】図２（ａ）は本発明の検査パターン形成領
域の断面図、図２（ｂ）は図３（ａ）の検査パターン形
成領域をＳＥＭの電子ビームで走査した場合の２次電子
の信号波形を示す図である。
域の断面図、図２（ｂ）は図３（ａ）の検査パターン形
成領域をＳＥＭの電子ビームで走査した場合の２次電子
の信号波形を示す図である。
【００２０】図２（ａ），（ｂ）に示すように、２次電
子信号波形は、開口部３ａの筒状部にアルミニウム合金
膜４が充填された部分の凸状の波形と、開口部３ｂの筒
状部に生じたボイド５のためにアルミニウム合金膜４が
充填されていない部分の凹状の波形とを有しており、開
口部３ｂにボイド５が発生したことを検出することがで
きる。
子信号波形は、開口部３ａの筒状部にアルミニウム合金
膜４が充填された部分の凸状の波形と、開口部３ｂの筒
状部に生じたボイド５のためにアルミニウム合金膜４が
充填されていない部分の凹状の波形とを有しており、開
口部３ｂにボイド５が発生したことを検出することがで
きる。
【００２１】
【発明の効果】以上説明したように本発明は、チップ形
成領域の層間絶縁膜に形成するコンタクトホール（又は
スルーホール）と同一形状、同一寸法の開口部を同一半
導体基板上の検査パターン形成領域に形成してアルミニ
ウム合金膜を堆積し、熱処理によりリフローさせた後、
開口部のアルミニウム合金膜の上部を除去して開口部内
のボイドの有無を検出することにより、モニタ用ウェー
ハの作製を必要としないためコストを低減でき、また、
チップ形成領域に形成するコンタクトホール（又はスル
ーホール）に形成するアルミニウム配線と同じ条件でボ
イドの有無を検出でき、検査精度を向上できるという効
果を有する。
成領域の層間絶縁膜に形成するコンタクトホール（又は
スルーホール）と同一形状、同一寸法の開口部を同一半
導体基板上の検査パターン形成領域に形成してアルミニ
ウム合金膜を堆積し、熱処理によりリフローさせた後、
開口部のアルミニウム合金膜の上部を除去して開口部内
のボイドの有無を検出することにより、モニタ用ウェー
ハの作製を必要としないためコストを低減でき、また、
チップ形成領域に形成するコンタクトホール（又はスル
ーホール）に形成するアルミニウム配線と同じ条件でボ
イドの有無を検出でき、検査精度を向上できるという効
果を有する。
【図１】本発明の一実施例を説明するための工程順に示
した断面図。
した断面図。
【図２】本発明の検査パターン形成領域の断面図および
ＳＥＭの２次電子信号波形を示す図。
ＳＥＭの２次電子信号波形を示す図。
【図３】リフロー法によるアルミニウム配線の形成方法
を説明するための工程順に示した断面図。
を説明するための工程順に示した断面図。
１ シリコン基板 ２ 酸化シリコン膜 ３，３ａ，３ｂ 開口部 ４ アルミニウム合金膜 ５ ボイド ６ 上層配線 ７，８ コンタクトホール
Claims (2)
- 【請求項１】 半導体基板上に区画して設けたチップ形
成領域と検査パターン形成領域とを含む表面に層間絶縁
膜を形成する工程と、前記層間絶縁膜を選択的にエッチ
ングして前記チップ形成領域の素子又は下層配線と接続
するための第１の開口部および前記第１の開口部と同一
形状で同一寸法からなる前記検査パターン形成領域の第
２の開口部のそれぞれを同時に形成する工程と、前記第
１および第２の開口部を含む表面にアルミニウム合金膜
を堆積してリフローし前記第１および第２の開口部内に
前記アルミニウム合金膜を充填する工程と、前記アルミ
ニウム合金膜を選択的にエッチングして前記第１の開口
部の前記素子又は下層配線と接続する上層配線を形成す
ると同時に前記第２の開口部の中域より上の前記アルミ
ニウム合金膜を除去して前記第２の開口部内に発生する
ボイドの有無を検出する工程とを含むことを特徴とする
半導体装置の検査方法。 - 【請求項２】 アルミニウム合金膜の上部を除去した第
２の開口部を含む上面をＳＥＭの電子ビームで走査し２
次電子信号波形によりボイドの有無を検出する請求項１
記載の半導体装置の検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8424194A JPH07297277A (ja) | 1994-04-22 | 1994-04-22 | 半導体装置の検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8424194A JPH07297277A (ja) | 1994-04-22 | 1994-04-22 | 半導体装置の検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07297277A true JPH07297277A (ja) | 1995-11-10 |
Family
ID=13824976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8424194A Pending JPH07297277A (ja) | 1994-04-22 | 1994-04-22 | 半導体装置の検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07297277A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6210980B1 (en) | 1997-06-06 | 2001-04-03 | Nec Corporation | Inspection pattern and method for semiconductor device |
| US6225227B1 (en) | 1997-04-17 | 2001-05-01 | Nec Corporation | Method for manufacturing semiconductor device |
| KR100357195B1 (ko) * | 2000-12-15 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 배선 형성방법 |
| JP2009088149A (ja) * | 2007-09-28 | 2009-04-23 | Spansion Llc | 半導体装置およびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06163665A (ja) * | 1992-11-26 | 1994-06-10 | Sony Corp | 孔内の埋込み状態の検査方法 |
-
1994
- 1994-04-22 JP JP8424194A patent/JPH07297277A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06163665A (ja) * | 1992-11-26 | 1994-06-10 | Sony Corp | 孔内の埋込み状態の検査方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100325499B1 (ko) * | 1997-04-17 | 2002-06-26 | 가네꼬 히사시 | 반도체 장치의 제조방법 |
| US6210980B1 (en) | 1997-06-06 | 2001-04-03 | Nec Corporation | Inspection pattern and method for semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961217 |