KR20000071346A - 듀얼다마신공정을 사용한 반도체장치 제조방법 - Google Patents

듀얼다마신공정을 사용한 반도체장치 제조방법 Download PDF

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가네꼬 히사시
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Abstract

본 발명에 따른 반도체장치 제조방법은 다음의 공정을 구비한다. 먼저, 도전막(1)상에, 더미플러그(102,302)와, 상기 더미플러그(102,302)와 상이한 재료로 이루어지고 적어도 상기 더미플러그(102,302)의 측벽을 덮도록 층간절연막(5,15)을 제조한다. 다음에, 상기 층간절연막(5,15)상에, 상기 더미플러그(102,302)의 폭보다 긴 폭을 갖는 개구(103)를 갖는 마스크층(6)을 형성한다. 그리고, 상기 마스크층을 마스크로 사용하여 상기 층간절연막(5,15)의 일부분을 에치제거함으로써, 배선디치(104)의 저면상에, 상기 더미플러그(102,302)의 상면이 노출되도록 상기 절연막(5,15)내에 상기 배선디치(104)를 형성한다. 이 때, 상기 더미플러그(102,302)의 상면은 상기 배선디치(104)의 상기 저면과 동일한 레벨 또는 낮은 레벨에 위치한다.

Description

듀얼다마신공정을 사용한 반도체장치 제조방법{Manufacturing method of semiconductor device using a dual damascene process}
본 발명은 반도체장치 제조방법에 관한 것이다. 보다 상세하게는, 일렉트로마이그레이션내성을 향상시킬 수 있는 다층배선구조를 가지며, 비아저항의 증가를 제어하고, 배선파손의 발생을 방지하는 반도체장치 제조방법에 관한 것이다.
반도체장치의 고집적화, 미세화, 그리고 고성능화가 진행됨에 따라서, 종래의 비아플러그 및 배선재료로 사용되는 알루미늄(Al) 및 텅스텐(W)보다 더욱 작은 저항을 갖는 재료가 요구되고 있다. 대표적으로 사용되는 재료중의 하나가 구리(Cu)이며, 이는 배선의 일렉트로마이그레이션내성을 향상시킬 수 있는 것으로 알려져 있다.
그러나, 구리는 에칭하기가 곤란하기 때문에, 에칭공정에 의한 구리배선형성은 불가능하였다. 이 문제점을 해결하기 위하여, 미리 형성된 홀이나 디치를 구리등의 배선재료로 충전하고 화학적기계적연마(CMP)로 배선재료의 과도부분을 제거하여, 비아플러그와 배선을 형성하는 다마신공정이 제안되었다.
이 다마신공정을 사용함으로써, 구리등과 같은 에칭이 곤란한 재질을 직접 에칭하지 않고 배선을 형성하는 것이 가능해졌다.
싱글다마신공정은 기본적인 다마신공정의 하나이다. 이하, 도 1a 내지 도 1f를 참조하여, 반도체장치를 제조하는 싱글다마신공정을 설명한다.
먼저, 도전체(1)상에 초기층간막(7)이 형성된다(도 1a 참조). 다음에, 이 초기층간막(7)의 표면을 초기감광성유기막(4)으로 도포되고, 노광 및 현상하여, 초기감광성유기막(4)상에 홀(108)을 형성한다.
다음에, 도 1b에 도시된 바와 같이, 초기감광성유기막(4)을 마스크로 사용하는 에칭공정으로 초기층간막(7)상에 도전체(1)에 달하는 비아홀(105)을 형성한다. 다음에, 초기감광성유기막(4)이 제거된다.
이어서, 초기층간막(7)상에 형성된 비아홀(105)이 배선재료로 충전된다. 이 배선재료의 과도부분은 CMP로 연마되어, 도 1c에 도시된 바와 같이 비아플러그(106)를 형성한다. 다음에, 도 1d에 도시된 바와 같이, 초기층간막(7)과 비아플러그(106)의 상부에 제 2 층간막(8)을 형성한다. 이 제 2 층간막(8)은 표면은 제 2 감광성유기막(6)으로 도포되고, 노광 및 현상하여, 제 2 감광성유기막(6)상에 디치(103)를 형성한다.
다음에, 도 1e에 도시된 바와 같이, 제 2 감광성유기막(6)을 마스크로 사용하는 에칭공정을 사용하여, 비아플러그(106)의 표면에 달하는 배선디치(104)를 형성한다. 이어서, 제 2 감광성유기막(6)을 제거한다.
마지막으로, 이 배선디치(104)를 배선재료로 충전하고, 이어서, 도 1f에 도시된 바와 같이, CMP를 사용하여 배선(107)을 형성한다. 이 경우에, 비아플러그 및 배선용으로 에칭이 곤란한 재료를 사용하는 것이 가능하다. 그러나, 비아플러그(106)와 배선(107)이 개별적으로 형성되기 때문에, 이들 사이에 계면(201)이 형성된다. 이는 비아플러그와 배선간의 저항을 증가시키고 일렉트로마이그레이션내성을 저하시키는 문제점을 발생시킨다.
이 문제점을 해결하기 위하여, 비아플러그와 배선을 동시에 형성하는 듀얼다마신공정이 제시되었다.
이하, 도 2a 내지 도 2f를 참조하여 종래의 반도체장치 듀얼다마신 제조공정을 설명한다. 먼저, 도 2a에 도시된 바와 같이, 도전체(1)의 상부에 초기층간막(7)(예컨대, SiO2막)을 형성한다. 이어서, 전면에 디치에칭스토퍼막(9)(예컨대, Si3N4막)을 형성한다. 다음에, 상기 형성된 디치에칭스토퍼막(9)상에 초기감광성유기막(4)을 도포하고, 노광 및 현상하여, 초기감광성유기막(4)상에 홀(108)을 형성한다.
다음에, 도 2b에 도시된 바와 같이, 이 감광성유기막(4)을 마스크로 사용하여 스토퍼막(9)을 선택적으로 에칭하고 초기층간막(7)을 일정깊이로 선택적으로 에칭함으로써 홀(109)을 형성한다. 이어서, 이 감광성유기막(4)이 제거된다. 다음에, 도 2c에 도시된 바와 같이, 스토퍼막(9)상과 홀(109)내에 제 2 층간막(8)(예컨대, SiO2막)을 형성한다.
다음에, 도 2d에 도시된 바와 같이, 제 2 층간막(8)에 제 2 감광성유기막(6)을 도포하고, 노광 및 현상하여, 제 2 감광성유기막(6)상에 디치(103)를 형성한다. 이어서, 도 2e에 도시된 바와 같이, 제 2 감광성유기막(6)을 마스크로 사용하는 에칭공정으로 배선디치(104)를 형성한다. 이어서, 디치에칭스토퍼막(9)을 마스크로 사용하는 에칭공정으로 비아홀(105)을 형성한다.
마지막으로, 도 2f에 도시된 바와 같이, 비아홀(105)과 배선디치(104)를 배선재료로 충전하고, CMP공정을 수행하여, 비아플러그(106)와 배선(107)을 형성한다. 이 방법은, 트리실리콘테트라나이트라이드(Si3N4)로 이루어진 디치에칭스토퍼막(9)을 사용하는 에칭공정을 통해, 배선디치(104)와 비아홀(105)을 동시에 형성하면서도, 비아홀(105)이 정밀하게 형성될 수 있게 하는 고에칭선택비(SiO2/Si3N4)를 이용하는 것을 특징으로 하고있다.
그러나, 숄더부(shoulder area)에서 에칭선택도를 확보하는 것은 매우 곤한하기 때문에, 비아홀의 개구부(202)가 형성되어, 테이퍼숄더형상으로 된다. 또한, 비아홀(105)의 애스펙트가 높은 경우에는, 고에칭선택비(SiO2/Si3N4)를 갖는 에칭공정에 의해 정밀하고 적절한 비아홀(105)을 형성하는 것이 곤란하다. 이는 비아홀(105)의 애스펙트비에 일정한 제한을 준다.
또한, 트리실리콘테트라나이트라이드(Si3N4)로 이루어진 디치에칭 스토퍼막(9)을 사용하는 경우에는, Si3N4막의 유전율이 SiO2막의 유전율보다 크기 때문에, 배선간의 용량이 커진다. 즉, 디치에칭스토퍼막(9)은 반도체장치의 성능을 향상시키는 데 장애가 된다.
이 문제점을 해결하기 위하여, 도 3에 도시된 바와 같은 반도체장치를 제조하는 종래 듀얼다마신공정의 또 다른 형태가 제안되었다. 이 기술은 일본 특개평8-335634호 공보 및 평10-223755호 공보에 개시되어 있다.
먼저, 도 3a에 도시된 바와 같이, 도전체(1)상에 층간막(5)을 형성한다. 이 층간막(5)상에 초기감광성유기막(4)을 도포하고, 노광 및 현상하여, 초기감광성유기막(4)상에 홀(108)을 형성한다.
다음에, 도 3b에 도시된 바와 같이, 초기감광성유기막(4)을 마스크로 사용하여 층간막(5)을 선택적으로 에칭함으로써 도전체(1)의 표면에 달하는 비아홀(110)을 형성한다. 이어서, 감광성유기막(4)이 제거된다.
다음에, 도 3c에 도시된 바와 같이, 층간막(5)의 1/2미만의 에치레이트를 갖는 유기화합물로 이루어진 보호막(11)으로 비아홀(110)을 충전한다. 이어서, 층간막(5)에 제 2 감광성유기막(6)을 도포하고, 노광 및 현상하여, 제 2 감광성유기막(6)에 디치(103)를 형성한다.
다음에, 도 3d에 도시된 바와 같이, 제 2 감광성유기막(6)을 마스크로 사용한 에칭공정으로 배선디치(104)를 형성한다. 이어서, 도 3e에 도시된 바와 같이, 제 2 감광성유기막(6)과 보호막(111)을 제거하여 배선디치(104)를 완성하고, 또한 비아홀(105)을 형성한다.
마지막으로, 도 3f에 도시된 바와 같이, 비아홀(105)과 배선디치(104)를 배선재료로 채우고, 이어서, CMP공정을 수행하여, 비아플러그(106) 및 배선(107)을 형성한다.
이 방법에서는, 상술한 에칭공정이 고에칭선택비(SiO2/Si3N4)로의 수행을 필요로 하지 않기 때문에, 도 2e에서의 (202)와 같은 테이퍼형상숄더가 발생되지 않는다. 또한, 에칭선택비(SiO2/Si3N4)에 의해 비아홀의 애스펙트비가 제한되지 않는다.
또한, 디치에칭스토퍼막(9)이 불필요하기 때문에, 트리실리콘테트라나이트라이드(즉, Si3N4)도 필요하지 않다. 따라서, 배선간의 용량증대가 기대되지 않는다.
도 3a 내지 도 3f에 도시된 바와 같이, 반도체장치를 제조하기 위한 종래의 듀얼다마신공정에 따르면, 층간막(5)의 1/2미만의 에치레이트를 갖는 유기화합물로 이루어진 보호막(11)을 사용하여 보호막(111)의 일부가 배선디치(104)내에 존재하게 한다. 이 때, 도 3d에 도시된 바와 같이, 디치(104)내의 보호막(111)측벽상에 에칭잔여물(203)이 형성되는 것이 발견되었다. 이 에칭잔여물(203)은 얇은 산화막 또는 에칭부산물로 예상된다. 따라서, 도 3d에 도시된 바와 같이, 보호막(111)이 선택적으로 제거될 때, 이 에칭잔여물(203)은 제거되지 않고 디치(104)내에 남겨질 수 있다. 이 에칭잔여물(203)은 기계적으로 부서져 쉽게 깨지기 때문에, 배선일렉트로마이그레이션내성이 열화될 수 있다.
또한, 도 3a 내지 도 3f에 도시된 바와 같이, 반도체장치를 제조하기 위한 종래의 공정에 따르면, 고애스펙트비를 갖는 홀(110)이 정밀하고 적절하게 형성할 수 있도록 하기 위하여, 산화막을 에칭하기 위해서 고이온에너지/플라즈마에칭공정이 수행될 필요가 있다. 이 산화막에칭은 도전체상에 손상층을 형성하여, 비아저항을 증가시킨다.
일본 특개평10-261707호, 평10-284600호, 평10-27849호, 그리고 평10-233452호 공보에는 다층배선을 형성하는 듀얼다마신공에 따른 방법들이 개시되어 있다. 그러나, 도 3a 내지 도 3f의 보호막(111)에 관해서는, 더미플러그를 사용하는 배선을 형성하는 듀얼다마신공정에서, 배선일렉트로마이그레이션내성을 향상시키는 방법을 기술적으로 설명하고 있지 않다.
따라서, 본 발명의 목적은 상술한 종래기술의 결점을 개선하여, 듀얼다마신공정을 사용하여 다층반도체장치를 형성할 때, 배선일렉트로마이그레이션내성을 향상시킬 수 있고, 비아저항의 증가를 제어할 수 있으며, 배선파괴를 회피할 수 있는 제조방법에 따른 반도체장치를 제공하는 데 있다.
도 1a 내지 도 1f는 싱글다마신 반도체장치 제조공정에 의한 종래의 방법을 나타내는 단면도이다.
도 2a 내지 도 2f는 듀얼다마신 반도체장치 제조공정에 의한 종래의 방법을 나타내는 단면도이다.
도 3a 내지 도 3f는 듀얼다마신 반도체장치 제조공정에 의한 종래의 방법을 나타내는 단면도이다.
도 4a 내지 도 4f는 본 발명의 제 1 실시예에 따른 반도체장치 제조방법을 나타내는 도 5의 AA'선을 따라 절단한 단면도이다.
도 5는 본 발명에 따른, 도 4a 내지 도 4f에 도시된 반도체장치의 상면도이다.
도 6a 내지 도 6f는 본 발명의 제 2 실시예에 따른 반도체장치 제조방법을 나타내는 도 5의 AA'선을 따라 절단한 단면도이다.
도 7은 본 발명의 제 1 실시예에 따른 반도체장치 제조방법의 공정을 나타내는 단면도이다.
※도면의 주요부분에 대한 부호의 설명
1 : 도전막 2,9 : 스토퍼막
3 : 더미플러그막 4 : 초기감광성유기막
5,7,8,15 : 층간막 6 : 제 2 감광성유기막
100 : 반도체장치 102,302 : 더미플러그
103 : 개구 104 : 배선디치
105,110 : 비아홀 106 : 비아플러그
107 : 배선 108,109 : 홀
111 : 보호막 201 : 계면
본 발명의 일면에 따르면, 도전막(1)상에, 더미플러그(102,302)와, 상기 더미플러그(102,302)와 상이한 재료로 이루어지고 적어도 상기 더미플러그(102,302)의 측벽을 덮도록 층간절연막(5,15)을 제조하는 단계와, 상기 층간절연막(5,15)상에, 상기 더미플러그(102,302)의 폭보다 긴 폭을 갖는 개구(103)를 갖는 마스크층(6)을 형성하는 단계와, 그리고 상기 마스크층을 마스크로 사용하여 상기 층간절연막(5,15)의 일부분을 에치제거함으로써, 배선디치(104)의 저면상에, 상기 배선디치(104)의 상기 저면과 동일한 레벨 또는 낮은 레벨에 위치하는 상기 더미플러그(102,302)의 상면이 노출되도록 상기 절연막(5,15)내에 상기 배선디치(104)를 형성하는 단계를 구비하는 반도체장치 제조방법이 제공된다. 이 반도체장치 제조방법의 일예가 도 4a 내지 도 4f에 도시되어 있다.
따라서, 본 발명에 따르면, 배선디치(104)가 형성될 때, 배선디치(104)내에 더미플러그가 존재하지 않기 때문에, 에칭잔여물이 형성되지 않는다. 따라서, 배선일렉트로마이그레이션내성이 열화되지 않는다.
본 발명의 상술한 및 여타의 목적, 특징, 그리고 장점은 첨부도면을 참조한 하기의 상세한 설명으로 부터 보다 명백해 질 것이다.
이하, 첨부도면을 참조하여 본 발명의 실시예들을 설명한다.
제 1 실시예
다음에, 도 4a 내지 도 4f를 참조하여, 본 발명의 제 1 실시예에 따른 반도체장치 제조방법을 상세히 설명한다.
도 4a 내지 도 4f는 도 5의 AA'선을 따라 절단한 단면도로서, 반도체장치의 제조공정단계들을 나타낸다. 도 5는 본 발명의 제 1 실시예에 따른 반도체장치(100)의 일부분을 나타내는 상면도이다.
먼저, 도 4a에 도시된 바와 같이, 도전막(1)(예컨대, 배선)의 상부에, 예컨대 산화막으로 이루어진 스토퍼막(2)을 증착한다. 스토퍼막(2)상에, 예컨대 SiON막으로 이루어진 더미플러그막(3)를 증착한다. 다음에, 더미플러그막(3)의 상면에 초기감광성유기막(4)을 도포하고, 노광 및 현상하여, 플러그마스크를 형성한다.
다음에, 도 4b에 도시된 바와 같이, 플러그마스크(미도시)를 사용하여, 스토퍼막(2)의 상면에 도달할 때까지 더미플러그막(3)을 선택적으로 깊게 에치제거하여, 더미플러그(102)를 형성한다. 따라서, 이 에칭공정에 의해 도전막(1)의 상면이 변질되지 않을 수 있다. 에칭공정을 확실하게 정지시키기 위해서, 에칭공정시에 에칭엔드포인트를 검출할 필요가 있다. 또한, 에칭을 위해, 고에칭선택비재료(SiON/SiO2)가 사용된다. 에칭엔드포인트의 검출은 스토퍼막(2)의 초기에서 발산되는 소정의 광파형을 측정함으로써 행해질 수 있다.
더미플러그(102)를 형성한 후에, O2플라즈마를 사용하여 플러그마스크를 제거한다. 이어서, 예컨대 SiO2막으로 이루어진 층간막(5)을 증착하여, 더미플러그(102)를 덮는다. 층간막(5)의 상면에 CMP공정을 수행하여 평탄화한다. 다음에, 도 4c에 도시된 바와 같이, 층간막(5)의 상면에 감광성유기막(6)을 도포하고, 노광 및 현상하여, 개구(103)을 형성한다.
다음에, 도 4d에 도시된 바와 같이, 더미플러그(102)의 에칭레이트가 층간막(5)의 에칭레이트보다 큰 조건에서, 더미플러그(102)의 상면에 도달할 때까지, 개구(103)를 통해 층간막(5)을 선택적으로 깊게 에치제거하여, 배선디치(104)를 형성한다. 그 결과, 배선디치(104)내에는 더이상 더미플러그(102)가 존재하지 않고, 배선디치(104)내에는 에칭잔여물이 발생할 수 없게 된다. 도 4d는, 더미플러그(102)의 상부도 에치제거되어 더미플러그(102)의 상면이 배선디치(104)의 저면보다 아래에 위치되는 것을 나타낸다. 그러나, 본 발명은 이에 한정되지 않는다. 배선디치(104)를 형성할 때 더미플러그(102)가 배선디치(104)로 돌출하지 않기만 하면 되기 때문에, 도 7에 도시된 바와 같이, 배선디치(104)의 저면의 높이는 더미플러그(102)의 상면과 동일해도 허용가능하다.
배선디치(104)의 깊이는, 발광파장에 의해 더미플러그(102)가 에치되기 시작하는 때를 검출함으로써 정밀하게 제어될 수 있다. 도 4e에 도시된 바와 같이, 배선디치(104)가 형성된 후에, O2플라즈마를 사용하여 플러그마스크를 제거한다. 이어서, 더미플러그(102)와 스토퍼막(2)이 제거된다. 예컨대, 층간막(5)과 스토퍼막(2)이 모두 SiO2막으로 이루어지고 더미플러그(102)가 SiON막으로 이루어진 경우, CFC가스(염화플루오르카본가스), 할로겐가스, 또는 그들의 혼합가스를 사용하는 등방성플라즈마에칭공정을 이용하여 더미플러그(102)를 선택적으로 제거할 수 있다. 따라서, 층간막(5) 및 스토퍼막(2)이 실제로 에치되지 않고 SiON막(즉, 더미플러그)(102)이 선택적으로 에치제거된다.
한편, 스토퍼막(2)은, 주로 CFC가스를 사용하는 저이온에너지/플라즈마에칭공정에 의해 도전막(1)을 손상시키지 않고 선택적으로 제거될 수 있다.
더미플러그(102)와 바로 아래의 스토퍼막(2)을 제거한 후, 도 4f에 도시된 바와 같이, 비아홀(105)과 배선디치(104)를 배선재료(예컨대, Cu)로 채우고, CMP공정을 수행하여, 비아플러그(106)와 배선(107)을 동시에 형성할 수 있다.
스토퍼막(2)이 산화막으로 이루어지고 더미플러그가 SiON막으로 이루어진 경우, 예컨대, CF4의 가스를 사용하는 원격에칭시스템으로, 등방성플라즈마에칭공정 및 저이온에너지/플라즈마에칭공정이 연속적으로 수행되어, 두 막을 선택적으로 에칭할 수 있다. 반면, 각각의 에칭시스템을 통해 등방성플라즈마에칭공정 및 저이온에너지/플라즈마에칭공정이 독립적으로 수행될 수 있다.
또한, 스토퍼막(2)이 SiO2, Si3N4, SiON, 또는 유사물질로 이루어지는 경우에는, 상술한 스토퍼막(2)이 평행판반응성이온에칭시스템에 의해 도전막(1)에 손상을 주지 않고 일반적인 조건(압력:5pa, RF 파워:500W, CF4의 유동속도:60sccm)에서 선택적으로 에치제거될 수 있다.
또한, 등방성플라즈마에칭공정대신 습식에칭공정 또는 저이온에너지/플라즈마에칭공정이 수행되어 스토퍼막(2)을 선택적으로 제거할 수 있다.
또한, 더미플러그막(3), 층간막(5), 그리고 스토퍼막(2)은, 질화막(Si3N4), SiON막(SiXOYNz), 산화막(SiO2), SiOF막(SiXOYFz), 실리콘막(Si), 무기산화막등중에서 하나, 또는 이들의 바람직한 혼합물로 이루어질 수 있다. 더미플러그(102)는 다음의 이유에 근거하여 유기화합물로 이루어지지 않는 것이 바람직하다. 더미플러그가 유기화합물로 이루어지면, 더미플러그와 감광성유기막이 유사한 유기화합물로 이루어진 경우에, 감광성유기막의 에칭선택비를 유지하면서 층간막의 에칭레이트보다 큰 에칭레이트를 갖는 더미플러그를 선택적으로 에치제거하는 것이 곤란하기 때문이다.
제 2 실시예
제 1 실시예에 의하면, 마스크층(6)이 불량하게 정렬되어 개구(103)가 오배치되면, 배선(107)과 비아플러그(106)의 접촉면적이 작아지게 된다. 따라서, 본 발명의 제 2 실시예에 따른 반도체장치 제조방법은 이 문제점의 해결책을 제공한다.
도 6a 내지 도 6f를 참조하여 제 2 실시예를 상세히 설명한다. 도 6a 내지 도 6f는 도 5의 AA'선을 따라 절단한 단면으로서, 반도체장치의 제조공정단계들을 나타낸다.
먼저, 도 6a에 도시된 바와 같이, 도전막(1)(예컨대, 배선 또는 확산층)상에, 예컨대 산화막(예를들면, SiO2)으로 이루어진 스토퍼막(2)을 증착한다. 다음에, 스토퍼막(2)상에, 형성될 배선디치(104)의 예상깊이 및 형성될 비아홀(105)의 예상깊이의 합계이상의 두께를 갖도록 SiON막을 증착한다. 다음에, 더미플러그막(13)의 상면에 초기감광성유기막(4)을 도포하고, 노광 및 현상하여, 플러그마스크를 형성한다.
다음에, 도 6b에 도시된 바와 같이, 이 플러그마스크를 사용하여, 스토퍼막(2)의 상면까지 더미플러그막(13)을 선택적으로 깊게 에칭하여, 더미플러그(302)를 형성한다. 따라서, 도전막(1)은 플라즈마에 직접적으로 노출되지 않기 때문에, 도전막(1)의 상면은 플라즈마에칭공정에 의해 변질되지 않을 수 있다. 스토퍼막(2)의 상면에 도달했을 때 확실하게 에칭공정을 정지시키기 위해서, 에칭공정중에 에칭엔드포인트를 검출할 필요가 있다. 또한, 에칭을 위해 고에칭선택비재료(SiON/SiO2)가 사용된다. 에칭엔드포인트의 검출은, 제 1 실시예에서 설명된 것과 동일한 방식으로, 스토퍼막(2)의 초기에서 발산되는 소정의 광파형을 측정함으로써 행해질 수 있다. 더미플러그(302)를 형성한 후에, O2플라즈마를 사용하여 플러그마스크를 제거한다.
다음에, 예컨대, SiO2막으로 이루어진 층간막(15)을 증착하여 더미플러그(302)를 덮는다. 이어서, 이 증착된 층간막(15)에 CMP공정을 수행하여, 그의 표면이 더미플러그(302)의 표면과 동일한 높이를 갖도록 평탄화한다. 도 6c에 도시된 바와 같이, 층간막(15)과 더미플러그(302)의 상면에 감광성유기막(6)을 증착하고, 노광 및 현상하여, 개구(103)를 형성한다.
다음에, 도 6d에 도시된 바와 같이, 더미플러그(302)의 에칭속도가 층간막(15)의 에칭속도보다 높은 조건에서, 개구(103)를 통해 층간막(15)과 더미플러그(302)를 층간막(15)의 소정깊이까지 에치제거한다. 그 결과, 배선디치(104)가 형성된다. 이 에칭공정이 배선디치(104)로부터 더미플러그(302)를 완전히 제거하기 때문에, 배선디치(104)내에 에칭잔여물이 발생되지 않는다.
배선디치(104)를 형성한 후, 도 6e에 도시된 바와 같이, O2플라즈마를 사용하여 감광성유기막(6)을 제거한다. 이어서, 더미플러그(302)와 스토퍼막(2)을 제거한다. 예컨대, 층간막(15)과 스토퍼막(2)이 모두 SiO2막으로 이루어지고 더미플러그(302)가 SiON막으로 이루어진 경우, CFC가스(염화플루오르카본가스), 할로겐가스, 또는 그들의 혼합가스를 사용하는 등방성플라즈마에칭공정을 이용하여 더미플러그(302)를 제거할 수 있다. 따라서, 층간막(15) 및 스토퍼막(2)이 실제로 에치되지 않고 SiON막(302)이 선택적으로 에치제거된다. 스토퍼막(2)은, 주로 CFC가스를 사용하는 저이온에너지/플라즈마에칭공정에 의해 도전막(1)을 손상시키지 않고 선택적으로 제거될 수 있다.
더미플러그(302)와 바로 아래의 스토퍼막(2)을 제거한 후, 도 6f에 도시된 바와 같이, 비아홀(105)과 배선디치(104)를 배선재료(예컨대, Cu)로 채우고, CMP공정을 수행하여, 비아플러그(106)와 배선(107)을 동시에 형성할 수 있다.
요약하면, 제 2 실시예에 따르면, 두꺼운 더미플러그(302)가 증착되기 때문에, 그 공정이 제 2 실시예보다 어려워질 수 있다(예컨대, 수직패터닝이 더욱 어려워질 수 있다). 그러나, 마스크층(6)이 불량하게 정렬되더라도, 더미플러그(302)의 적어도 일부가 마스크층(6)의 개구(103)에 노출되는 한, 비아플러그(106)의 개구영역을 통해 배선(107)이 비아플러그(106)에 접속될 수 있다. 이는 배선(107)과 비아플러그(106)간의 접촉면적이 감소되는 것을 방지한다.
또한, 도 6a 내지 도 6c에 도시된 제조공정대신, 도 3a 내지 도 3c에 도시된 제조공정, 즉, 층간절연막(15)내에 홀이 형성되고, 이 홀내에 더미플러그(302)가 매립되는 공정이 사용될 수 있다.
본 발명에 따른 반조체장치 제조방법들을 특정한 바람직한 실시예를 예를들어 설명하였다. 본 발명의 요지는 이들 특정한 실시예들에 한정되지 않는다는 것을 분명하다. 반대로, 본 발명은 첨부하는 청구항의 사상 및 범위내에 포함될 수 있는 모든 변경, 수정, 그리고 균등을 포함한다.
본 발명의 반도체장치 제조방법에 따르면, 상술한 바와 같이, 더미플러그(2)가, 질화막(Si3N4), SiON막(SiXOYNz), 산화막(SiO2), SiOF막(SiXOYFz), 실리콘막(Si), 무기산화막등, 또는 이들의 바람직한 혼합물로 이루어지고, 배선디치가, 더미플러그의 에칭속도가 층간막의 에칭속도보다 큰 조건에서 수행되는 에칭공정에 의해 형성된다. 이 방법에 의해, 각 배선디치내에 더미플러그가 남지 않기 때문에, 그 안에 에칭잔여물이 발생되지 않을 수 있다. 그 결과, 반도체장치에서 배선의 일렉트로마이그레이션내성이 향상될 수 있다.
또한, 상술한 제 1 및 제 2 실시예에서, 도전막(1)상에 스토퍼막(2)이 증착된다. 그러나, 상술한 에칭공정에서 반드시 필요한 것은 아니다. 스토퍼막(2)을 형성하지 않고도, 본 발명의 반도체장치가 제조될 수 있고 제 1 및 제 2 실시예에서와 동일한 결과를 얻을 수 있다.
또한, 본 발명의 제조방법에 따르면, 더미플러그와 바로아래의 스토퍼막이 저이온에너지/플라즈마에칭공정, 등방성플라즈마에칭공정, 또는 습식에칭공정에 의해 제거되기 때문에, 도전막상의 비아플러그의 내부/상부에 손상영역이 형성되지 않을 수 있다. 그 결과, 손상영역에 기인하여 비아플러그의 저항이 증가되는 것을 방지할 수 있다.

Claims (13)

  1. 반도체장치 제조방법에 있어서:
    도전막상에, 더미플러그와, 상기 더미플러그와 상이한 재료로 이루어지고 적어도 상기 더미플러그의 측벽을 덮도록 층간절연막을 제조하는 단계와;
    상기 층간절연막상에, 상기 더미플러그위에 개구를 갖는 마스크층을 형성하는 단계와; 그리고
    상기 마스크층을 마스크로 사용하여 상기 층간절연막의 일부분을 에치제거함으로써, 배선디치의 저면상에, 상기 배선디치의 상기 저면과 동일한 레벨 또는 낮은 레벨에 위치하는 상기 더미플러그의 상면이 노출되도록 상기 절연막내에 상기 배선디치를 형성하는 단계를 구비하는 반도체장치 제조방법.
  2. 제 1 항에 있어서, 상기 배선디치형성단계는, 상기 더미플러그의 에칭속도가 상기 층간절연막의 에칭속도보다 큰 조건에서 수행되는 것을 특징으로 하는 반도체장치 제조방법.
  3. 제 1 항에 있어서, 상기 더미플러그 및 상기 층간절연막을 제조하는 단계에서, 상기 층간절연막은 상기 더미플러그를 덮도록 형성되고, 상기 배선디치는 상기 더미플러그의 상기 상면위를 덮는 상기 층간절연막의 일부분내에 형성되는 것을 특징으로 하는 반도체장치 제조방법.
  4. 제 1 항에 있어서, 상기 더미플러그 및 상기 층간절연막을 제조하는 단계는, 각각의 높이가 거의 동일하게 되도록 수행되는 것을 특징으로 하는 반도체장치 제조방법.
  5. 제 1 항에 있어서, 상기 더미플러그는, 상기 도전막상에 더미플러그막을 증착하고, 상기 더미플러그막의 일부분을 선택적으로 에치제거하는 공정을 통해서 제조되는 것을 특징으로 하는 반도체장치 제조방법.
  6. 제 1 항에 있어서, 상기 더미플러그를 제거하여 비아홀을 형성하고, 상기 배선디치 및 상기 비아홀을 도전재료로 채워 매립배선과 비아플러그를 일체로 형성하는 단계를 추가로 구비하는 것을 특징으로 하는 반도체장치 제조방법.
  7. 제 1 항에 있어서, 상기 배선디치형성단계에서, 상기 더미플러그의 적어도 일부분이 에치되어 상기 배선디치의 상기 저면의 아래에 비아홀의 적어도 일부분이 형성되는 것을 특징으로 하는 반도체장치 제조방법.
  8. 제 1 항에 있어서, 상기 더미플러그는 무기재료로 이루어지는 것을 특징으로 하는 반도체장치 제조방법.
  9. 제 8 항에 있어서, 상기 무기재료는, 질화막(Si3N4), SiON막(SiXOYNz), 산화막(SiO2), SiOF막(SiXOYFz), 실리콘막(Si), 무기산화막중의 적어도 하나의 재료로 이루어지는 것을 특징으로 하는 반도체장치 제조방법.
  10. 제 5 항에 있어서, 상기 더미플러그 및 상기 층간절연막이 형성되기 전에, 상기 도전막상에, 상기 에칭의 진행을 정지시키는 역할을 하는 스토퍼막을 증착하는 단계를 추가로 구비하는 것을 특징으로 하는 반도체장치 제조방법.
  11. 제 10 항에 있어서, 상기 스토퍼막의 일부분이 노출되도록 상기 더미플러그를 제거하고, 비아홀이 형성되도록 상기 스토퍼막의 상기 일부를 선택적으로 제거하는 단계를 추가로 구비하는 것을 특징으로 하는 반도체장치 제조방법.
  12. 제 6 항에 있어서, 상기 더미플러그를 제거하는 단계는, CFC가스, 할로겐가스, 또는 이들의 적절한 혼합물을 사용하는 등방성플라즈마에칭공정에 의해 수행되는 것을 특징으로 하는 반도체장치 제조방법.
  13. 제 11 항에 있어서, 상기 스토퍼막의 상기 일부의 선택적 제거는, CFC가스를 사용하는 저이온에너지/플라즈마에칭공정에 의해 수행되는 것을 특징으로 하는 반도체장치 제조방법.
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