CN101667555B - 使用双镶嵌工艺制造半导体器件的方法以及制造具有连通孔的制品的方法 - Google Patents
使用双镶嵌工艺制造半导体器件的方法以及制造具有连通孔的制品的方法 Download PDFInfo
- Publication number
- CN101667555B CN101667555B CN2009101751219A CN200910175121A CN101667555B CN 101667555 B CN101667555 B CN 101667555B CN 2009101751219 A CN2009101751219 A CN 2009101751219A CN 200910175121 A CN200910175121 A CN 200910175121A CN 101667555 B CN101667555 B CN 101667555B
- Authority
- CN
- China
- Prior art keywords
- dielectric film
- hole
- mentioned
- film
- wire laying
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
提供一种用于制造半导体器件的方法，其中很容易控制布线沟槽和通孔在深度方向上的长度。在衬底上制备具有第一绝缘膜的部件，并在上述第一绝缘膜上设置一层。在上述的层上压印具有图形的模型，以便形成具有布线沟槽和第一通孔的第二绝缘膜，该图形对应于布线沟槽和第一通孔。之后，通过使用上述的第二绝缘膜作为掩模蚀刻上述的第一绝缘膜，以便在第一绝缘膜中形成连接到第一通孔的第二通孔。
Description
本申请是申请号为200610164091.8、申请日为2006年12月7日、发明名称为“使用双镶嵌工艺制造半导体器件的方法以及制造具有连通孔的制品的方法”的发明专利申请的分案申请。
技术领域
本发明涉及一种制造具有连通孔的制品的方法。此外，本发明涉及通过使用双镶嵌工艺制造半导体器件的方法。
背景技术
通常，Cu已经用作半导体器件的布线材料。但是，很难将图形转印到Cu本身。因此，已经注意到镶嵌工艺，特别是双镶嵌工艺，其中同时形成用于布线或形成电极的沟槽以及通孔。
关于使用此双镶嵌工艺制造半导体器件的方法，下面说明在日本专利特开No.2004-221191中公开的一种技术。
在图9A中，附图标记1901表示Cu布线，附图标记1902表示SiC膜，附图标记1903表示有机的低介电常数膜，附图标记1904表示SiC，附图标记1905表示SiO2，附图标记1906表示具有布线沟槽的图形的抗蚀剂掩模。
如图9B所示，通过使用抗蚀剂掩模1906蚀刻SiO21905。如图9C所示，在全部表面上施加光敏抗蚀剂，并执行曝光和显影，使得形成具有通孔图形的抗蚀剂掩模1910。
通过使用获得的抗蚀剂掩模1910蚀刻SiO2膜1905和SiC膜1904(图9D)。之后，通过使用双层硬掩模(1904和1905)，蚀刻有机的低介电常数膜1903，同时去除抗蚀剂掩模1910(图9E)。
通过使用SiO2膜1905蚀刻SiC膜1904(图9F)。随后，通过使用SiO2膜1905和SiC膜1904作为掩模，蚀刻用作层间绝缘膜的有机的低介电常数膜1903。
以此方式，产生了布线沟槽1950和通孔1935(图9G)。最后，通过使用SiO2膜1905和有机的低介电常数膜1903作为掩模，去除SiC膜1902(图9H)。随后，通过电镀将Cu填充在布线沟槽和通孔中，由此产生双镶嵌结构。
通常，在双镶嵌工艺中，在用于布线的沟槽中和通孔中形成由难熔金属(例如，阻挡金属)和/或难熔金属化合物制成的衬底层，之后淀积Cu、Al、铝合金等。
淀积方法的示例包括溅射法、CVD法，以及执行回流的工艺(如果必要)。不仅可以通过CMP执行之后的对不必要的Cu、Al等的去除，而且也可以进行例如研磨和抛光的物理去除、化学蚀刻等。
发明内容
但是，从图9H清晰可见，按照上述的方法，在布线沟槽1950的深度方向上的长度h与在通孔1935的深度方向上的长度l相对应地变化。
因此，如果布线沟槽的深度方向上的长度h增加则上述通孔的深度方向上的长度l减小，这样对布线沟槽和通孔的每个长度的可控性不能令人满意。
因此，本发明提供一种用于制造半导体器件或制品的方法，其中很容易地控制在布线沟槽和通孔深度方向上的长度。
按照本发明的第一方面，一种通过使用双镶嵌工艺制造半导体器件的方法，包括以下步骤：在衬底上制备具有第一绝缘膜的部件；在上述第一绝缘膜上设置一层；在上述的层上压印具有图形的模型，以便形成具有布线沟槽和第一通孔的第二绝缘膜，上述图形对应于上述的布线沟槽和上述的第一通孔；并通过使用上述的第二绝缘膜作为掩模蚀刻上述的第一绝缘膜，以便在第一绝缘膜中形成第二通孔，第二通孔比上述的第一通孔长并且连接到第一通孔。
按照本发明的第二方面，一种通过使用双镶嵌工艺制造半导体器件的方法，包括以下步骤：在衬底上制备具有第一绝缘膜的部件，第一绝缘膜已经历过平坦化处理；在上述的第一绝缘膜上设置一层；在上述的层上压印具有图形的模型，以便形成具有布线沟槽和第一通孔的第二绝缘膜，上述的图形对应于上述的布线沟槽和上述的第一通孔；并通过使用上述的第二绝缘膜作为掩模蚀刻上述的第一绝缘膜，以便在第一绝缘膜中形成连接到上述第一通孔的第二通孔。
按照本发明的第三方面，一种通过使用双镶嵌工艺制造半导体器件的方法，包括以下步骤：在衬底上制备具有第一绝缘膜的部件；制备具有与布线沟槽和第一通孔对应的图形的模型；在上述的模型与上述的第一绝缘膜之间插入可紫外线固化的树脂层；用紫外线照射上述的树脂层，以便固化树脂层并形成具有上述布线沟槽和上述第一通孔的第二绝缘膜；并通过使用上述的第二绝缘膜作为掩模选择性蚀刻上述的第一绝缘膜，以便在第一绝缘膜中形成连接到上述第一通孔的第二通孔。
按照本发明的第四方面，一种通过使用双镶嵌工艺制造半导体器件的方法，包括以下步骤：在衬底上制备具有第一绝缘膜的部件，衬底与部件之间具有绝缘层；在上述的第一绝缘膜上设置一层；在上述的层上压印具有图形的模型，以便形成具有布线沟槽和第一通孔的第二绝缘膜，上述的图形对应于上述的布线沟槽和上述的第一通孔；通过使用上述的第二绝缘膜作为掩模蚀刻上述的第一绝缘膜，以便在第一绝缘膜中形成连接到上述的第一通孔的第二通孔；并去除暴露在第二通孔底部处的绝缘层，以形成连接到上述第二通孔的第三通孔。
按照本发明的第五方面，一种通过使用双镶嵌工艺制造半导体器件的方法，包括以下步骤：在衬底上制备具有第一绝缘膜的部件；在上述的第一绝缘膜上设置一层；在上述的层上压印具有图形的模型，以便形成具有布线沟槽和第一通孔的第二绝缘膜，上述的图形对应于上述的布线沟槽和上述的第一通孔；并通过使用上述的第二绝缘膜作为掩模，在第一绝缘膜的蚀刻速率大于或等于5倍的上述第二绝缘膜的蚀刻速率的情况下蚀刻上述的第一绝缘膜，以便在第一绝缘膜中形成连接到上述第一通孔的第二通孔。
按照本发明的第六方面，一种制造具有连通孔的制品的方法，包括以下步骤：在衬底上制备具有第一绝缘膜的部件；在第一绝缘膜上设置一层；在上述的层上压印具有图形的模型，以便形成具有沟槽和第一通孔的第二绝缘膜，上述的图形对应于上述沟槽和上述第一通孔；并通过使用上述的第二绝缘膜作为掩模蚀刻上述的第一绝缘膜，以便在第一绝缘膜中形成第二通孔，第二通孔比上述的第一通孔长并且连接到第一通孔。
按照本发明的第七方面，一种制造具有连通孔的制品的方法，包括以下步骤：在衬底上制备具有第一绝缘膜的部件，第一绝缘膜已经历过平坦化处理；在上述的第一绝缘膜上设置一层；在上述的层上压印具有图形的模型，以便形成具有沟槽和第一通孔的第二绝缘膜，上述的图形对应于上述沟槽和上述第一通孔；并通过使用上述的第二绝缘膜作为掩模蚀刻上述的第一绝缘膜，以便在上述的第一绝缘膜中形成连接到上述第一通孔的第二通孔。
按照本发明的第八方面，一种制造具有连通孔的制品的方法，包括以下步骤：在衬底上制备具有第一绝缘膜的部件；在第一绝缘膜上形成第二绝缘膜；在第二绝缘膜上形成第一光致抗蚀剂膜；通过使用第一光致抗蚀剂膜作为掩模蚀刻第二绝缘膜，以便在第二绝缘膜中形成第一通孔；在形成有第一通孔的第二绝缘膜上形成第二光致抗蚀剂膜；通过使用第二光致抗蚀剂膜作为掩模蚀刻第二绝缘膜，以便在第二绝缘膜中形成布线沟槽；以及通过使用形成有第一通孔和布线沟槽的第二绝缘膜作为掩模蚀刻第一绝缘膜，以便在第一绝缘膜中形成第二通孔，该第二通孔连接到第一通孔。
按照本发明的这些方面，由于能够通过使用构成沟槽的上述第二绝缘膜作为掩模来蚀刻构成通孔的上述第一绝缘膜，因此提供了一种用于制造半导体器件或制品的方法，其中能够容易地控制在布线沟槽和通孔深度方向上的长度。
参照附图，根据下面说明的示意性实施例，本发明的其它优点将变得显而易见。
附图说明
图1A和1B是显示按照本发明一个方面的用于制造部件的方法的示意性剖面图；
图2是显示按照本发明一个方面的在具有布线沟槽和通孔的部件中填充导电材料的情况下的示意性剖面图；
图3是显示按照本发明一个方面的具有布线沟槽和通孔的部件的示例的示意性剖面图；
图4A至4C是显示按照本发明一个方面的用于制造部件的方法的示意性剖面图；
图5A至5H是显示按照本发明一个方面的用于制造部件的方法的示意性剖面图；
图6A至6E是显示按照本发明一个方面的用于制造部件的方法的示意性剖面图；
图7是显示按照本发明一个方面的在具有布线沟槽和通孔的部件中填充导电材料的情况下的示意性剖面图；
图8A和8B是显示制造方法的示意性剖面图，用于说明本发明的一个方面的有效性；
图9A至9H是用于说明已知示例的示意性剖面图。
具体实施方式
第一实施例
将参照图1A和1B说明按照本发明一个方面的第一实施例。
在衬底(附图中没有显示)上制备具有第一绝缘膜1001和第二绝缘膜1002的部件1999(图1A)。
通过在上述第一绝缘膜1001上设置一层之后在该层上压印具有图形的模型(附图中没有显示)来产生上述第二绝缘膜1002，，该图形对应于布线沟槽1003和第一通孔1004。
例如，当与上述模型接触时，构成该层的材料被凝固，由此产生第二绝缘膜。
在本发明中，该层还包括以下的情况：用于形成第二绝缘膜的材料宏观上是在第一绝缘膜上的一层的形式，但是微观上是点的形式。
此外，在本发明中，该层包括以下的情况：用于形成第二绝缘膜的材料由多个处于设置在第一绝缘膜上的阶段的点状材料的集合构成，并且通过接触上述的模型变成层的形式。其它实施例亦是如此。
随后，通过使用上述第二绝缘膜1002作为掩模蚀刻上述第一绝缘膜1001。因此，在第一绝缘膜中形成具有比第一通孔的长度s更长的长度t、且连接到第一通孔的第二通孔(图1B)。
通过上述的蚀刻不一定使第二通孔1005穿透第一绝缘膜1001。在使第二通孔1005穿透的情况下，在第二通孔1005的底部暴露出绝缘或导电的层、膜或衬底(附图中没有显示)。
例如，在第二通孔的底部暴露出由金属(例如，Cu)形成的布线。在一些情况下，在第二通孔的底部设置布线(附图中没有显示)，同时插入用作蚀刻停止层和/或金属扩散防止层的绝缘材料(附图中没有显示)。
在上述蚀刻之后，当设置在上述第一绝缘膜1001与上述衬底(附图中没有显示)之间的布线层没有在上述第二通孔1005的底侧暴露的情况下，如果必要的话，执行露出布线层的处理。例如，执行蚀刻或灰化。
此处，重要的是为绝缘膜选择材料，使得能够通过使用第二绝缘膜1002作为掩模来蚀刻第一绝缘膜1001。因此，可以通过第一绝缘膜的长度来控制通孔的长度。
当在第一绝缘膜中形成第二通孔时，在布线沟槽1003深度方向上的长度很难变得大于或等于预定的长度。此处，预定的长度是指例如第二绝缘膜的厚度。
对于实现本发明的材料的组合，例如选择倍半硅氧烷氢化物(HSQ)作为第二绝缘膜的材料，选择聚芳醚(PAE)作为第一绝缘膜的材料。
对于PAE的干法蚀刻，使用NH3作为蚀刻剂。例如，通过使用反应离子蚀刻装置，在50sccm至300sccm、2Pa至20Pa压强以及100W至800W的RF电源功率的条件下执行蚀刻。而且，N2/H2或N2/NH3也能够用作蚀刻剂。
在使用NH3作为蚀刻剂的情况下，取决于具体条件，HSQ基本上没有被蚀刻。因此，第二绝缘膜1002用作掩模。
本发明不仅包括第一绝缘膜的蚀刻剂基本上不蚀刻第二绝缘膜的情况，也包括选择地蚀刻第一绝缘膜的情况。与第二绝缘膜相比第一绝缘膜倾向于被选择地蚀刻的情况是指，例如在蚀刻速率方面存在5倍的或更大差别的情况。存在10倍或更大的差别是有效的。自然，存在100倍或更大的差别是非常有效的。
按照本发明一个方面的用于制造半导体器件的方法也包括图3所示的情况，在第一绝缘膜中形成第二通孔1005的时刻，基本上消除了已经设置在第二绝缘膜1012中的第一通孔。
(a)第一通孔的长度s与第二通孔的长度t之间的关系。
为了使上述第二通孔的长度t变得大于上述第一通孔的长度s，使上述第一绝缘膜1001的厚度(在膜厚度方向上的长度)大于上述第一通孔的长度s。上述第一绝缘膜的厚度可以大于上述第二绝缘膜的厚度。上述第二通孔的长度t可以大于或等于上述第一通孔的长度s的两倍。有利地是，该长度大于或等于3倍。对于上限，上述第二通孔的长度t例如是小于或等于上述第一通孔的长度s的20倍，并且可以是小于或等于10倍。
(b)第一绝缘膜
上述第一绝缘膜可以适当地选自于有机材料或多孔的无机材料，每种都具有4.0或更小的相对介电常数k。
其具体的示例包括用作有机膜的聚芳醚PAE(k＝2.65)、多孔的SiO2(k＝1.5至2.0)、SiOF(k＝3.6)以及SiOC(k＝2.9)。为了与第二绝缘膜相比具有适于选择性蚀刻的配置，可以将无机材料制成多孔的。
关于半导体布线的层间绝缘膜，据说4.0或更小的相对介电常数适合于90nm一代，2.5或更小的低介电常数适合于65nm或后来的一代。因此，按照本发明提供的用于制造半导体器件的方法能够用于更细的布线。在这方面，SiN的相对介电常数是7.0，SiC的相对介电常数是5.0。例如，按照本发明实施例的相对介电常数的下限是1.5。
包括上述的PAE、聚酰亚胺、聚对二甲苯、特氟隆(注册商标)、苯并环丁烯(BCB)、全氟碳化物(PTFE)等。也能够使用树脂例如PMMA。
对于第一绝缘膜，也可以使用多孔的无机低k材料。其示例包括多孔的硅石、多孔的甲基倍半硅氧烷(多孔的MSQ)以及多孔的SiOC。
在干法蚀刻这些第一绝缘膜时，对于有机膜，蚀刻剂适当地选自于N2和H2的混合气体、NH3气体、N2和NH3的混合气体、氧气等。
对于多孔的无机材料，使用碳氟化合物基(CF基)气体(例如C3F8、C4F8、C5F8、C4F6、CHF3和CF4)。CF基气体可以是与蚀刻第二绝缘膜的蚀刻剂通用的。但是第一绝缘膜是多孔的，因此与第二绝缘膜相比被选择性地蚀刻。
(c)第二绝缘膜
上述第二绝缘膜可以选自于倍半硅氧烷氢化物、含有环氧基团的硅氧烷以及含有环氧基团的倍半硅氧烷。
可用于第二绝缘膜的材料的示例包括上述的HSQ、含有环氧基团的硅氧烷以及倍半硅氧烷(含有环氧基团的SSQ)的混合物。除此之外，能够使用氧化硅、氟掺杂的氧化硅、碳掺杂的氧化硅、SiOC等。例如，Michael等人在“SPIE Microlithography Conference，February2003”(http://www.molecularimprints.com/NewsEvents/tech articles/Dual-damascene-MLO5％205751-21.pdf)中报告了含有环氧基团的倍半硅氧烷。
特别地，在通过使用压印法形成设置在第二绝缘膜中的布线沟槽和第一通孔的情况下，第二绝缘膜可以是可UV固化的树脂。
在第二绝缘膜的干法蚀刻中，可以使用碳氟化合物基(CF基)气体(例如C3F8、C4F8、C5F8、C4F6、CHF3和CF4)作为蚀刻剂。
第一绝缘膜和第二绝缘膜中的至少一个具有4.0或更小的相对介电常数。相对介电常数可以是3.0或更小，而且可以是2.5或更小。
特别地，第一绝缘膜和第二绝缘膜都可由具有3.0或更小的相对介电常数的材料构成。而且，相对介电常数可以是2.5或更小。
按照本发明的一个方面，本身具有布线沟槽和第一通孔的第二绝缘膜可以由单层膜而不是多层膜构成。原因是当由多层膜构成时，工艺变得更加复杂。
(d)衬底
将设置第一绝缘膜1001的衬底例如是硅晶片、SiGe晶片或具有多层膜的衬底。衬底与第一绝缘膜彼此可以直接接触，或者可以插入可选择的层(而不管该层是单层还是多层)，由此可将上述第一绝缘膜间接地设置在衬底上。
例如，在硅衬底上设置包括布线的区域，进一步在该区域上设置构成该布线的由金属材料组成的防扩散层，并且可以在其上设置上述的第一绝缘膜。
(e)压印
下面将说明按照本实施例的部件1999。
例如，可以如下所述地在第一绝缘膜1001(图1A)上形成包括第二绝缘膜1002的部件，第二绝缘膜1002具有布线沟槽1003和第一通孔1004。
例如，在美国专利No.6334960和Stephan Y.Chou等人的论文(Appl.Phys.Lett.，Vol.67，Issue 21，pp.3114-3116(1995))中说明了压印。
将参照图4A至4C给出说明。
具体地，在第一绝缘膜1401上使具有预先确定的压印图形的模型1470与能够用作第二绝缘膜的材料(可光固化的树脂)彼此直接或间接接触。如果必要的话，可施加压力来按压两者。
按照布线沟槽和第一通孔来形成上述图形。
在上述材料是可紫外线固化的树脂的情况下，通过UV线照射该树脂来固化，以便转印模型的图形(图4A)。
可以使用上述的HSQ等作为用于形成第二绝缘膜的材料。
不必说，在压印方法中，也可以使用热硬化树脂(例如，PMMA和上述的HSQ)作为用于形成第二绝缘膜的材料来替代该可光固化的树脂。
热硬化型压印方法包括通过加热将图形转印到固体树脂的系统以及通过应用加热将图形转印到液体树脂的系统。这两种系统都能够用于本发明。
在图4A中，参考标记1492表示通过固化形成的第二绝缘膜，其具有与布线沟槽和第一通孔对应的凹陷部分。之后，使模型1470和第二绝缘膜1492彼此分开。有时候，在模型与树脂之间放置有脱模剂的情况下执行压印。
如图4B所示，通过使用CF基气体以干法蚀刻对第二绝缘膜的整个表面进行回蚀，以便形成具有第一通孔1404和布线沟槽1403的第二绝缘膜1402。
可以在必要时执行图4B中所示的步骤。例如，在能够通过压印获得图4B所示的构造的情况下，也就是在第一通孔的底部基本上没有留下第二绝缘膜或者仅留下非常薄的膜的情况下，可以省略上述的回蚀。
以此方式，能够生产上述的部件1999。
随后，通过使用第二绝缘膜1402作为掩模，在第一绝缘膜1401中形成第二通孔1405(图4C)。
在形成上述的第二通孔之后，在上述的布线沟槽、上述的第一通孔和第二通孔中填充由Cu等构成的导电材料。
尽管取决于上述回蚀刻的程度，但是本发明也包括例如消除了第二绝缘膜中的第一通孔的情况，如图3所示。在此情况下，s＝0。
(f)填充
在形成图1B或图2所示的布线沟槽和第二通孔(通孔)之后，在其中填充导电材料(例如，Cu)1201。
在填充导电材料之前，可以在布线沟槽的侧面和底面以及第二通孔的侧面和底面形成难熔金属(例如，Ti、TiN、Ta、TaN、W和WN)和/或难熔金属化合物作为衬底层。通过溅射法或CVD法形成衬底层。
尽管附图中没有显示，但是在图1B所示的第二通孔的底部暴露的材料是绝缘材料(例如，SiC)并且在该材料下设置导电布线区域的情况下，在去除暴露在底部的SiC等之后，填充导电材料。不必说，在本发明中，可以按照需要填充导电材料。对于用作多孔体以便起到反射镜的作用，不必要填充。
有时候，在第二通孔底部暴露的材料的表面层上形成导电材料(Cu)的氧化物膜。在这样的情况下，可以清洗暴露的Cu表面。例如，通过Ar溅射法去除氧化物，或者在含有氢气的气氛中通过热处理还原该氧化物。
在填充中，作为第一步骤，能够通过溅射生长在布线沟槽和通孔(连接第一通孔和第二通孔形成的孔)的侧壁上生长金属膜(阻挡金属)。能够形成籽晶Cu层以用作用于填充的电极，并且能够通过电镀填充Cu。
(g)其它
对于图1A所示的部件1999，如果必要的话，也能够在第一绝缘膜1002和第二绝缘膜1001之间或者在第一绝缘膜下设置另一个绝缘膜。其示例包括SiC、SiOC、SiN和SiO2。
在按照本发明的双镶嵌工艺中，上述沟槽部分不是必须用于布线，而是也能够用于形成例如像素电极。
按照本发明的一个方面的半导体器件的示例包括下面的器件。
例如有半导体集成电路、存储器件(例如，DRAM、SRAM和闪存)、CMOS器件和图像捕捉器件(CCD等)。
在下面的实施例中能够适当地采用上述项(a)至(g)中说明的技术内容，只要在技术理念上不存在矛盾即可。
第二实施例：平坦化
按照本发明另一方面的第二实施例是通过使用上述的双镶嵌工艺制造半导体器件的方法。但是，其特征在于包括在衬底上制备具有第一绝缘膜的部件的步骤，其中第一绝缘膜已经经历了平坦化处理。
将参照图6A至6E说明本实施例。
在图6A中，附图标记1800表示不平坦的衬底。
在此，衬底包括由多层膜构成的衬底。上述的多层膜包括由Cu等形成的导电层或者由SiC等形成的绝缘层。
在衬底1800上设置第一绝缘膜1801，第一绝缘膜1801已经经历了平坦化处理以便减小不平坦性。
平坦化处理包括至少两种下述的概念。
第一概念是，在衬底1800上形成第一绝缘膜，之后通过抛光、热处理等执行平坦化。第二概念是，在衬底上形成第一绝缘膜的过程中，通过设计来减小衬底的不平坦。例如，该设计是指通过旋涂来形成绝缘膜。不必说，也能够组合这两种概念来执行平坦化处理。
在通过旋涂形成第一绝缘膜的情况下，绝缘膜具有其中以某种程度减小衬底1800的不平坦性的表面形状(图6A)。在使用具有非常低的粘性的绝缘材料的情况下，在通过旋涂形成第一绝缘膜的时刻，可以产生图6B所示的状态。
如果必要的话，第一绝缘膜1800的表面经历依靠化学机械抛光(CMP)的平坦化处理(图6B)。在图6B中，附图标记1899表示已经经历表面平坦化处理的绝缘膜的最外侧表面。
通过旋涂、分配器等将第二绝缘膜施加到已经经历了平坦化处理的第一绝缘膜1801上。在使用具有预期图形的模型1870按压第二绝缘膜1802的同时，通过UV线照射第二绝缘膜1802，使其固化(图6C)。模型由石英等形成。以此方式，将模型表面图形转印到第二绝缘膜1802。
之后，通过使用CF基气体的蚀刻执行回蚀，使得在第二绝缘膜中包含的第一通孔1804的底部露出第一绝缘膜1801(图6D)。
通过使用第二绝缘膜1802作为掩模，在第一绝缘膜中形成第二通孔1805(图6E)。
如果必要，在通过溅射法形成阻挡金属或Cu籽晶层之后，通过电镀法使用Cu填充由此形成的布线沟槽1803和通孔。随后，通过CMP执行抛光，以便同时形成通孔布线1822和沟槽布线1821(图7)。
如果必要的话，则能够如上所述地进行回蚀。不必说，也能够使用已知的热印法来替代光印法。
图8A和图8B显示了对单层绝缘膜应用双镶嵌工艺的情况，用于说明按照本发明一个方面的本实施例的有效性。
在衬底2800不平坦的情况下，当对衬底施加UV可固化树脂2802并通过使用模型转印图形时，产生了图8A所示的状态。
如果在这样的状态下执行回蚀，以便在第一通孔2804的底部露出衬底2800，则会部分地消除用于布线沟槽和通孔的孔，如图8B中所示的圆形部分2850所示。
另一方面，在按照本发明一个方面的本实施例中，由于通过第一绝缘膜来吸收衬底的表面不平坦并且在其上设置第二绝缘膜，则能够避免图8B所示的布线沟槽被消除的情况。
而且，可以按照能够确保预期的蚀刻选择比率的方式来选择用于第一绝缘膜和第二绝缘膜的材料的组合。在此情况下，即使用于通孔布线的孔在深度方向上的长度增加时，也允许布线沟槽在深度方向上的长度几乎不会增加到大于或等于预定的长度(例如，第二绝缘膜的膜厚度)。因此，当不期望不必要地增加布线沟槽的深度或者当不期望增加填充在其中的填充材料(例如，铜)的数量时，这是非常有用的方法。
(h)平坦化处理
可以替代CMP或与CMP一起通过热处理上述的第一绝缘膜来实现上述的平坦化处理。例如，可以通过在温度高于膜形成温度的气氛中的退火处理来实现平坦化。
在图4A中，当第一绝缘膜1401本身受到位于第一绝缘膜1401下面的层(附图中没有显示)的不平坦影响而产生不平坦时，可以通过下面的技术替代通过CMP等的抛光来执行平坦化。
具体地，使用一种技术(空白压印法)，其中通过使用UV可固化树脂作为第一绝缘膜并在绝缘膜上压印没有不平坦表面图形的模型来执行平坦化。
当使用压印法时，可能需要非常精确地执行模型与衬底在面内方向上的对准和两者之间缝隙的调整。
当衬底的平坦性较差时，可能很难执行这样精确的缝隙调整等。但是，当采用本发明时，可以通过将在衬底上形成的第一绝缘膜来提高最外侧表面的平坦性。因此，能够执行所需的精确的缝隙调整等。
第三实施例：光印
如下所述地执行用于制造按照本发明第三实施例的半导体器件的方法。
在衬底上制备具有第一绝缘膜的部件。
此外，制备具有对应于布线沟槽和第一通孔的图形的模型。
在上述模型与上述第一绝缘膜之间插入可紫外线固化的树脂层，用紫外线照射上述的树脂层使其固化。
在固化了树脂之后，使上述的模型与树脂彼此分开。如果必要，使上述固化的树脂经历各向异性蚀刻(所谓的回蚀步骤)。
以此方式，能够产生具有上述布线沟槽和上述第一通孔的第二绝缘膜。
通过使用上述的第二绝缘膜作为掩模，选择地蚀刻上述的第一绝缘膜，以便在第一绝缘膜中形成连接到上述第一通孔的第二通孔。
关于本实施例中的衬底、第一和第二绝缘膜、树脂层以及蚀刻步骤，能够适当地采用第一和第二实施例中所述的内容。
第四实施例：三层构造
按照本发明另一个方面的第四实施例，是通过使用双镶嵌工艺制造半导体器件的方法，并具有以下的特征。
在衬底上制备具有第一绝缘膜的部件，部件与衬底之间具有绝缘层。
在上述的第一绝缘膜上设置一层。
在上述的层上压印具有对应于布线沟槽和第一通孔的图形的模型，以便形成具有布线沟槽和第一通孔的第二绝缘膜。
通过使用上述的第二绝缘膜作为掩模蚀刻上述的第一绝缘膜，以便在第一绝缘膜中形成连接到上述第一通孔的第二通孔。
去除暴露在第二通孔底部的绝缘层，形成连接到上述第二通孔的第三通孔。上述的绝缘层例如由SiN或SiC构成，以便防止金属从金属布线扩散或者用作蚀刻停止层。相对介电常数不必须是4或更小，可以是4.1或更大。
关于本实施例中的衬底、第一和第二绝缘膜、树脂层以及蚀刻步骤，能够适当地采用第一和第二实施例中所述的内容。
例如，在该构造中，能够在硅衬底上设置金属布线层，可以在其上设置上述的绝缘层用于防止金属扩散，并且可以进一步在其上设置上述的第一绝缘膜和第二绝缘膜。
例如，不可避免地使用具有4.1或更大相对介电常数的绝缘材料(例如，SiN或SiC)，以防止金属扩散。另一方面，当不期望层间绝缘膜的相对介电常数增加时，可以将上述绝缘层制得比第一绝缘膜更薄。
在上述第一至第四实施例中，可以不通过使用压印法(第一形成方法)，而是使用第二形成方法来制备示意性地显示在图1A中的部件1999，以下参照图5A至5H解释第二形成方法。
在第二形成方法中，通过所谓的双镶嵌工艺形成部件1999本身，之后，通过使用第二绝缘膜作为掩模蚀刻下面的第一绝缘膜。
通常，双镶嵌工艺包括沟槽优先系统和通孔优先系统，在沟槽优先系统中首先执行用于布线沟槽的曝光工艺，在通孔优先系统中首先执行用于通孔的曝光工艺。可以使用任何一种技术，只要能产生图1A所示的形状即可。
例如，下面将参照图5A至5H说明使用通孔优先系统的双镶嵌工艺。
在图5A中，尽管附图中没有显示，但是在第一绝缘膜5001下设置由Cu等形成的布线层，如果必要则在第一绝缘膜5001与布线层之间设有SiC绝缘层。
随后通过CVD法等在第一绝缘膜5001上顺序淀积第二绝缘膜5002和用于CMP的牺牲膜5050(图5A)。用于CMP的牺牲膜由SiO2、SiC、SiN等形成。
通过光刻在牺牲膜5050上形成用于暴露通孔部分形成区域的光致抗蚀剂膜5060(图5B)。
通过使用光致抗蚀剂膜5060作为掩模，蚀刻用于CMP的牺牲膜5050和第二绝缘膜，以便形成到达第一绝缘膜的通孔5004(图5C)。
在去除光致抗蚀剂膜5060之后，施加例如光致抗蚀剂的树脂材料，并执行热固化，使得通过由此树脂材料构成的填充材料5070来填充通孔5004(图5D)。
回蚀填充材料5070，使得只在通孔5004的底部留下填充材料(图5E)。
通过光刻在用于CMP的牺牲膜5050上形成用于暴露布线沟槽部分形成区域的光致抗蚀剂膜5080(图5F)。
通过使用光致抗蚀剂膜5080作为掩模，蚀刻用于CMP的牺牲膜5050和第二绝缘膜5002，以便在用于CMP的牺牲膜和第二绝缘膜中形成布线沟槽5003(图5G)。
之后，例如通过灰化，填充材料5070与光致抗蚀剂膜5080一起被去除。
以此方式，能够在用于CMP的牺牲膜5050和第二绝缘膜5002中形成具有通孔5004和布线沟槽5003的开口部分。
已经参照包含用于CMP的牺牲膜的情况说明了用于形成上述部件的第二技术。但是，也可以省略牺牲膜。相反地，能够在第一技术中设置用于CMP的牺牲膜。
关于参照图5A至5H的说明，当抗蚀剂膜5080留在牺牲膜505上时(图5G)，也能够执行图1B所示的步骤，也就是蚀刻第一绝缘膜5001的步骤。
这是因为能够选择性地蚀刻第一绝缘膜，只要在蚀刻步骤期间去除了填充材料5070并且绝缘膜暴露在第一通孔的底部即可，尽管这取决于第二通孔的深度。不是必须地按照图5A至5H所示的工艺。例如，在执行了图5A、图5B和图5C所示的步骤之后，施加并构图用于布线沟槽的抗蚀剂，而不执行图5D所示的步骤，由此也能够形成布线沟槽5003。
第五实施例
按照本发明另一个方面的第五实施例，是用于制造具有连通孔的制品的方法，并具有以下的特征。
在衬底上制备具有第一绝缘膜的部件，并在上述第一绝缘膜上设置一层。
在上述的层上压印具有对应于沟槽和第一通孔的图形的模型，以便形成具有沟槽和第一通孔的第二绝缘膜。
通过使用上述的第二绝缘膜作为掩模蚀刻上述的第一绝缘膜，以便在第一绝缘膜中形成连接到上述第一通孔的第二通孔。
上述第二通孔的长度可以大于上述第一通孔的长度。而且，在其上堆叠上述第二绝缘膜之前，上述第一绝缘膜可以经历上述的平坦化处理。
按照本发明一个方面的本实施例类似于按照本发明其它方面的第一和第二实施例。例如，当使用本实施例的制品作为抗反射膜时，则不一定在制备的连通孔中填充例如金属的材料。
按照本实施例的制品还包括具有像素电极的半导体器件，该器件被称作LCOS(硅上液晶)，将用于包含液晶的显示器件。
即，本发明包括一种制品，其中通过金属材料填充上述的沟槽、第一通孔和第二通孔以便用作反射材料。
下面将参照示例详细说明按照本发明一个方面的用于制造半导体器件的方法。在下面的示例中，将本发明用于其中位于第一绝缘膜下的衬底不平坦的情况。
示例
将参照图6A至图6E说明本发明的一个方面。
在图6A中，附图标记1800表示不平坦的衬底。此处衬底的示例包括由Cu等形成的导电层以及由SiC等形成的绝缘层。第一绝缘膜(PAE)1801通过旋涂形成在具有不平坦表面的衬底上。在此情况下，绝缘膜具有反映衬底1800的不平坦性的表面形状(图6A)。
利用CMP使第一绝缘膜1801的表面经历平坦化处理(图6B)。在图6B中，附图标记1899表示具有经历过平坦化处理的表面的绝缘膜。
通过旋涂将用于形成第二绝缘膜的层(倍半硅氧烷或硅氧烷，分布含有环氧基团)施加到经历过平坦化处理的第一绝缘膜1801。在通过具有预定图形的模型1870按压用于形成第二绝缘膜1802的层的同时，使用UV线照射用于形成第二绝缘膜1802的层，使其固化(图6C)。以此方式，将模型表面图形转印到第二绝缘膜1802上。
之后，通过使用CF基气体执行回蚀，使得在第二绝缘膜所含的第一通孔1804的底部暴露第一绝缘膜1801(图6D)。
在干法蚀刻装置中，通过使用第二绝缘膜1802作为掩模，在第一绝缘膜中形成第二通孔(图6E)。在该装置中，使用气体(例如NH3)作为蚀刻气体。因此，选择性地蚀刻了第一绝缘膜。
如果必要的话，在通过溅射法形成阻挡金属或Cu籽晶层之后，通过电镀法使用Cu填充由此形成的布线沟槽和通孔。随后通过CMP执行抛光，使得同时形成通孔布线1822和沟槽布线1821(图7)。
本发明一个方面使用的双镶嵌工艺制造半导体器件的方法，能够用于例如半导体集成电路、DRAM和CMOS器件的布线层。不限于与布线相关的领域，也能够用于其它的领域，例如通过利用不平坦性制造抗反射膜。
尽管已经参照示意性实施例说明了本发明，但是应当理解，本发明不限于所述的示意性实施例。下面权利要求的范围应当与最宽的解释一致，以便涵盖所有的修改、等价结构和功能。
Claims (2)
1.一种通过使用双镶嵌工艺制造半导体器件的方法，包括以下步骤：
在不平坦的衬底上制备包括第一绝缘膜的部件，其中第一绝缘膜的表面已经经历依靠化学机械抛光的平坦化处理，以便减少基板的不平坦性，在第一绝缘膜与衬底之间形成绝缘层；
在第一绝缘膜上设置一层；
在该层上压印具有图形的模型，以便形成具有布线沟槽和第一通孔的第二绝缘膜，该图形对应于所述布线沟槽和第一通孔；
通过使用第二绝缘膜作为掩模蚀刻第一绝缘膜，以便在第一绝缘膜中形成第二通孔，第二通孔比第一通孔长并且连通到第一通孔，其中，当在第一绝缘膜中形成第二通孔时，第二绝缘膜中的第一通孔基本上被消除；以及
在所述布线沟槽和第二通孔中填充导电材料，
其中所述方法还包括去除暴露在第二通孔底部处的该绝缘层以形成连通到第二通孔的第三通孔的步骤，并且其中在填充步骤中用该导电材料填充第三通孔。
2.如权利要求1所述的制造半导体器件的方法，其中所述层是在模型与第一绝缘膜之间插入的可紫外线固化的树脂层，其中所述方法还包括用紫外线照射该树脂层以便固化该树脂层并形成具有该布线沟槽和第一通孔的第二绝缘膜的步骤，并且其中蚀刻第一绝缘膜的步骤是选择性执行的。
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005353752 | 2005-12-07 | ||
| JP2005-353752 | 2005-12-07 | ||
| JP2005353752 | 2005-12-07 | ||
| JP2006277726 | 2006-10-11 | ||
| JP2006-277726 | 2006-10-11 | ||
| JP2006277726 | 2006-10-11 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2006101640918A Division CN100552916C (zh) | 2005-12-07 | 2006-12-07 | 使用双镶嵌工艺制造半导体器件和含连通孔的制品的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101667555A CN101667555A (zh) | 2010-03-10 |
| CN101667555B true CN101667555B (zh) | 2012-06-27 |
Family
ID=38130907
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2006101640918A Expired - Fee Related CN100552916C (zh) | 2005-12-07 | 2006-12-07 | 使用双镶嵌工艺制造半导体器件和含连通孔的制品的方法 |
| CN2009101751219A Expired - Fee Related CN101667555B (zh) | 2005-12-07 | 2006-12-07 | 使用双镶嵌工艺制造半导体器件的方法以及制造具有连通孔的制品的方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2006101640918A Expired - Fee Related CN100552916C (zh) | 2005-12-07 | 2006-12-07 | 使用双镶嵌工艺制造半导体器件和含连通孔的制品的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (2) | CN100552916C (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101587838B (zh) * | 2008-05-23 | 2011-03-23 | 中芯国际集成电路制造(北京)有限公司 | 在电介质层上形成孔的方法 |
| JP6877290B2 (ja) * | 2017-08-03 | 2021-05-26 | 東京エレクトロン株式会社 | 被処理体を処理する方法 |
| KR102592854B1 (ko) * | 2018-04-06 | 2023-10-20 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5173442A (en) * | 1990-07-23 | 1992-12-22 | Microelectronics And Computer Technology Corporation | Methods of forming channels and vias in insulating layers |
| US6194128B1 (en) * | 1998-09-17 | 2001-02-27 | Taiwan Semiconductor Manufacturing Company | Method of dual damascene etching |
| US6265307B1 (en) * | 2000-01-12 | 2001-07-24 | Taiwan Semiconductor Manufacturing, Co., Ltd. | Fabrication method for a dual damascene structure |
| US6294315B2 (en) * | 1998-07-09 | 2001-09-25 | Samsung Electronics Co., Ltd. | Method of forming a metal wiring by a dual damascene process using a photosensitive polymer |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1030361A1 (en) * | 1999-02-15 | 2000-08-23 | Nec Corporation | Manufacturing method of semiconductor device using a dual damascene process |
| JP4858895B2 (ja) * | 2000-07-21 | 2012-01-18 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US6992391B2 (en) * | 2001-09-28 | 2006-01-31 | Intel Corporation | Dual-damascene interconnects without an etch stop layer by alternating ILDs |
-
2006
- 2006-12-07 CN CNB2006101640918A patent/CN100552916C/zh not_active Expired - Fee Related
- 2006-12-07 CN CN2009101751219A patent/CN101667555B/zh not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5173442A (en) * | 1990-07-23 | 1992-12-22 | Microelectronics And Computer Technology Corporation | Methods of forming channels and vias in insulating layers |
| US6294315B2 (en) * | 1998-07-09 | 2001-09-25 | Samsung Electronics Co., Ltd. | Method of forming a metal wiring by a dual damascene process using a photosensitive polymer |
| US6194128B1 (en) * | 1998-09-17 | 2001-02-27 | Taiwan Semiconductor Manufacturing Company | Method of dual damascene etching |
| US6265307B1 (en) * | 2000-01-12 | 2001-07-24 | Taiwan Semiconductor Manufacturing, Co., Ltd. | Fabrication method for a dual damascene structure |
Non-Patent Citations (1)
| Title |
|---|
| JP特开平11-224880A 1999.08.17 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1979803A (zh) | 2007-06-13 |
| CN101667555A (zh) | 2010-03-10 |
| CN100552916C (zh) | 2009-10-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8293641B2 (en) | Nano imprint technique with increased flexibility with respect to alignment and feature shaping | |
| US7294571B2 (en) | Concave pattern formation method and method for forming semiconductor device | |
| CN100530591C (zh) | 形成互连结构的方法 | |
| US7863150B2 (en) | Method to generate airgaps with a template first scheme and a self aligned blockout mask | |
| JP2007019187A5 (zh) | ||
| EP1796159B1 (en) | Method for manufacturing a semiconductor device by using a dual damascene process | |
| US7589425B2 (en) | Method of manufacturing a semiconductor device having damascene structures with air gaps | |
| JP2007019508A (ja) | 相互接続配線内における複数のエアギャップの横方向分布の制御 | |
| US8518825B1 (en) | Method to manufacture trench-first copper interconnection | |
| CN101667555B (zh) | 使用双镶嵌工艺制造半导体器件的方法以及制造具有连通孔的制品的方法 | |
| JP3448025B2 (ja) | 半導体装置の製造方法 | |
| JP2001345380A (ja) | 半導体装置の製造方法および半導体装置 | |
| JP4684984B2 (ja) | 半導体装置の製造方法と物品の製造方法 | |
| WO2008005087A2 (en) | A nano imprint technique with increased flexibility with respect to alignment and feature shaping | |
| US20090123877A1 (en) | Method for forming an opening of nano-meter scale | |
| KR100599949B1 (ko) | 반도체 소자의 박막 레지스터 제조 방법 | |
| JP3432216B2 (ja) | 半導体装置の製造方法 | |
| JP2007227818A (ja) | 半導体装置の製造方法 | |
| JP2005327874A (ja) | 半導体集積回路装置の製造方法 | |
| JP2007242966A (ja) | 半導体装置の配線形成方法 | |
| JP2006041054A (ja) | アッシング処理方法及び基板処理方法 | |
| KR20100078054A (ko) | 반도체 소자의 제조 방법 | |
| JP2005057074A (ja) | 半導体装置の製造方法 | |
| TW200921843A (en) | Method for forming an opening of nano-meter scale |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20120627 Termination date: 20201207 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |