JP6877290B2 - 被処理体を処理する方法 - Google Patents

被処理体を処理する方法 Download PDF

Info

Publication number
JP6877290B2
JP6877290B2 JP2017150927A JP2017150927A JP6877290B2 JP 6877290 B2 JP6877290 B2 JP 6877290B2 JP 2017150927 A JP2017150927 A JP 2017150927A JP 2017150927 A JP2017150927 A JP 2017150927A JP 6877290 B2 JP6877290 B2 JP 6877290B2
Authority
JP
Japan
Prior art keywords
film
gas
via hole
insulating film
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017150927A
Other languages
English (en)
Other versions
JP2019029619A (ja
Inventor
政司 横山
政司 横山
康孝 濱
康孝 濱
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2017150927A priority Critical patent/JP6877290B2/ja
Priority to TW107125297A priority patent/TWI780185B/zh
Priority to US16/050,525 priority patent/US10998223B2/en
Priority to KR1020180089802A priority patent/KR102678853B1/ko
Priority to CN201810877048.9A priority patent/CN109390274B/zh
Publication of JP2019029619A publication Critical patent/JP2019029619A/ja
Application granted granted Critical
Publication of JP6877290B2 publication Critical patent/JP6877290B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1052—Formation of thin functional dielectric layers
    • H01L2221/1057—Formation of thin functional dielectric layers in via holes or trenches
    • H01L2221/1063—Sacrificial or temporary thin dielectric films in openings in a dielectric

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)
  • Separation By Low-Temperature Treatments (AREA)
  • Heating, Cooling, Or Curing Plastics Or The Like In General (AREA)
  • Physical Or Chemical Processes And Apparatus (AREA)

Description

本発明の実施形態は、被処理体を処理する方法に関するものである。
電子部品には、層間絶縁膜と、層間絶縁膜に設けられる配線およびビア孔とを含む多層配線構造を備える半導体装置が用いられるものがあり、このような半導体装置では、スイッチング速度の向上のために、微細化が進められている。半導体装置の微細化に伴って、層間絶縁膜に設けられる配線用トレンチおよびビア孔の微細化も進められており、エッチングによって微細なトレンチ等の形成を行う様々な技術が開発されつつある（特許文献１〜３）。特許文献１には、半導体ウエハ等の被処理体の表面に形成されている絶縁膜等の被加工層をエッチングするエッチング方法等が開示されている。特許文献２には、有機絶縁膜からなる低誘電率絶縁層間膜を用いたデュアルダマシン配線を有する半導体装置の製造方法等が開示されている。特許文献３には、ボーイング形状を抑制しながら良好なエッチング処理を行う基板処理方法が開示されている。
特開２００７−１２３７６６号公報 特開２００７−５３７９号公報 特開２０１６−２１５４６号公報
半導体装置の微細化を進める場合、トレンチ、ビア孔の形成にはリソグラフィー技術が用いられるので、寸法バラつき等を抑制しつつトレンチ、ビア孔をより微細な寸法になるように微細化するにはリソグラフィー技術に伴う限界があり得る。更に、半導体装置の微細化に伴って層間絶縁膜の低誘電率化も要求されるが、絶縁膜の誘電率の上昇を抑制しつつトレンチおよびビア孔の微細化を実現することも容易ではない。したがって、絶縁膜の誘電率と寸法バラつきとを抑制しつつ微細な配線およびビアを形成する技術が望まれている。
一態様においては、被処理体を処理する方法が提供される。被処理体は、配線を有する配線層、配線層上に設けられた拡散防止膜、拡散防止膜上に設けられた絶縁膜、絶縁膜上に設けられ開口を提供する金属マスクを備える。絶縁膜は、開口から露出される箇所の一部に設けられたトレンチ、およびトレンチの一部に設けられた第１のビア孔を備える。当該方法は、被処理体のトレンチと第１のビア孔の側面とに犠牲膜を形成する第１の工程と、犠牲膜および絶縁膜に対しエッチングを行って、第１のビア孔の底面の更に深い位置に第２のビア孔を形成し、該トレンチおよび第１のビア孔から犠牲膜を除去する第２の工程と、を備える。
上記方法によれば、絶縁膜に設けられたトレンチおよび第１のビア孔の側面に犠牲膜を設けた後に、絶縁膜をエッチングし第１のビア孔の底面の更に深い位置に第２のビア孔を形成する。従って、犠牲膜によって第１のビア孔の穴径が縮小された状態で第２のビア孔が形成されるので、微細なビア孔の形成が可能となる。更に、絶縁膜のエッチング時にトレンチおよび第１のビア孔の側面の犠牲膜も除去されるので、犠牲膜に起因する絶縁膜の誘電率の増加を抑制できる。
一実施形態では、第２の工程が完了したとき、トレンチの深さは更に深くなり、且つ、第１のビア孔はエッチングによって消滅している。
一実施形態では、第１の工程において、犠牲膜はコンフォーマルに形成される。コンフォーマルでない場合、トレンチ上部やビア孔上部の膜厚がトレンチの側面、底部およびビア孔の側面、底部に比べ厚くなってしまう、いわゆるオーバーハング形状が形成されやすく、トレンチおよびビア孔の間口の寸法が極端に小さくなり、エッチングが阻害されてしまうことが予想されるが、このように、コンフォーマルに形成された犠牲膜が用いられるので、微細でありつつも精密なエッチング加工が当該犠牲膜を用いて可能となる。
一実施形態では、第１の工程は、ＡＬＤ（Atomic Layer Deposition）方式を用いてトレンチの側面を含む被処理体の表面に犠牲膜を形成する第３の工程と、被処理体の表面に形成された犠牲膜に対しエッチングを行って、トレンチの底面を露出させる第４の工程と、を備える。このように、ＡＬＤ方式を用いて犠牲膜がコンフォーマルに形成されるので、より精密なエッチング加工が当該犠牲膜を用いて可能となる。
一実施形態では、絶縁膜は、シリコン酸化膜、低誘電率の特性を有するシリコン含有膜、または、シリコン酸化膜と低誘電率の特性を有するシリコン含有膜とが積層される膜である。
一実施形態では、犠牲膜は、低誘電率の特性を有する。このように、低誘電率の特性を有する犠牲膜を用いても、第２の工程において、絶縁膜のエッチングが可能である。
犠牲膜は、シリコン酸化膜である。
一実施形態では、第１の工程から第２の工程までは、真空一貫の環境において実行される。このように、第１の工程から第２の工程まで、低誘電率の絶縁膜が露出された状態で大気中に曝露される事態を回避し得る。
一実施形態では、第１の工程から第２の工程までは、単一の処理容器内で実行される。このように、第１の工程から第２の工程までは、単一の処理容器内で実行されるので、低誘電率の絶縁膜が露出された状態で大気中に曝露される事態を確実に回避し得る。
一実施形態では、絶縁膜の材料が細孔を有する多孔質材である場合に、第１の工程は、犠牲膜を形成する前に、トレンチの表面に露出される多孔質材の表層に位置する細孔を封孔する処理を行う。このように、絶縁膜の材料が細孔を有する多孔質材である場合には、犠牲膜の形成前に当該細孔が封孔されるので、犠牲膜の形成に用いられる材料が犠牲膜の形成時に細孔の内部まで吸収されることによって絶縁膜の特性（特に誘電率）が変化する事態を最小限に回避し得る。
一実施形態では、ビア孔が拡散防止膜に至るまで、第１の工程と第２の工程とを含むシーケンスを繰り返し実行する。このように、第１の工程の一回の実行において形成する犠牲膜の厚みをエッチングが停止しないように抑制しつつ、シーケンスを複数回実行することによってビア孔を拡散防止膜に向けて伸ばしつつビア孔の幅を段階的に縮小することができるので、エッチングが停止することなく確実に、最終的な幅（拡散防止膜に至った状態のビア孔の幅）のビア孔の形成を進めることができる。
一実施形態では、第２の工程において行われる犠牲膜および絶縁膜に対するエッチングの実行時間はトレンチの深さを犠牲膜のエッチングレートで割って得られる商の値以上であり、犠牲膜のエッチングレートと絶縁膜のエッチングレートとは同程度である。このように第２の工程において行われるエッチングの実行時間を調整すれば、第２の工程におけるエッチングにおいて、トレンチの側面にあってトレンチの深さに対応する長さを有する犠牲膜が好適に除去され得る。
以上説明したように、絶縁膜の誘電率と寸法バラつきとを抑制しつつ配線およびビアを微細化する技術が提供される。
図１は、一実施形態に係る方法の一例を示す流れ図である。 図２は、図１に示す方法の適用対象である被処理体を例示する断面図である。 図３は、図１に示す方法の実施に用いることが可能な基板処理システムおよび洗浄装置の一例を概略的に示す図である。 図４は、図１に示す方法の実施に用いることが可能なプラズマ処理装置の一例を概略的に示す図である。 図５は、図１に示す工程ＳＴ１の詳細の一例を示す流れ図である。 図６は、図５に示す工程ＳＴ１ｅの詳細の一例を示す流れ図である。 図７は、図６に示す工程ＳＴ１ｅａの詳細の一例を示す流れ図である。 図８は、図１に示す方法の実施の途中段階における被処理体の一部を示す拡大断面図である。 図９は、図１に示す方法の実施の途中段階における被処理体の一部を示す拡大断面図である。 図１０は、図１に示す方法の実施の途中段階における被処理体の一部を示す拡大断面図である。 図１１は、図１に示す方法の実施の途中段階における被処理体の一部を示す拡大断面図である。 図１２は、図１に示す方法の実施の途中段階における被処理体の一部を示す拡大断面図である。 図１３は、図１に示す方法の実施の途中段階における被処理体の一部を示す拡大断面図である。 図１４は、図１に示す方法の実施の途中段階における被処理体の一部を示す拡大断面図である。 図１５は、図１に示す方法の実施の途中段階における被処理体の一部を示す拡大断面図である。 図１６は、図１に示す方法の実施の途中段階における被処理体の一部を示す拡大断面図である。 図１７は、図１２に示す犠牲膜の形成の様子を模式的に示す図である。
以下、図面を参照して種々の実施形態について詳細に説明する。なお、各図面において同一または相当の部分に対しては同一の符号を附すこととする。図１は、一実施形態に係る、被処理体を処理する方法を示す流れ図である。図１に示す方法ＭＴは、特に、多層配線構造の作製において大気環境に被処理体が搬送される前に行われる被処理体の処理を含む方法である。
図２は、図１に示す方法の適用対象である被処理体の一例を示す断面図である。図２に示す被処理体（以下、「ウエハＷ」という）は、デュアルダマシン法を用いて多層配線構造を作製する途中に得られるものである。ウエハＷは、配線層ＷＬを有している基板である。配線層ＷＬは、第１の絶縁膜ＩＳ１、バリアメタル膜ＢＬ、および配線ＣＷを含んでいる。ウエハＷは、拡散防止膜ＤＬ、第２の絶縁膜ＩＳ２、酸化膜ＯＸ、金属マスクＭＫ、有機層ＯＬ、反射防止膜ＡＬ、およびレジストマスクＲＭを更に有している。
第１の絶縁膜ＩＳ１は、絶縁材料および／または低誘電率材料から構成されている。第１の絶縁膜ＩＳ１は、例えば、絶縁材料の一例であるＳｉＯ２または低誘電率材料の一例であるＳｉＯＣＨから形成された単層膜、絶縁材料膜と低誘電率膜とを含む多層膜、または、複数の低誘電率膜を含む多層膜であってもよい。第１の絶縁膜ＩＳ１にはトレンチが形成されている。配線ＣＷは、第１の絶縁膜ＩＳ１のトレンチに埋め込まれている。配線ＣＷの材料は、例えば、銅等の金属である。バリアメタル膜ＢＬは、第１の絶縁膜ＩＳ１においてトレンチを画成する面と配線ＣＷとの間に設けられている。バリアメタル膜ＢＬの材料は、例えば、Ｔａ、ＴａＮ等の金属である。また、配線ＣＷの材料は、銅等に限定されず、ＴｉやＴｉＮ等が用いられる。その場合、バリアメタル膜ＢＬの材料は、例えば、タングステンやコバルト等の金属が用いられる。
拡散防止膜ＤＬは、配線層ＷＬ上に設けられている。拡散防止膜ＤＬは、例えば、ＳｉＣ、ＳｉＣＮ、またはＳｉＮ等から構成され得る。また、拡散防止膜ＤＬは、各々がＳｉＣ、ＳｉＣＮ、またはＳｉＮから形成された複数の膜を含む多層膜であってもよい。
第２の絶縁膜ＩＳ２は、拡散防止膜ＤＬ上に設けられている。第２の絶縁膜ＩＳ２は、一実施形態において、低誘電率の特性を有する。第２の絶縁膜ＩＳ２は、シリコン酸化膜、低誘電率の特性を有するシリコン含有膜、または、シリコン酸化膜と低誘電率の特性を有するシリコン含有膜とが積層される膜、等であり得る。例えば、第２の絶縁膜ＩＳ２は、ＳｉＯＣＨの単層膜、シリコン酸化膜（ＳｉＯ２）と低誘電率膜とを含む多層膜、または、複数の低誘電率膜を含む多層膜であってもよい。また、第２の絶縁膜ＩＳ２は、低誘電率の特性を有することに限定されるものではなく、シリコン酸化膜（ＳｉＯ２）の単層膜であってもよい。
酸化膜ＯＸは、第２の絶縁膜ＩＳ２上に設けられている。酸化膜ＯＸも絶縁膜の一種である。酸化膜ＯＸは、例えば、ＴＥＯＳガスを用いたＣＶＤ法によって形成されたシリコン酸化膜（ＳｉＯ２）であり得る。金属マスクＭＫは、酸化膜ＯＸ上（第２の絶縁膜ＩＳ２上）に設けられている。金属マスクＭＫは、開口ＯＰを提供し、開口ＯＰによって提供されるパターン、すなわち、第２の絶縁膜ＩＳ２に転写されるパターンを有している。このように、金属マスクＭＫには、第２の絶縁膜ＩＳ２に形成されるトレンチ（図１５および図１６に示すトレンチＴＲ）に対応した開口ＯＰが形成されている。金属マスクＭＫは、例えば、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）から構成され得る。
有機層ＯＬは、金属マスクＭＫを覆い、且つ、金属マスクＭＫの開口を埋めるように設けられている。反射防止膜ＡＬは有機層ＯＬ上に設けられている。レジストマスクＲＭは、反射防止膜ＡＬ上に設けられている。レジストマスクＲＭは、開口ＭＯによって提供されるパターン、すなわち、第２の絶縁膜ＩＳ２に転写されるパターンを有している。このように、レジストマスクＲＭには、第２の絶縁膜ＩＳ２に形成されるビア孔（図１５および図１６に示すビア孔ＶＨ）に対応した開口ＭＯが形成されている。
図３は、図１に示す方法の実施に用いることが可能な基板処理システムの一例を概略的に示す図である。図３に示す基板処理システム１１０は、ローダモジュール１１２、ロードロックモジュール１４１、ロードロックモジュール１４２、トランスファモジュール１１６、および、複数のプロセスモジュール（プロセスモジュール１８１、プロセスモジュール１８２、プロセスモジュール１８３、および、プロセスモジュール１８４等）を備えている。
ローダモジュール１１２は、大気圧環境下においてウエハＷを搬送する装置である。ローダモジュール１１２には、複数の台１２０が取り付けられている。複数の台１２０の各々の上には、複数のウエハを収容することが可能なフープ１２２が搭載されている。これらフープ１２２内では、ウエハは大気環境下で保管される。
ローダモジュール１１２は、搬送ロボット１１２ｒを有している。搬送ロボット１１２ｒは、ローダモジュール１１２の搬送チャンバ１１２ｃに設けられている。搬送チャンバ１１２ｃは、ローダモジュール１１２の内部に設けられている。ローダモジュール１１２には、ロードロックモジュール１４１およびロードロックモジュール１４２が接続されている。搬送ロボット１１２ｒは、フープ１２２とロードロックモジュール１４１の間、または、フープ１２２とロードロックモジュール１４２の間においてウエハＷを搬送することが可能である。
ロードロックモジュール１４１およびロードロックモジュール１４２はそれぞれ、予備減圧のためのチャンバ１４１ｃおよびチャンバ１４２ｃを有する。ロードロックモジュール１４１およびロードロックモジュール１４２には、トランスファモジュール１１６が接続されている。トランスファモジュール１１６は、減圧可能な搬送チャンバ１１６ｃを提供し、搬送チャンバ１１６ｃ内に搬送ロボット１１６ｒを有している。トランスファモジュール１１６には、複数のプロセスモジュール１８１〜１８４が接続されている。トランスファモジュールの搬送ロボット１１６ｒは、ロードロックモジュール１４１およびロードロックモジュール１４２の何れかと複数のプロセスモジュール１８１〜１８４の何れかとの間、および、複数のプロセスモジュール１８１〜１８４のうち任意の二つのプロセスモジュールの間においてウエハＷを搬送することが可能である。
複数のプロセスモジュール１８１〜１８４の各々は、ウエハＷに対する専用処理を行うための基板処理装置である。プロセスモジュール１８１〜１８４のうち一つには、図４に示すプラズマ処理装置１０が用いられている。
一実施形態においては、基板処理システム１１０は、制御部Ｃｎｔを更に備える。制御部Ｃｎｔは、プロセッサ、記憶部、入力装置、表示装置等を備えるコンピュータであり、搬送ロボット１１２ｒおよび搬送ロボット１１６ｒの動作、各プロセスモジュール（プロセスモジュール１８１〜１８４）の各部の動作等、基板処理システム１１０の各部の動作を、統括的に制御する。制御部Ｃｎｔは、特に、方法ＭＴの実行に係る基板処理システム１１０の各部の動作を制御する。制御部Ｃｎｔでは、入力装置を用いてオペレータが基板処理システム１１０を管理するためのコマンドの入力操作などを行うことができ、表示装置により、基板処理システム１１０の稼働状況を可視化して表示することができる。制御部Ｃｎｔの記憶部には、基板処理システム１１０で実行される各種処理をプロセッサにより制御するための制御プログラム、および、処理条件に応じて基板処理システム１１０の各部に処理を実行させるためのプログラム、すなわち、処理レシピが格納される。制御部Ｃｎｔの記憶部には、方法ＭＴの実行に係る制御プログラムおよび処理レシピが格納される。
図４は、図１に示す方法の実施に用いることが可能なプラズマ処理装置の一例を概略的に示す図である。図４に示すプラズマ処理装置１０は、容量結合型プラズマ処理装置であり、略円筒状の処理容器１２を備えている。処理容器１２の材料は、例えばアルミニウムである。処理容器１２の内壁面の材料は、陽極酸化処理が施されたアルミニウムである。処理容器１２は、保安接地されている。
処理容器１２の底部上には、略円筒状の支持部１４が設けられている。支持部１４は、例えば、絶縁材料から構成されている。支持部１４は、処理容器１２の底部が水平面に沿って延びるようにプラズマ処理装置１０が設置されている場合に、処理容器１２内において、処理容器１２の底部から鉛直方向に延在している。処理容器１２内には、載置台ＰＤが設けられている。載置台ＰＤは、支持部１４によって支持されている。
載置台ＰＤは、載置台ＰＤの上面においてウエハＷを保持するよう構成されている。載置台ＰＤは、下部電極ＬＥおよび静電チャックＥＳＣを有している。下部電極ＬＥは、第１プレート１８ａおよび第２プレート１８ｂを含んでいる。第１プレート１８ａおよび第２プレート１８ｂは、例えばアルミニウム等の金属から構成されており、略円盤形状をなしている。第２プレート１８ｂは、第１プレート１８ａ上に設けられており、第１プレート１８ａに電気的に接続されている。
第２プレート１８ｂ上には、静電チャックＥＳＣが設けられている。静電チャックＥＳＣは、導電膜である電極を一対の絶縁層または絶縁シート間に配置した構造を有している。静電チャックＥＳＣの電極には、直流電源２２がスイッチ２３を介して電気的に接続されている。静電チャックＥＳＣは、直流電源２２からの直流電圧により生じたクーロン力等の静電力によりウエハＷを吸着する。これにより、静電チャックＥＳＣは、ウエハＷを保持することができる。
第２プレート１８ｂの周縁部上には、ウエハＷのエッジおよび静電チャックＥＳＣを囲むようにフォーカスリングＦＲが配置されている。フォーカスリングＦＲは、ウエハに対するプラズマ処理の均一性を向上させるために設けられている。フォーカスリングＦＲは、プラズマ処理に応じて適宜選択される材料から構成されており、例えば、シリコン（Ｓ）、ＳｉＣ、石英から構成され得る。
第２プレート１８ｂの内部には、冷媒流路２４が設けられている。冷媒流路２４は、温調機構を構成している。冷媒流路２４には、処理容器１２の外部に設けられたチラーユニットから配管２６ａを介して冷媒が供給される。冷媒流路２４に供給された冷媒は、配管２６ｂを介してチラーユニットに戻される。このように、冷媒流路２４とチラーユニットとの間では、冷媒が循環される。この冷媒の温度を制御することにより、静電チャックＥＳＣによって支持されたウエハＷの温度が制御される。
ヒータＨＴは、加熱素子であり、例えば、第２プレート１８ｂ内に埋め込まれる。ヒータ電源ＨＰは、ヒータＨＴに接続される。ヒータ電源ＨＰからヒータＨＴに電力が供給されることによって、載置台ＰＤの温度が調整され、そして、載置台ＰＤ上に載置されるウエハＷの温度が調整される。なお、ヒータＨＴは、静電チャックＥＳＣに内蔵され得る。
プラズマ処理装置１０には、ガス供給ライン２８が設けられている。ガス供給ライン２８は、伝熱ガス供給機構からの伝熱ガス、例えばＨｅガスを、静電チャックＥＳＣの上面とウエハＷの裏面との間に供給する。
プラズマ処理装置１０は、上部電極３０を備えている。上部電極３０は、載置台ＰＤの上方に設けられている。上部電極３０と載置台ＰＤとの間には、ウエハＷにプラズマ処理を行うための処理空間Ｓが提供されている。
上部電極３０は、絶縁性遮蔽部材３２を介して、処理容器１２の上部に支持されている。上部電極３０は、天板３４および支持体３６を含み得る。天板３４は処理空間Ｓに面しており、天板３４には複数のガス噴出孔３４ａが設けられている。天板３４は、一実施形態ではシリコンから構成されている。
支持体３６は、天板３４を脱着自在に支持するものであり、例えばアルミニウム等の導電性材料から構成され得る。支持体３６は、水冷構造を有し得る。支持体３６の内部には、ガス拡散室３６ａが設けられている。ガス拡散室３６ａからは、ガス噴出孔３４ａに連通する複数のガス通流孔３６ｂが下方に延びている。支持体３６には、ガス拡散室３６ａに処理ガスを導くガス導入口３６ｃが形成されており、ガス導入口３６ｃには、ガス供給管３８が接続されている。
ガス供給管３８には、バルブ群４２および流量制御器群４４を介して、ガスソース群４０が接続されている。ガスソース群４０は、複数のガスソースを含んでいる。一例では、ガスソース群４０は、一以上のフルオロカーボンガスのソース、一以上のハイドロフルオロカーボンガスのソース、炭化水素ガスのソース、希ガスのソース、窒素ガス（Ｎ２ガス）のソース、水素ガス（Ｈ２ガス）のソース、一以上の酸素含有ガスのソース、およびシリコン含有ガスのソースを含んでいる。一以上のフルオロカーボンガスのソースは、一例では、Ｃ４Ｆ８ガスのソース、ＣＦ４ガスのソース、Ｃ４Ｆ６ガス、およびＣ５Ｆ８ガスのソースを含み得る。一以上のハイドロフルオロカーボンガスのソースは、一例では、ＣＨＦ３ガスのソース、ＣＨ２Ｆ２ガスのソース、およびＣＨ３Ｆガスのソースを含み得る。炭化水素ガスのソースは、一例では、ＣＨ４ガス、Ｃ２Ｈ２ガス、Ｃ２Ｈ４ガス、Ｃ２Ｈ６ガス、Ｃ３Ｈ４ガス、Ｃ３Ｈ６ガス、Ｃ３Ｈ８ガス、Ｃ４Ｈ４ガス、Ｃ４Ｈ６ガス、Ｃ４Ｈ８ガス、またはＣ４Ｈ１０ガスのソースを含み得る。希ガスのソースは、Ｈｅガス、Ｎｅガス、Ａｒガス、Ｋｒガス、Ｘｅガス等の任意の希ガスのソースであることができ、一例では、Ａｒガスのソースである。一以上の酸素含有ガスのソースは、一例では、酸素ガス（Ｏ２ガス）のソースを含む。一以上の酸素含有ガスのソースは、ＣＯガスのソースおよび／またはＣＯ２ガスのソースを更に含んでいてもよい。シリコン含有ガスのソースは、一例では、アミノシランガス、シリコンアルコキシド系ガス、ハロゲン化シリコンを含み得る。
バルブ群４２は複数のバルブを含んでおり、流量制御器群４４はマスフローコントローラ等の複数の流量制御器を含んでいる。ガスソース群４０の複数のガスソースはそれぞれ、バルブ群４２の対応のバルブおよび流量制御器群４４の対応の流量制御器を介して、ガス供給管３８に接続されている。
プラズマ処理装置１０では、処理容器１２の内壁に沿ってデポシールド４６が着脱自在に設けられている。デポシールド４６は、支持部１４の外周にも設けられている。デポシールド４６は、処理容器１２の内壁面等の壁面にエッチング副生物が付着することを防止するものであり、アルミニウム材にＹ２Ｏ３等のセラミックスを被覆することにより構成され得る。
処理容器１２の底部側、且つ、支持部１４と処理容器１２の側壁との間には、複数の貫通孔を有する排気プレート４８が設けられている。排気プレート４８は、例えば、アルミニウム材にＹ２Ｏ３等のセラミックスを被覆することにより構成され得る。排気プレート４８の下方、且つ、処理容器１２には、排気口１２ｅが設けられている。排気口１２ｅには、排気管５２を介して排気装置５０が接続されている。排気装置５０は、ターボ分子ポンプなどの真空ポンプを有しており、処理容器１２内の空間を所望の真空度まで減圧することができる。処理容器１２の側壁にはウエハＷの搬入出口１２ｇが設けられており、搬入出口１２ｇはゲートバルブ５４により開閉可能となっている。
プラズマ処理装置１０は、第１の高周波電源６２および第２の高周波電源６４を更に備えている。第１の高周波電源６２は、プラズマ生成のための第１の高周波を発生する電源であり、例えば、２７〜１００［ＭＨｚ］の周波数の高周波を発生する。第１の高周波電源６２は、整合器６６を介して下部電極ＬＥに接続されている。整合器６６は、第１の高周波電源６２の出力インピーダンスと負荷側のインピーダンスとを整合させるための回路を有している。第１の高周波電源６２は、整合器６６を介して上部電極３０に接続されてもよい。
第２の高周波電源６４は、ウエハＷにイオンを引き込むための、すなわちバイアス用の第２の高周波を発生する電源であり、例えば、４００［ｋＨｚ］〜１３．５６［ＭＨｚ］の範囲内の周波数の第２の高周波を発生する。第２の高周波電源６４は、整合器６８を介して下部電極ＬＥに接続されている。整合器６８は、第２の高周波電源６４の出力インピーダンスと負荷側のインピーダンスを整合させるための回路を有している。
プラズマ処理装置１０は、電源７０を更に備えている。電源７０は、上部電極３０に接続されている。電源７０は、処理空間Ｓ内に存在する正イオンを天板３４に引き込むための電圧を上部電極３０に印加する。一例においては、電源７０は、負の直流電圧を発生する直流電源である。別の一例においては、電源７０は、比較的低周波の交流電圧を発生する交流電源であってもよい。
以下、再び図１を参照して、方法ＭＴについて詳細に説明する。なお、以下の説明では、図４に示すプラズマ処理装置１０を一つのプロセスモジュールとして備える基板処理システム１１０を用いて、図２に示すウエハＷを処理する例について説明する。以下の説明では、図８〜図１６を参照する。図８〜図１６は、図１に示す方法の実施の途中段階における被処理体の一部を示す拡大断面図である。
まず、方法ＭＴでは、図２に示すウエハＷが、フープ１２２から、ローダモジュール１１２、ロードロックモジュール１４１またはロードロックモジュール１４２の何れか、およびトランスファモジュール１１６を介して、プロセスモジュール、すなわち、プラズマ処理装置１０の処理容器１２内に搬入される。処理容器１２内に搬入されたウエハＷは、載置台ＰＤ上に載置され、載置台ＰＤによって保持される。方法ＭＴ（特に、後述する工程ＳＴ１ｃから工程ＳＴ１ｅまで）は、真空一貫の環境において実行される。方法ＭＴは、単一の処理容器１２内（同一のプロセスモジュール）において実行される。一実施形態では、方法ＭＴはエッチングに係る処理を行う処理容器（プロセスモジュール）と成膜に係る処理を行う処理容器（プロセスモジュール）とを別々に用いることもできるが、この場合も、方法ＭＴ（特に、後述する工程ＳＴ１ｃから工程ＳＴ１ｅまで）は真空一貫の環境において実行される。
次いで、方法ＭＴでは、工程ＳＴ１が実行される。工程ＳＴ１では、後述の工程ＳＴ２の処理が適用される状態までウエハＷが処理される。工程ＳＴ１では、反射防止膜ＡＬ、有機層ＯＬ、酸化膜ＯＸ、および第２の絶縁膜ＩＳ２がエッチングされる。以下、工程ＳＴ１について詳細に説明する。図５は、工程ＳＴ１の詳細の一例を示す流れ図である。
図５に示すように、工程ＳＴ１は、工程ＳＴ１ａ、工程ＳＴ１ｂ、工程ＳＴ１ｃ、工程ＳＴ１ｄ、工程ＳＴ１ｅを含んでいる。工程ＳＴ１では、まず、工程ＳＴ１ａが実行される。工程ＳＴ１ａでは、レジストマスクＲＭの開口ＭＯから露出した箇所において反射防止膜ＡＬがエッチングされる。このために、工程ＳＴ１ａでは、ガスソース群４０の複数のガスソースのうち選択されたガスソースから処理容器１２内に処理ガスが供給される。この処理ガスは、例えば、フルオロカーボンガス、ハイドロフルオロカーボンガス、および酸素ガスを含み得る。フルオロカーボンガスとしては、例えば、ＣＦ４ガスが用いられ得る。ハイドロフルオロカーボンガスとしては、例えば、ＣＨＦ３ガスが用いられ得る。工程ＳＴ１ａでは、排気装置５０が作動され、処理容器１２内の圧力が所定の圧力に設定される。工程ＳＴ１ａでは、第１の高周波電源６２からの第１の高周波、および、第２の高周波電源６４からの第２の高周波が、下部電極ＬＥに供給される。
工程ＳＴ１ａでは、処理ガスのプラズマが生成され、レジストマスクＲＭの開口ＭＯから露出されている箇所において、反射防止膜ＡＬがエッチングされる。この結果、図８に示すように、反射防止膜ＡＬの全領域のうち、レジストマスクＲＭの開口ＭＯから露出している部分が除去されて、反射防止膜ＡＬに開口ＭＯ１が形成される。
工程ＳＴ１ａに引き続き、工程ＳＴ１ｂが実行される。工程ＳＴ１ｂでは、有機層ＯＬがエッチングされる。このために、工程ＳＴ１ｂでは、ガスソース群４０の複数のガスソースのうち選択されたガスソースから処理容器１２内に処理ガスが供給される。一例の工程ＳＴ１ｂでは、酸素ガスおよび一酸化炭素ガスを含む処理ガスが処理容器１２内に供給され、次いで、水素ガスおよび窒素ガスを含む処理ガスが処理容器１２内に供給される。工程ＳＴ１ｂでは、排気装置５０が作動され、処理容器１２内の圧力が所定の圧力に設定される。工程ＳＴ１ｂでは、第１の高周波が、第１の高周波電源６２から下部電極ＬＥに供給される。
工程ＳＴ１ｂでは、処理ガスのプラズマが生成され、開口ＭＯ１から露出している箇所において有機層ＯＬがエッチングされ、レジストマスクＲＭもエッチングされる。この結果、図９に示すように、有機層ＯＬの全領域のうち、開口ＭＯ１から露出した部分が除去されて、有機層ＯＬに開口ＭＯ２が形成される。
なお、本実施形態において、開口ＭＯによって提供されるパターンを有するレジストマスクＲＭを用いているが、有機層ＯＬに開口ＭＯ２が形成されるならば、これに限定されない。例えば、有機層ＯＬ上に設けられたパターンを有するタングステン等の金属マスクによって、有機層ＯＬがエッチングされ、その後、タングステン等の当該金属マスクが除去される態様でもよい。
工程ＳＴ１ｂに引き続き、工程ＳＴ１ｃが実行される。工程ＳＴ１ｃでは、酸化膜ＯＸおよび第２の絶縁膜ＩＳ２がエッチングされる。このために、ガスソース群４０の複数のガスソースのうち選択されたガスソースから処理容器１２内に処理ガスが供給される。一例の工程ＳＴ１ｃでは、フルオロカーボンガスを含む処理ガスが処理容器１２内に供給され、次いで、ハイドロフルオロカーボンガス、窒素ガス、および酸素ガスを含む処理ガスが処理容器１２内に供給される。フルオロカーボンガスとしては、例えば、ＣＦ４ガスおよびＣ４Ｆ８ガスが用いられ得る。ハイドロフルオロカーボンガスとしては、例えば、ＣＨ２Ｆ２ガスが用いられ得る。工程ＳＴ１ｃでは、排気装置５０が作動され、処理容器１２内の圧力が所定の圧力に設定される。工程ＳＴ１ｃでは、第１の高周波電源６２からの第１の高周波および第２の高周波電源６４からの第２の高周波が、下部電極ＬＥに供給される。
工程ＳＴ１ｃでは、処理ガスのプラズマが生成され、酸化膜ＯＸおよび第２の絶縁膜ＩＳ２がエッチングされる。第２の絶縁膜ＩＳ２は、第２の絶縁膜ＩＳ２の膜厚方向の途中までエッチングされる。工程ＳＴ１ｃでは、反射防止膜ＡＬもエッチングされる。この結果、図１０に示すように、酸化膜ＯＸの全領域および第２の絶縁膜ＩＳ２の全領域のうち、開口ＭＯ２から露出した部分が除去されて、酸化膜ＯＸに開口が形成され、第２の絶縁膜ＩＳ２にビア孔ＶＨ１（第１のビア孔）が形成される。ビア孔ＶＨ１は、第２の絶縁膜ＩＳ２のうち、金属マスクＭＫの開口ＯＰから露出される箇所の一部（開口ＯＰから露出された箇所のうち当該箇所の中央を含む部分）に設けられている。工程ＳＴ１ｃにおいては、反射防止膜ＡＬは除去され、有機層ＯＬの膜厚が若干減少する。
工程ＳＴ１ｃに引き続き、工程ＳＴ１ｄが実行される。工程ＳＴ１ｄでは、有機層ＯＬが除去される。このために、ガスソース群４０の複数のガスソースのうち選択されたガスソースから処理容器１２内に処理ガスが供給される。この処理ガスは、二酸化炭素ガスを含み得る。工程ＳＴ１ｄでは、排気装置５０が作動され、処理容器１２内の圧力が所定の圧力に設定される。工程ＳＴ１ｄでは、第１の高周波が、第１の高周波電源６２から下部電極ＬＥに供給される。
工程ＳＴ１ｄでは、処理ガスのプラズマが生成され、有機層ＯＬのアッシングが行われる。この結果、図１１に示すように、有機層ＯＬが除去され、金属マスクＭＫが露出する。工程ＳＴ１ｄの結果、露出されたウエハＷの表面ＦＣは、露出された金属マスクＭＫの表面、酸化膜ＯＸの表面、ビア孔ＶＨ１の側面ＳＦ、底面ＢＦを含む。開口ＯＰを有する金属マスクＭＫは、酸化膜ＯＸの表面に開口ＴＯを提供する。これにより、金属マスクＭＫの開口ＯＰと酸化膜ＯＸの表面の開口ＴＯからなるトレンチＴＲ１が形成され、さらにトレンチＴＲ１の一部にビア孔ＶＨ１が設けられた形状となる。なお、図１１に示す構成では、金属マスクＭＫの開口ＯＰはビア孔ＶＨ１の幅より広い幅を有しているが、このような場合に限らない。開口ＯＰの幅はビア孔ＶＨ１の幅と同等の場合も可能であり、ビア孔ＶＨ１の幅より小さい場合も可能である。ビア孔ＶＨ１がビア孔ＶＨ１の幅より小さい場合、工程ＳＴ１ｃが実行される際、酸化膜ＯＸおよび第２の絶縁膜ＩＳ２がエッチングされると同時に金属マスクＭＫの一部がエッチングされ、金属マスクＭＫのうちエッチングされた部分の幅がビア孔ＶＨ１の幅と同等となる。
工程ＳＴ１ｄに引き続き、工程ＳＴ１ｅが実行される。工程ＳＴ１ｅでは、第２の絶縁膜ＩＳ２がエッチングされる。以下、工程ＳＴ１ｅについて詳細に説明する。図６は、図５に示す工程ＳＴ１ｅの詳細の一例を示す流れ図である。図６に示すように、工程ＳＴ１ｅは、シーケンスＳＱ１、工程ＳＴ１ｅｃを含む。シーケンスＳＱ１は、工程ＳＴ１ｅａ（第１の工程）、工程ＳＴ１ｅｂ（第２の工程）を含む。
工程ＳＴ１ｅでは、まず、工程ＳＴ１ｅａが実行される。工程ＳＴ１ｅａでは、図１２に示すように、プラズマ処理装置１０の処理容器１２内に配置されたウエハＷのトレンチＴＲ１とビア孔ＶＨ１の側面ＳＦとに犠牲膜ＥＸを形成する。一実施形態において、犠牲膜ＥＸは、シリコン酸化膜である。また、例えば低誘電率の特性を有し得る。後述するＳＴ１ｅｂ工程において、犠牲膜ＥＸと、酸化膜ＯＸおよび第２の絶縁膜ＩＳ２を同時にエッチングされるが、それぞれ、同程度のエッチングレートを有することが望ましいため、犠牲膜ＥＸは、酸化膜ＯＸまたは第２の絶縁膜ＩＳ２に含まれる材質が望ましい。また、犠牲膜ＥＸはＳＴ１ｅｂにおいて、エッチング除去されるが、場合によっては残渣として残留する可能性があり、その場合、後工程において第２の絶縁膜ＩＳ２の一部となり、絶縁膜の誘電率増加の原因となることが考えられる。その側面から考察しても、犠牲膜ＥＸは、酸化膜ＯＸまたは第２の絶縁膜ＩＳ２に含まれる材質が望ましい。なお、工程ＳＴ１ｅａにおいて、犠牲膜ＥＸは、コンフォーマルに形成される。
工程ＳＴ１ｅａの詳細について説明する。図７は、図６に示す工程ＳＴ１ｅａの詳細の一例を示す流れ図である。図７に示す工程ＳＴ１ｅａは、主要な工程として、ＡＬＤ（Atomic Layer Deposition）方式を用いてビア孔ＶＨ１の側面ＳＦを含むウエハＷの表面ＦＣに犠牲膜ＥＸを形成する工程（シーケンスＳＱ２）と、ウエハＷの表面ＦＣに形成された犠牲膜ＥＸに対しエッチング（エッチバック）を行って、ビア孔ＶＨ１の底面ＢＦを露出させる工程（工程ＳＴ１ｅａ６）と、を備える。
より詳細には、工程ＳＴ１ｅａは、図７に示すように、シーケンスＳＱ２（第３の工程）、工程ＳＴ１ｅａ５、工程ＳＴ１ｅａ６（第４の工程）を備える。シーケンスＳＱ２は、工程ＳＴ１ｅａ１、工程ＳＴ１ｅａ２、工程ＳＴ１ｅａ３、工程ＳＴ１ｅａ４を備える。工程ＳＴ１ｅａでは、シーケンスＳＱ２を一回以上実行する。工程ＳＴ１ｅａ１では、処理容器１２内に、前駆体ガスとしてシリコンを含有する第１の処理ガスＧ１を導入する。工程ＳＴ１ｅａ１では、第１の処理ガスＧ１のプラズマを生成しない。第１の処理ガスＧ１は、アミノシラン系ガスである。工程ＳＴ１ｅａ１では、ガスソース群４０の複数のガスソースのうち前駆体ガスとして選択したガスソースから、アミノシラン系ガスの第１の処理ガスＧ１を処理容器１２内に供給する。一実施形態において、第１の処理ガスＧ１は、アミノシラン系ガスとして、モノアミノシラン（Ｈ３−Ｓｉ−Ｒ（Ｒはアミノ基））が用いられ得る。
また、アミノシラン系ガスは、１〜３個のケイ素原子を有し得るアミノシランを含むことができ、１〜３個のアミノ基を有するアミノシランを含むことができる。１〜３個のケイ素原子を有するアミノシランは、１〜３個のアミノ基を有するモノシラン、１〜３個のアミノ基を有するジシラン、または、１〜３個のアミノ基を有するトリシランであり得る。さらに、上記のアミノシランは、置換されていてもよいアミノ基を有し得る。アミノシラン系ガスは、ＢＴＢＡＳ（Ｂｉｓｔｅｒｔｉａｒｙｂｕｔｙｌａｍｉｎｏｓｉｌａｎｅ）、ＢＤＭＡＳ（Ｂｉｓｄｉｍｅｔｈｙｌａｍｉｎｏｓｉｌａｎｅ）、ＢＤＥＡＳ（Ｂｉｓｄｉｅｔｈｙｌａｍｉｎｏｓｉｌａｎｅ）、ＤＭＡＳ（ｄｉｍｅｔｈｙｌａｍｉｎｏｓｉｌａｎｅ）、ＤＥＡＳ（ｄｉｅｔｈｙｌａｍｉｎｏｓｉｌａｎｅ）、ＤＰＡＳ（Ｄｉｐｒｏｐｙｌａｍｉｎｏｓｉｌａｎｅ）、ＢＡＳ（Ｂｕｔｙｌａｍｉｎｏｓｉｌａｎｅ）、ＢＥＭＡＳ（Ｂｉｓｅｔｈｙｌｍｅｔｈｙｌａｍｉｎｏｓｉｌａｎｅ）、または、ＴＤＭＡＳ（Ｔｒｉｄｉｍｅｔｈｙｌａｍｉｎｏｓｉｌａｎｅ）であり得る。また、アミノシラン系ガスは、アルキルシラン基を有するアミノシラン系ガスである、ＨＤＭＳ（ｈｅｘａｍｅｔｈｙｌｄｉｓｉｌａｚａｎｅ）、ＤＭＳＤＭＡ（Ｄｉｍｅｔｈｙｌｓｉｌｙｌｄｉｍｅｔｈｙｌａｍｉｎｅ）、ＴＭＳＤＭＡ（Ｄｉｍｅｔｈｉｌａｍｉｎｏｔｒｉｍｅｔｈｙｌｓｉｌａｎｅ）、ＴＭＭＡＳ（Ｔｒｉｍｅｔｈｙｌｍｅｔｈｙｌａｍｉｎｏｓｉｌａｎｅ）、ＴＭＩＣＳ（Ｔｒｉｍｅｔｈｙｌ（ｉｓｏｃｙａｎａｔｏ）ｓｉｌａｎｅ）、ＴＭＳＡ（Ｔｒｉｍｅｔｈｙｌｓｉｌｙｌａｃｅｔｙｌｅｎｅ）、または、ＴＭＳＣ（Ｔｒｉｍｅｔｈｙｌｓｉｌｙｌｃｙａｎｉｄｅ）であり得る。前駆体ガスとしては、アミノシラン系ガスに限定されるものではなく、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎ）に代表されるシリコンアルコキシド系ガスであってもよい。また、ＳｉＣｌ４、ＳｉＦ４などのハロゲン化シリコンを含み得る。工程ＳＴ１ｅａ１では、第１の処理ガスＧ１のプラズマを生成しないが、これに限定されるものではない。
図１７の（ａ）部に示すように、第１の処理ガスＧ１の分子が、反応前駆体としてウエハＷの表面ＦＣに付着する。第１の処理ガスＧ１の分子は、化学結合に基づく化学吸着によってウエハＷの表面ＦＣに付着するのであり、プラズマは用いられない。第１の処理ガスＧ１の分子がウエハＷの表面ＦＣに付着することによって、図１７の（ｂ）部に示すように、反応前駆体の層Ｌｙ１が表面ＦＣに形成される。層Ｌｙ１の材料は、第１の処理ガスＧ１の分子を含む。
工程ＳＴ１ｅａ１に引き続き、工程ＳＴ１ｅａ２が実行される。工程ＳＴ１ｅａ２では、処理容器１２内の空間をパージする。具体的には、工程ＳＴ１ｅａ１において供給された第１の処理ガスＧ１が排気される。工程ＳＴ１ｅａ２では、パージガスとして窒素ガス等の不活性ガスを処理容器１２に供給してもよい。すなわち、工程ＳＴ１ｅａ２のパージは、不活性ガスを処理容器１２内に流すガスパージ、または真空引きによるパージの何れであってもよい。工程ＳＴ１ｅａ２では、ウエハＷ上に過剰に付着した分子も除去され得る。以上によって、反応前駆体の層Ｌｙ１は極めて薄い単分子層となる。
工程ＳＴ１ｅａ２に引き続き、工程ＳＴ１ｅａ３が実行される。工程ＳＴ１ｅａ３では、処理容器１２内において酸素ガスを含む第２の処理ガスのプラズマＰ１を生成する。工程ＳＴ１ｅａ３では、ガスソース群４０の複数のガスソースのうち選択したガスソースから、酸素ガスを含む第２の処理ガスを処理容器１２内に供給する。第１の高周波電源６２から高周波電力を供給する。この場合、第２の高周波電源６４のバイアス電力を印加することもできる。第１の高周波電源６２を用いずに第２の高周波電源６４のみを用いてプラズマを生成することもできる。排気装置５０を動作させることによって、処理容器１２内の空間の圧力を所定の圧力に設定する。
上述した工程ＳＴ１ｅａ１の実行によってウエハＷの表面に付着した分子（層Ｌｙ１の単分子層を構成する分子）は、シリコンと水素との結合を含む。シリコンと水素との結合エネルギーは、シリコンと酸素との結合エネルギーよりも低い。従って、工程ＳＴ１ｅａ３において、図１７の（ｂ）部に示すように、酸素ガスを含む第２の処理ガスのプラズマＰ１が生成されると、酸素の活性種、例えば、酸素ラジカルが生成され、層Ｌｙ１の単分子層を構成する分子の水素が酸素に置換され、図１７の（ｃ）部に示すように、シリコン酸化膜である層Ｌｙ２が単分子層として形成される。
工程ＳＴ１ｅａ３に引き続き、工程ＳＴ１ｅａ４が実行される。工程ＳＴ１ｅａ４では、処理容器１２内の空間をパージする。具体的には、工程ＳＴ１ｅａ３において供給された第２の処理ガスが排気される。工程ＳＴ１ｅａ４では、パージガスとして窒素ガス等の不活性ガスを処理容器１２に供給してもよい。すなわち、工程ＳＴ１ｅａ４のパージは、不活性ガスを処理容器１２内に流すガスパージ、または真空引きによるパージの何れであってもよい。
以上説明したシーケンスＳＱ２においては、工程ＳＴ１ｅａ２においてパージが行われ、工程ＳＴ１ｅａ２に引き続く工程ＳＴ１ｅａ３において層Ｌｙ１を構成する分子の水素が酸素に置換される。したがって、ＡＬＤ法と同様に、１回のシーケンスＳＱ２の実行によって、シリコン酸化膜の層Ｌｙ２を、ウエハＷの表面ＦＣに均一な膜厚でコンフォーマルに形成することができる。
シーケンスＳＱ２に引き続き、工程ＳＴ１ｅａ５が実行される。工程ＳＴ１ｅａ５では、シーケンスＳＱ２の実行を終了するか否かを判定する。具体的には、工程ＳＴ１ｅａ５では、シーケンスＳＱ２の実行回数が所定回数に達したか否かを判定する。シーケンスＳＱ２の実行回数の決定は、ウエハＷの表面ＦＣに形成される犠牲膜ＥＸの膜の厚みを決定することである。すなわち、１回のシーケンスＳＱ２の実行によって形成されるシリコン酸化膜の膜厚とシーケンスＳＱ２の実行回数との積によって、最終的にウエハＷの表面ＦＣに形成される犠牲膜ＥＸの膜の厚みが実質的に決定される。したがって、ウエハＷの表面ＦＣに形成される犠牲膜ＥＸの所望の厚みに応じて、シーケンスＳＱ２の実行回数が設定される。
工程ＳＴ１ｅａ５においてシーケンスＳＱ２の実行回数が所定回数に達していないと判定される場合には（工程ＳＴ１ｅａ５：ＮＯ）、シーケンスＳＱ２の実行が再び繰り返される。一方、工程ＳＴ１ｅａ５においてシーケンスＳＱ２の実行回数が所定回数に達していると判定される場合には（工程ＳＴ１ｅａ５：ＹＥＳ）、シーケンスＳＱ２の実行が終了され、工程ＳＴ１ｅａ６が実行される。これによって、図１２に示すように、ウエハＷの表面ＦＣにシリコン酸化膜である犠牲膜ＥＸが形成される。すなわち、シーケンスＳＱ２が所定回数だけ繰り返されることによって、所定の膜厚を有する犠牲膜ＥＸが均一の膜みでコンフォーマルにウエハＷの表面ＦＣに形成される。
工程ＳＴ１ｅａ５：ＹＥＳに引き続き、工程ＳＴ１ｅａ６が実行される。工程ＳＴ１ｅａ６では、犠牲膜ＥＸがエッチングされる。工程ＳＴ１ｅａ６によって、犠牲膜ＥＸは、犠牲膜ＥＸのうちビア孔ＶＨ１の側面ＳＦを覆っている部分を除き、除去される。犠牲膜ＥＸのうちビア孔ＶＨ１の側面ＳＦを覆っている部分を除き、犠牲膜ＥＸを選択的に除去するためには、異方性のエッチング条件が必要である。このため、工程ＳＴ１ｅａ６では、ガスソース群４０の複数のガスソースのうち選択したガスソースから、フルオロカーボンガスを含む処理ガスを処理容器１２内に供給する。第１の高周波電源６２から高周波電力を供給する。第２の高周波電源６４から高周波バイアス電力を供給する。排気装置５０を動作させることによって、処理容器１２内の空間の圧力を所定の圧力に設定する。これによって、フルオロカーボンガスのプラズマが生成される。生成されたプラズマ中のフッ素を含む活性種は、ウエハＷに交差する方向（より具体的にはビア孔ＶＨ１の底面ＢＦに対し略垂直な方向であって、ビア孔ＶＨ１の側面ＳＦに対し略平行な方向）への高周波バイアス電力による引き込みによって、犠牲膜ＥＸのうちトレンチＴＲの側面ＳＦを覆っている部分を除き、犠牲膜ＥＸを選択的にエッチングする。この結果、図１３に示すように、犠牲膜ＥＸのうちビア孔ＶＨ１の側面ＳＦを覆っている部分を除き、犠牲膜ＥＸが選択的に除去され、犠牲膜ＥＸのうちビア孔ＶＨ１の側面ＳＦを覆っている部分が残留する。
図６に戻って説明する。工程ＳＴ１ｅａに引き続き、工程ＳＴ１ｅｂが実行される。工程ＳＴ１ｅｂでは、図１４に示すように、犠牲膜ＥＸ、酸化膜ＯＸ、および第２の絶縁膜ＩＳ２に対しエッチングを行って、ビア孔ＶＨ１の底面ＢＦから更に深い位置にビア孔ＶＨ２（第２のビア孔）を形成し、トレンチＴＲ１およびビア孔ＶＨ１から犠牲膜ＥＸを除去する。このために、ガスソース群４０の複数のガスソースのうち選択されたガスソースから処理容器１２内に処理ガスが供給される。一例の工程ＳＴ１ｅｂでは、フルオロカーボンガスを含む処理ガスが処理容器１２内に供給される。フルオロカーボンガスとしては、例えば、ＣＦ４ガスおよびＣ４Ｆ８ガスが用いられ得る。工程ＳＴ１ｅｂでは、排気装置５０が作動され、処理容器１２内の圧力が所定の圧力に設定される。工程ＳＴ１ｅｂでは、第１の高周波電源６２からの第１の高周波および第２の高周波電源６４からの第２の高周波が、下部電極ＬＥに供給される。
工程ＳＴ１ｅｂでは、処理ガスのプラズマが生成され、犠牲膜ＥＸ、酸化膜ＯＸ、および第２の絶縁膜ＩＳ２がエッチングされる。工程ＳＴ１ｅｂでは、金属マスクＭＫの開口ＯＰと酸化膜ＯＸの表面の開口ＴＯとからなるトレンチＴＲ１は更に深いトレンチ形状となるようにエッチングされ、また犠牲膜ＥＸは全て除去され、第２の絶縁膜ＩＳ２は第２の絶縁膜ＩＳ２の膜厚方向の途中でビア孔ＶＨ１の深さより深い位置までエッチングされる。工程ＳＴ１ｅｂが完了したとき、トレンチＴＲ１の深さは更に深くなり、且つ、ビア孔ＶＨ１はエッチングによって消滅している。この結果、図１４に示すように、開口ＯＰの幅を有するトレンチＴＲ２がトレンチＴＲ１から形成され、また、犠牲膜ＥＸは全て除去され（少なくともビア孔ＶＨ１から犠牲膜ＥＸが除去され）、また、ビア孔ＶＨ１は消滅し、新たにビア孔ＶＨ２が形成され、トレンチＴＲ２の一部にビア孔ＶＨ２が設けられた構成となる。
工程ＳＴ１ｅｂにおいてビア孔ＶＨ１から犠牲膜ＥＸを除去するための条件についてより具体的に説明する。工程ＳＴ１ｅｂの実行開始時の犠牲膜ＥＸは、少なくともビア孔ＶＨ１内では、図１３に示すように、ビア孔ＶＨ１の側面ＳＦのみに付着している。当該条件は、下記の（ｉ）且つ（ｉｉ）である。
条件（ｉ）：工程ＳＴ１ｅｂにおける犠牲膜ＥＸおよび第２の絶縁膜ＩＳ２に対するエッチングの実行時間は、ビア孔ＶＨ１の深さ（ビア孔ＶＨ１の底面ＢＦからビア孔ＶＨ１の開口までのビア孔ＶＨ１の側面ＳＦの長さ）を犠牲膜ＥＸのエッチングレートで割って得られる商の値以上である。
条件（ｉｉ）：犠牲膜ＥＸのエッチングレートと第２の絶縁膜ＩＳ２のエッチングレートとは同程度である。
上記の条件（ｉ）および条件（ｉｉ）をより具体的に説明する。工程ＳＴ１ｅｂにおける犠牲膜ＥＸおよび第２の絶縁膜ＩＳ２に対するエッチングの実行時間をＥＴ［ｓ］と表し、ビア孔ＶＨ１の深さ（ビア孔ＶＨ１の底面ＢＦからビア孔ＶＨ１の開口までのビア孔ＶＨ１の側面ＳＦの長さ）の値をＤ［ｎｍ］と表し、犠牲膜ＥＸのエッチングレートの値をＥＲ１［ｎｍ／ｓ］と表し、第２の絶縁膜ＩＳ２のエッチングレートの値をＥＲ２［ｎｍ／ｓ］と表すと、条件（ｉ）は、ＥＴ≧（Ｄ／ＥＲ１）［ｓ］と等価であり、条件（ｉｉ）は、ＥＲ１／ＥＲ２＝１±Δ（Δは微小値）と等価である。
工程ＳＴ１ｅｂにおける犠牲膜ＥＸおよび第２の絶縁膜ＩＳ２に対するエッチングの実行時間がビア孔ＶＨ１の深さ（ビア孔ＶＨ１の底面ＢＦからビア孔ＶＨ１の開口までのビア孔ＶＨ１の側面ＳＦの長さ）を犠牲膜ＥＸのエッチングレートで割って得られる商の値未満となっている場合（ＥＴ＜（Ｄ／ＥＲ１）［ｓ］の場合）には、工程ＳＴ１ｅｂにおけるエッチングによってビア孔ＶＨ１内の犠牲膜ＥＸ（ビア孔ＶＨ１の側面ＳＦに付着している犠牲膜ＥＸ）は完全に除去されず、ビア孔ＶＨ１の側面ＳＦに犠牲膜ＥＸが残留する。この場合、ビア孔ＶＨ１の側面ＳＦに残留する犠牲膜ＥＸによって第２の絶縁膜ＩＳ２の誘電率が上昇し、よって、配線間の寄生容量も上昇し得る。
工程ＳＴ１ｅｂにおける犠牲膜ＥＸおよび第２の絶縁膜ＩＳ２に対するエッチングの実行時間がビア孔ＶＨ１の深さ（ビア孔ＶＨ１の底面ＢＦからビア孔ＶＨ１の開口までのトレンチＴＲの側面ＳＦの長さ）を犠牲膜ＥＸのエッチングレートで割って得られる商の値以上となっている場合（ＥＴ≧（Ｄ／ＥＲ１）［ｓ］の場合）であっても、犠牲膜ＥＸのエッチングレートが第２の絶縁膜ＩＳ２のエッチングレートよりも比較的に大きい場合（ＥＲ１／ＥＲ２＞＞１の場合）には、ビア孔ＶＨ１の側面ＳＦにある犠牲膜ＥＸが工程ＳＴ１ｅｂの比較的に早い時点で除去されるので、ビア孔ＶＨの断面形状は、所望とする形状ではなく、例えば階段状等の複雑な（歪な）形状となり得る。
工程ＳＴ１ｅｂにおける犠牲膜ＥＸおよび第２の絶縁膜ＩＳ２に対するエッチングの実行時間がビア孔ＶＨ１の深さ（ビア孔ＶＨ１の底面ＢＦからトレンチＴＲの開口までのビア孔ＶＨ１の側面ＳＦの長さ）を犠牲膜ＥＸのエッチングレートで割って得られる商の値以上となっている場合（ＥＴ≧（Ｄ／ＥＲ１）［ｓ］の場合）であっても、第２の絶縁膜ＩＳ２のエッチングレートが犠牲膜ＥＸのエッチングレートよりも比較的に大きい場合（ＥＲ１／ＥＲ２＜＜１の場合）には、工程ＳＴ１ｅｂのエッチングの実行によってビア孔ＶＨ１の側面ＳＦにある犠牲膜ＥＸを除去することが困難となり、工程ＳＴ１ｅｂの終了時においても、ビア孔ＶＨ１の側面ＳＦに犠牲膜ＥＸが残留するので、ビア孔ＶＨ１の断面形状は、所望とする形状ではなく、例えば突起部が形成される等の複雑な（歪な）形状となり得る。
工程ＳＴ１ｅｂに引き続き、工程ＳＴ１ｅｃが実行される。工程ＳＴ１ｅｃでは、工程ＳＴ１ｅａおよび工程ＳＴ１ｅｂを含むシーケンスＳＱ１を終了するか否かを判定し、シーケンスＳＱ１を再度行う場合（工程ＳＴ１ｅｃ；ＮＯ）、工程ＳＴ１ｅａおよび工程ＳＴ１ｅｂを再度実行し、シーケンスＳＱ１を終了する場合（工程ＳＴ１ｅｃ；ＹＥＳ）、工程ＳＴ１ｅを終了する。すなわち、工程ＳＴ１ｅにおいて、図１５に示すように、ビア孔ＶＨが拡散防止膜ＤＬに至るまで、シーケンスＳＱ１を繰り返し実行する。
工程ＳＴ１ｅにおいてシーケンスＳＱ１を一回のみ実行する場合には、工程ＳＴ１ｅｂを一回だけ実行することによってビア孔ＶＨを形成するので、工程ＳＴ１ｅａの一回の実行において形成する犠牲膜ＥＸはビア孔ＶＨの最終的な幅（拡散防止膜ＤＬに至った状態のビア孔ＶＨの幅）を画定し得る厚みを有する必要がある。レジストマスクＲＭの開口ＭＯの幅およびビア孔ＶＨの最終的な幅等の各種寸法によっては、工程ＳＴ１ｅａにおいて形成する犠牲膜ＥＸの厚みが比較的に厚くなり第２の絶縁膜ＩＳ２のエッチングに用いるラジカルの供給がビア孔ＶＨの底面にまで届かずにエッチングが停止する場合が生じ得る。これに対し、シーケンスＳＱ１を繰り返し実行し得る方法ＭＴでは、比較的に幅の広い開口ＭＯの場合でも、工程ＳＴ１ｅａの一回の実行において形成する犠牲膜ＥＸの厚みをエッチングが停止しないように抑制しつつ、シーケンスＳＱ１を複数回実行することによってビア孔ＶＨを拡散防止膜ＤＬに向けて伸ばしつつビア孔ＶＨの幅を段階的に縮小することができるので、エッチングが停止することなく確実に、最終的な幅（拡散防止膜ＤＬに至った状態のビア孔ＶＨの幅）のビア孔ＶＨの形成を進めることができる。
なお、第２の絶縁膜ＩＳ２の材料が細孔を有する多孔質材である場合に、工程ＳＴ１ｅａは、犠牲膜ＥＸを形成する前に、ビア孔ＶＨ１の表面（側面ＳＦおよび底面ＢＦ）に露出される当該多孔質材の表層に位置する当該細孔を封孔する処理を行うことができる。特に図７に示すように工程ＳＴ１ｅａの実行にＡＬＤ法が用いられる場合、ビア孔ＶＨ１の表面に反応前駆体の層Ｌｙ１が形成される時、第２の絶縁膜ＩＳ２の細孔の内部まで反応前駆体が吸収され、第２の絶縁膜ＩＳ２の誘電率が上昇し得る。このため、反応前駆体の層Ｌｙ１の形成前に、第２の絶縁膜ＩＳ２の表面（ビア孔ＶＨ１の表面）に対し、反応前駆体の吸収を抑制し得るように、第２の絶縁膜ＩＳ２の細孔を塞ぐ等の表面処理を行うことが好適となる。また、シーケンスＳＱ１を複数回繰り返す場合、図１４に示すようにトレンチＴＲ２の側壁部において第２の絶縁膜ＩＳ２の表面が露出することになり、この場合も、反応前駆体の層Ｌｙ１の形成前に、第２の絶縁膜ＩＳ２の表面（ビア孔ＶＨ２およびトレンチＴＲ２の表面）に対し、反応前駆体の吸収を抑制し得るように、第２の絶縁膜ＩＳ２の細孔を塞ぐ等の表面処理を行うことが好適となる。従って、図７に示すように、シーケンスＳＱ２の前に、第２の絶縁膜ＩＳ２の表面処理（封孔処理）を行う工程ＳＴ１ｅａ７を備えることができる。封孔処理の一例は、有機シリコン化合物や有機溶剤をプロセスガスとして用いるＣＶＤ法またはＡＬＤ法が用いられる。この場合、細孔にシリコンや有機物が含まれる材質が埋められので細孔を塞ぐごとができる。なお、封孔処理が施された第２の絶縁膜ＩＳ２の表層部分は誘電率が若干上昇するので、工程ＳＴ１ｅにおける絶縁膜に対するエッチング、具体的に、工程ＳＴ１ｅｂにおける第２の絶縁膜ＩＳ２および犠牲膜ＥＸに対するエッチングによって、犠牲膜ＥＸが除去されて、封孔処理された第２の絶縁膜ＩＳ２の表層部分が再び露出された後、細孔を塞いでいる材料を、熱処理やウェット洗浄などによって除去し、再び細孔を形成することが望ましい。
工程ＳＴ１ｅａ７では、例えば、緻密な誘電体膜を第２の絶縁膜ＩＳ２の表面（トレンチＴＲの表面）を覆うことができる。当該誘電体膜によって、反応前駆体の吸収が抑制され得る。また、工程ＳＴ１ｅａ７では、例えば、第２の絶縁膜ＩＳ２の表面（トレンチＴＲの表面）をＨｅで処理した後に、ＮＨ３とＡｒとを含む混合ガスを用いてトリートメントすることができる。当該トリートメントによって、第２の絶縁膜ＩＳ２の表面にＳｉ−Ｎ結合、Ｃ−Ｎ結合が生成されるので、第２の絶縁膜ＩＳ２の表面の細孔が封止され得る。
工程ＳＴ１ｅが終了すると工程ＳＴ１も終了するので、工程ＳＴ１に引き続き、図１に示す工程ＳＴ２が実行される。図１に戻って、説明する。工程ＳＴ２では、工程ＳＴ１によって形成されたビア孔ＶＨを介して、拡散防止膜ＤＬが配線層ＷＬ（特に配線ＣＷ）に至るまで、エッチングされる。
工程ＳＴ２では、配線ＣＷが露出するまで拡散防止膜ＤＬをエッチングするので、フルオロカーボンガスおよび／またはハイドロフルオロカーボンガスを含む処理ガスのプラズマが生成される。このために、ガスソース群４０の複数のガスソースのうち選択されたガスソースから処理容器１２内に処理ガスが供給される。この処理ガスは、ＣＦ４ガス、ＣＨＦ３ガス、Ｃ４Ｆ８ガス、Ｃ４Ｆ６ガス、ＣＨ２Ｆ２ガス、およびＣＨ３Ｆガスのうち一以上のガスを含み得る。この処理ガスは、希ガス、窒素ガス、および酸素ガスを含み得る。例えば、この処理ガスは、ＣＦ４ガスおよびＣ４Ｆ８ガス、Ａｒガス、窒素ガス、および酸素ガスを含む。工程ＳＴ２では、排気装置５０が作動され、処理容器１２内の圧力が所定の圧力に設定される。工程ＳＴ２では、第１の高周波電源６２からの第１の高周波、および、第２の高周波電源６４からの第２の高周波が、下部電極ＬＥに供給される。
工程ＳＴ２では、処理ガスのプラズマが生成され、拡散防止膜ＤＬがエッチングされる。この結果、図１６に示すように、ビア孔ＶＨが配線ＣＷの表面まで延長される。工程ＳＴ２の実行後には、配線ＣＷの表面に存在する銅はフッ化銅に変質する。その変質した銅表面を銅金属に再度改質するために、工程ＳＴ２の実行後に、水素ガスなどのプラズマ処理に晒してもよい。また、ウェット洗浄によって、フッ化銅に変質した銅表面を除去してもよい。工程ＳＴ２に引き続き、工程ＳＴ３が実行される。工程ＳＴ３では、金属マスクＭＫが除去され、トレンチＴＲおよびビア孔ＶＨにＣｕ等の金属が充填される。
上記した方法ＭＴによれば、第２の絶縁膜ＩＳ２に設けられたトレンチおよびビア孔ＶＨ１の側面ＳＦに犠牲膜ＥＸを設けた後に（工程ＳＴ１ｅａの後に）、工程ＳＴ１ｅｂにおいて第２の絶縁膜ＩＳ２をエッチングし、ビア孔ＶＨ１の底面ＢＦの更に深い位置にビア孔ＶＨ２を形成する。従って、犠牲膜ＥＸによってビア孔ＶＨ１の孔径が縮小された状態でビア孔ＶＨ２が形成されるので、微細なビア孔ＶＨの形成が可能となる。更に、第２の絶縁膜ＩＳ２のエッチング時にトレンチおよびビア孔ＶＨ１の側面ＳＦの犠牲膜ＥＸ（より詳細にはトレンチに設けられた犠牲膜ＥＸ）も除去されるので、犠牲膜ＥＸに起因する第２の絶縁膜ＩＳ２の誘電率の増加を抑制できる。更に、工程ＳＴ１ｅａにおいて犠牲膜ＥＸはコンフォーマルに形成される。犠牲膜ＥＸがコンフォーマルでない場合、トレンチＴＲ１の上部およびビア孔ＶＨ１の上部の膜厚が、トレンチＴＲ１の側部、底部、および、ビア孔ＶＨ１の側部、底部に比べて厚くなってしまう、いわゆるオーバーハング形状が形成される場合があり、この場合には、トレンチＴＲ１およびビア孔ＶＨ１の間口の寸法が極端に小さくなり、エッチングが阻害されてしまうことが予想されるが、工程ＳＴ１ｅｂでは、工程ＳＴ１ｅａにおいてコンフォーマルに形成された犠牲膜ＥＸが用いられるので、微細でありつつも精密なエッチング加工が犠牲膜ＥＸを用いて可能となる。更に、犠牲膜ＥＸを形成する工程ＳＴ１ｅａでは、ＡＬＤ方式を用いて犠牲膜ＥＸがコンフォーマルに形成されるので、より精密なエッチング加工が犠牲膜ＥＸを用いて可能となる。更に、犠牲膜ＥＸが低誘電率の特性を有する場合も考えられるが、このような低誘電率の犠牲膜を用いても、工程ＳＴ１ｅｂにおいて、第２の絶縁膜ＩＳ２のエッチングが可能である。更に、工程ＳＴ１ｅａから工程ＳＴ１ｅｂまで、低誘電率の第２の絶縁膜ＩＳ２が露出された状態で大気中に曝露される事態を回避し得る。更に、工程ＳＴ１ｅａから工程ＳＴ１ｅｂまでは、単一の処理容器１２内で実行されるので、低誘電率の第２の絶縁膜ＩＳ２が露出された状態で大気中に曝露される事態を確実に回避し得る。
更に、第２の絶縁膜ＩＳ２の材料が細孔を有する多孔質材である場合には、図７に示す工程ＳＴ１ｅａ７を実行することによって犠牲膜ＥＸの形成前に当該細孔が封孔されるので、犠牲膜ＥＸの形成に用いられる材料（反応前駆体）が犠牲膜ＥＸの形成時に細孔の内部まで吸収されることによって第２の絶縁膜ＩＳ２の特性（特に誘電率）が変化する事態を最小限に回避し得る。更に、工程ＳＴ１ｅａの一回の実行において形成する犠牲膜ＥＸの厚みをエッチングが停止しないように抑制しつつ、シーケンスＳＱ２を複数回実行することによってビア孔ＶＨを拡散防止膜ＤＬに向けて伸ばしつつビア孔ＶＨの幅を段階的に縮小することができるので、エッチングが停止することなく確実に、最終的な幅（拡散防止膜ＤＬに至った状態のビア孔ＶＨの幅）のビア孔ＶＨの形成を進めることができる。
工程ＳＴ１ｅｂにおいて行われる犠牲膜ＥＸおよび第２の絶縁膜ＩＳ２に対するエッチングの実行時間（ＥＴ［ｓ］）はトレンチＴＲの深さ（Ｄ［ｎｍ］）を犠牲膜ＥＸのエッチングレート（ＥＲ１［ｎｍ／ｓ］）で割って得られる商の値以上（ＥＴ≧（Ｄ／ＥＲ１）［ｓ］）であり、犠牲膜ＥＸのエッチングレート（ＥＲ１［ｎｍ／ｓ］）と絶縁膜のエッチングレート（ＥＲ２［ｎｍ／ｓ］）とは同程度（ＥＲ１／ＥＲ２＝１±Δ（Δは微小値））である。このように工程ＳＴ１ｅｂにおいて行われるエッチングの実行時間（ＥＴ［ｓ］）を調整すれば、工程ＳＴ１ｅｂにおけるエッチングにおいて、トレンチＴＲの側面ＳＦにあってトレンチＴＲの深さ（Ｄ［ｎｍ］）に対応する長さを有する犠牲膜ＥＸが好適に除去され得る。
以上、好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
１０…プラズマ処理装置、１１０…基板処理システム、１１２…ローダモジュール、１１２ｃ…搬送チャンバ、１１２ｒ…搬送ロボット、１１６…トランスファモジュール、１１６ｃ…搬送チャンバ、１１６ｒ…搬送ロボット、１２…処理容器、１２０…台、１２２…フープ、１２ｅ…排気口、１２ｇ…搬入出口、１４…支持部、１４１…ロードロックモジュール、１４１ｃ…チャンバ、１４２…ロードロックモジュール、１４２ｃ…チャンバ、１８１…プロセスモジュール、１８２…プロセスモジュール、１８３…プロセスモジュール、１８４…プロセスモジュール、１８ａ…第１プレート、１８ｂ…第２プレート、２２…直流電源、２３…スイッチ、２４…冷媒流路、２６ａ…配管、２６ｂ…配管、２８…ガス供給ライン、３０…上部電極、３２…絶縁性遮蔽部材、３４…天板、３４ａ…ガス噴出孔、３６…支持体、３６ａ…ガス拡散室、３６ｂ…ガス通流孔、３６ｃ…ガス導入口、３８…ガス供給管、４０…ガスソース群、４２…バルブ群、４４…流量制御器群、４６…デポシールド、４８…排気プレート、５０…排気装置、５２…排気管、５４…ゲートバルブ、６２…第１の高周波電源、６４…第２の高周波電源、６６…整合器、６８…整合器、７０…電源、ＡＬ…反射防止膜、ＢＦ…底面、ＢＬ…バリアメタル膜、Ｃｎｔ…制御部、ＣＷ…配線、ＤＬ…拡散防止膜、ＥＳＣ…静電チャック、ＥＸ…犠牲膜、ＦＣ…表面、ＦＲ…フォーカスリング、Ｇ１…第１の処理ガス、ＨＰ…ヒータ電源、ＨＴ…ヒータ、ＩＳ１…第１の絶縁膜、ＩＳ２…第２の絶縁膜、ＬＥ…下部電極、Ｌｙ１…層、Ｌｙ２…層、ＭＫ…金属マスク、ＭＯ…開口、ＭＯ１…開口、ＭＯ２…開口、ＭＴ…方法、ＯＬ…有機層、ＯＰ…開口、ＯＸ…酸化膜、Ｐ１…プラズマ、ＰＤ…載置台、ＲＭ…レジストマスク、Ｓ…処理空間、ＳＦ…側面、ＴＯ…開口、ＴＲ…トレンチ、ＴＲ１…トレンチ、ＴＲ２…トレンチ、ＶＨ…ビア孔、ＶＨ１…ビア孔、ＶＨ２…ビア孔、Ｗ…ウエハ、ＷＬ…配線層。

Claims (12)

  1. 被処理体を処理する方法であって、該被処理体は、配線を有する配線層、該配線層上に設けられた拡散防止膜、該拡散防止膜上に設けられた絶縁膜、該絶縁膜上に設けられ開口を提供する金属マスクを備え、該絶縁膜は、該開口から露出される箇所の一部に設けられたトレンチ、および該トレンチの一部に設けられた第１のビア孔を備え、該方法は、
    前記被処理体の前記トレンチと前記第１のビア孔の側面とに犠牲膜を形成する第１の工程と、
    前記犠牲膜および前記絶縁膜に対しエッチングを行って、前記第１のビア孔の底面の更に深い位置に第２のビア孔を形成し、該トレンチおよび該第１のビア孔から該犠牲膜を除去する第２の工程と、
    を備える方法。
  2. 第２の工程が完了したとき、前記トレンチの深さは更に深くなり、且つ、前記第１のビア孔はエッチングによって消滅している、
    請求項１に記載の方法。
  3. 前記第１の工程において、前記犠牲膜はコンフォーマルに形成される、
    請求項１または請求項２に記載の方法。
  4. 前記第１の工程は、
    ＡＬＤ（Atomic Layer Deposition）方式を用いて前記トレンチの側面を含む前記被処理体の表面に前記犠牲膜を形成する第３の工程と、
    前記被処理体の表面に形成された前記犠牲膜に対しエッチングを行って、前記トレンチの底面を露出させる第４の工程と、
    を備える、
    請求項１〜３の何れか一項に記載の方法。
  5. 前記絶縁膜は、シリコン酸化膜、低誘電率の特性を有するシリコン含有膜、または、シリコン酸化膜と低誘電率の特性を有するシリコン含有膜とが積層される膜である、
    請求項１〜４の何れか一項に記載の方法。
  6. 前記犠牲膜は、低誘電率の特性を有する、
    請求項１〜５の何れか一項に記載の方法。
  7. 前記犠牲膜は、シリコン酸化膜である、
    請求項１〜６の何れか一項に記載の方法。
  8. 前記第１の工程から前記第２の工程までは、真空一貫の環境において実行される、
    請求項１〜７の何れか一項に記載の方法。
  9. 前記第１の工程から前記第２の工程までは、単一の処理容器内で実行される、
    請求項１〜８の何れか一項に記載の方法。
  10. 前記絶縁膜の材料が細孔を有する多孔質材である場合に、前記第１の工程は、前記犠牲膜を形成する前に、前記トレンチの表面に露出される該多孔質材の表層に位置する該細孔を封孔する処理を行う、
    請求項１〜９の何れか一項に記載の方法。
  11. 前記ビア孔が前記拡散防止膜に至るまで、前記第１の工程と前記第２の工程とを含むシーケンスを繰り返し実行する、
    請求項１〜１０の何れか一項に記載の方法。
  12. 前記第２の工程において行われる前記犠牲膜および前記絶縁膜に対するエッチングの実行時間は前記トレンチの深さを該犠牲膜のエッチングレートで割って得られる商の値以上であり、該犠牲膜のエッチングレートと該絶縁膜のエッチングレートとは同程度である、
    請求項１〜１１の何れか一項に記載の方法。
JP2017150927A 2017-08-03 2017-08-03 被処理体を処理する方法 Active JP6877290B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2017150927A JP6877290B2 (ja) 2017-08-03 2017-08-03 被処理体を処理する方法
TW107125297A TWI780185B (zh) 2017-08-03 2018-07-23 處理被處理體之方法
US16/050,525 US10998223B2 (en) 2017-08-03 2018-07-31 Method for processing target object
KR1020180089802A KR102678853B1 (ko) 2017-08-03 2018-08-01 피처리체를 처리하는 방법
CN201810877048.9A CN109390274B (zh) 2017-08-03 2018-08-03 对被处理体进行处理的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017150927A JP6877290B2 (ja) 2017-08-03 2017-08-03 被処理体を処理する方法

Publications (2)

Publication Number Publication Date
JP2019029619A JP2019029619A (ja) 2019-02-21
JP6877290B2 true JP6877290B2 (ja) 2021-05-26

Family

ID=65229953

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017150927A Active JP6877290B2 (ja) 2017-08-03 2017-08-03 被処理体を処理する方法

Country Status (5)

Country Link
US (1) US10998223B2 (ja)
JP (1) JP6877290B2 (ja)
KR (1) KR102678853B1 (ja)
CN (1) CN109390274B (ja)
TW (1) TWI780185B (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109860432B (zh) * 2018-12-17 2021-01-15 深圳市华星光电技术有限公司 显示器封装结构及其制造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW411503B (en) * 1999-07-23 2000-11-11 Taiwan Semiconductor Mfg Method of forming bottom anti-reflective coating on substrate
JP2001358218A (ja) * 2000-04-13 2001-12-26 Canon Inc 有機膜のエッチング方法及び素子の製造方法
JP4477750B2 (ja) * 2000-06-26 2010-06-09 東京エレクトロン株式会社 エッチング方法
JP2002373937A (ja) 2001-06-15 2002-12-26 Fujitsu Ltd 半導体装置及びその製造方法
JP3962339B2 (ja) 2002-03-27 2007-08-22 松下電器産業株式会社 電子デバイスの製造方法
DE10228807B4 (de) * 2002-06-27 2009-07-23 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung von Mikrostrukturelementen
US7701060B2 (en) * 2003-05-29 2010-04-20 Nec Corporation Wiring structure and method for manufacturing the same
JP4057972B2 (ja) * 2003-07-25 2008-03-05 富士通株式会社 半導体装置の製造方法
KR100632473B1 (ko) * 2004-08-03 2006-10-09 삼성전자주식회사 염기성 물질 확산 장벽막을 사용하는 미세 전자 소자의듀얼 다마신 배선의 제조 방법
JP2006156486A (ja) 2004-11-25 2006-06-15 Tokyo Electron Ltd 基板処理方法および半導体装置の製造方法
US7309653B2 (en) * 2005-02-24 2007-12-18 International Business Machines Corporation Method of forming damascene filament wires and the structure so formed
US7491647B2 (en) * 2005-03-08 2009-02-17 Lam Research Corporation Etch with striation control
JP4197691B2 (ja) 2005-06-21 2008-12-17 株式会社東芝 半導体装置の製造方法
JP2007123766A (ja) 2005-10-31 2007-05-17 Tokyo Electron Ltd エッチング方法、プラズマ処理装置及び記憶媒体
CN100552916C (zh) * 2005-12-07 2009-10-21 佳能株式会社 使用双镶嵌工艺制造半导体器件和含连通孔的制品的方法
JP4666308B2 (ja) * 2006-02-24 2011-04-06 富士通セミコンダクター株式会社 半導体装置の製造方法
CN100517606C (zh) * 2006-12-22 2009-07-22 中芯国际集成电路制造(上海)有限公司 通孔刻蚀方法
US7767578B2 (en) * 2007-01-11 2010-08-03 United Microelectronics Corp. Damascene interconnection structure and dual damascene process thereof
US7741218B2 (en) * 2007-02-27 2010-06-22 Freescale Semiconductor, Inc. Conductive via formation utilizing electroplating
JP5342811B2 (ja) * 2008-06-09 2013-11-13 東京エレクトロン株式会社 半導体装置の製造方法
US8236684B2 (en) * 2008-06-27 2012-08-07 Applied Materials, Inc. Prevention and reduction of solvent and solution penetration into porous dielectrics using a thin barrier layer
JP5391594B2 (ja) 2008-07-02 2014-01-15 富士通セミコンダクター株式会社 半導体装置の製造方法
US8435901B2 (en) * 2010-06-11 2013-05-07 Tokyo Electron Limited Method of selectively etching an insulation stack for a metal interconnect
US9184054B1 (en) * 2014-04-25 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
JP6373150B2 (ja) 2014-06-16 2018-08-15 東京エレクトロン株式会社 基板処理システム及び基板処理方法
JP2017059750A (ja) * 2015-09-18 2017-03-23 東京エレクトロン株式会社 被処理体を処理する方法
JP6537473B2 (ja) * 2015-10-06 2019-07-03 東京エレクトロン株式会社 被処理体を処理する方法

Also Published As

Publication number Publication date
KR102678853B1 (ko) 2024-06-26
KR20190015132A (ko) 2019-02-13
US20190043753A1 (en) 2019-02-07
TWI780185B (zh) 2022-10-11
CN109390274A (zh) 2019-02-26
CN109390274B (zh) 2023-09-05
JP2019029619A (ja) 2019-02-21
US10998223B2 (en) 2021-05-04
TW201911415A (zh) 2019-03-16

Similar Documents

Publication Publication Date Title
TWI779753B (zh) 電漿處理裝置及被處理體處理方法
JP7320646B2 (ja) 被処理体を処理する方法
JP6537473B2 (ja) 被処理体を処理する方法
JP6529357B2 (ja) エッチング方法
US7981699B2 (en) Method for tunably repairing low-k dielectric damage
CN107731677B (zh) 处理被处理体的方法
CN109417029B (zh) 对被处理体进行处理的方法
JP6811202B2 (ja) エッチングする方法及びプラズマ処理装置
JP6823527B2 (ja) エッチング方法
JP6767302B2 (ja) 成膜方法
KR20220154777A (ko) 탄화규소 함유막을 형성하는 방법 및 장치
JP6877290B2 (ja) 被処理体を処理する方法
TW202043520A (zh) 用於填充設置於基板中的特徵的方法及設備
JP2021118347A (ja) エッチング方法、基板処理装置、及び基板処理システム
JP2007059666A (ja) 半導体装置の製造方法、半導体装置の製造装置、制御プログラム及びコンピュータ記憶媒体
JP7045428B2 (ja) 被処理体を処理する方法
KR20220109440A (ko) 기판 처리 방법 및 기판 처리 장치
CN118435327A (zh) 基片处理方法和等离子体处理装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200521

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210209

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210210

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210312

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210330

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210427

R150 Certificate of patent or registration of utility model

Ref document number: 6877290

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE

Ref document number: 6877290

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250