CN109390274A - 对被处理体进行处理的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 342
- 229910052751 metal Inorganic materials 0.000 claims abstract description 32
- 239000002184 metal Substances 0.000 claims abstract description 32
- 230000008569 process Effects 0.000 claims description 254
- 238000005530 etching Methods 0.000 claims description 42
- 239000011148 porous material Substances 0.000 claims description 26
- 239000010410 layer Substances 0.000 claims description 24
- 239000000463 material Substances 0.000 claims description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 19
- 239000010703 silicon Substances 0.000 claims description 15
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 14
- 238000000231 atomic layer deposition Methods 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 12
- 238000007789 sealing Methods 0.000 claims description 9
- 239000002344 surface layer Substances 0.000 claims description 3
- 239000004744 fabric Substances 0.000 claims 1
- 238000005516 engineering process Methods 0.000 abstract description 5
- 239000007789 gas Substances 0.000 description 210
- 238000012545 processing Methods 0.000 description 89
- 235000012431 wafers Nutrition 0.000 description 44
- 230000003647 oxidation Effects 0.000 description 22
- 238000007254 oxidation reaction Methods 0.000 description 22
- 239000012044 organic layer Substances 0.000 description 16
- 239000001301 oxygen Substances 0.000 description 16
- 229910052760 oxygen Inorganic materials 0.000 description 16
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 15
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 13
- 239000002243 precursor Substances 0.000 description 13
- 238000012546 transfer Methods 0.000 description 11
- 230000003321 amplification Effects 0.000 description 10
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 10
- 238000003199 nucleic acid amplification method Methods 0.000 description 10
- 238000010926 purge Methods 0.000 description 10
- 239000003507 refrigerant Substances 0.000 description 9
- 150000001335 aliphatic alkanes Chemical class 0.000 description 8
- 229920013822 aminosilicone Polymers 0.000 description 8
- 230000006978 adaptation Effects 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 7
- -1 tungsten Chemical class 0.000 description 7
- 239000004411 aluminium Substances 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 239000001257 hydrogen Substances 0.000 description 6
- 229910052739 hydrogen Inorganic materials 0.000 description 6
- 229910052757 nitrogen Inorganic materials 0.000 description 6
- FZHAPNGMFPVSLP-UHFFFAOYSA-N silanamine Chemical compound [SiH3]N FZHAPNGMFPVSLP-UHFFFAOYSA-N 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 125000002924 primary amino group Chemical group [H]N([H])* 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 239000012298 atmosphere Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- FFUAGWLWBBFQJT-UHFFFAOYSA-N hexamethyldisilazane Chemical compound C[Si](C)(C)N[Si](C)(C)C FFUAGWLWBBFQJT-UHFFFAOYSA-N 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 239000002356 single layer Substances 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 238000010521 absorption reaction Methods 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 238000003851 corona treatment Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 229910000077 silane Inorganic materials 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000004381 surface treatment Methods 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- CWMFRHBXRUITQE-UHFFFAOYSA-N trimethylsilylacetylene Chemical compound C[Si](C)(C)C#C CWMFRHBXRUITQE-UHFFFAOYSA-N 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- 229910021594 Copper(II) fluoride Inorganic materials 0.000 description 2
- UOERHRIFSQUTET-UHFFFAOYSA-N N-propyl-N-silylpropan-1-amine Chemical compound CCCN([SiH3])CCC UOERHRIFSQUTET-UHFFFAOYSA-N 0.000 description 2
- CGRVKSPUKAFTBN-UHFFFAOYSA-N N-silylbutan-1-amine Chemical compound CCCCN[SiH3] CGRVKSPUKAFTBN-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- AZDRQVAHHNSJOQ-UHFFFAOYSA-N alumane Chemical compound [AlH3] AZDRQVAHHNSJOQ-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- GWFAVIIMQDUCRA-UHFFFAOYSA-L copper(ii) fluoride Chemical compound [F-].[F-].[Cu+2] GWFAVIIMQDUCRA-UHFFFAOYSA-L 0.000 description 2
- 125000001664 diethylamino group Chemical group [H]C([H])([H])C([H])([H])N(*)C([H])([H])C([H])([H])[H] 0.000 description 2
- KZFNONVXCZVHRD-UHFFFAOYSA-N dimethylamino(dimethyl)silicon Chemical compound CN(C)[Si](C)C KZFNONVXCZVHRD-UHFFFAOYSA-N 0.000 description 2
- AWFPGKLDLMAPMK-UHFFFAOYSA-N dimethylaminosilicon Chemical compound CN(C)[Si] AWFPGKLDLMAPMK-UHFFFAOYSA-N 0.000 description 2
- 235000013399 edible fruits Nutrition 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- NIZHERJWXFHGGU-UHFFFAOYSA-N isocyanato(trimethyl)silane Chemical compound C[Si](C)(C)N=C=O NIZHERJWXFHGGU-UHFFFAOYSA-N 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- KAHVZNKZQFSBFW-UHFFFAOYSA-N n-methyl-n-trimethylsilylmethanamine Chemical compound CN(C)[Si](C)(C)C KAHVZNKZQFSBFW-UHFFFAOYSA-N 0.000 description 2
- DUZKCWBZZYODQJ-UHFFFAOYSA-N n-trimethylsilylmethanamine Chemical compound CN[Si](C)(C)C DUZKCWBZZYODQJ-UHFFFAOYSA-N 0.000 description 2
- 150000004819 silanols Chemical class 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- LEIMLDGFXIOXMT-UHFFFAOYSA-N trimethylsilyl cyanide Chemical compound C[Si](C)(C)C#N LEIMLDGFXIOXMT-UHFFFAOYSA-N 0.000 description 2
- WEKIJJOSGXVNNE-UHFFFAOYSA-N CC[SiH2]NC Chemical compound CC[SiH2]NC WEKIJJOSGXVNNE-UHFFFAOYSA-N 0.000 description 1
- 239000004215 Carbon black (E152) Substances 0.000 description 1
- 101100117387 Catharanthus roseus DPAS gene Proteins 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 101000738322 Homo sapiens Prothymosin alpha Proteins 0.000 description 1
- 101100482117 Saimiri sciureus THBD gene Proteins 0.000 description 1
- 229910007991 Si-N Inorganic materials 0.000 description 1
- 229910003910 SiCl4 Inorganic materials 0.000 description 1
- 229910003978 SiClx Inorganic materials 0.000 description 1
- 229910004014 SiF4 Inorganic materials 0.000 description 1
- 229910006294 Si—N Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 102100033632 Tropomyosin alpha-1 chain Human genes 0.000 description 1
- ZQPJZZQRZDOMFD-UHFFFAOYSA-N [amino(methyl)silyl]methane Chemical class C[SiH](C)N ZQPJZZQRZDOMFD-UHFFFAOYSA-N 0.000 description 1
- 125000000217 alkyl group Chemical group 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 229910002092 carbon dioxide Inorganic materials 0.000 description 1
- 239000001569 carbon dioxide Substances 0.000 description 1
- 150000001768 cations Chemical class 0.000 description 1
- 238000012508 change request Methods 0.000 description 1
- 235000013495 cobalt Nutrition 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 150000001879 copper Chemical class 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- WZUCGJVWOLJJAN-UHFFFAOYSA-N diethylaminosilicon Chemical compound CCN([Si])CC WZUCGJVWOLJJAN-UHFFFAOYSA-N 0.000 description 1
- XREKLQOUFWBSFH-UHFFFAOYSA-N dimethyl 2-acetylbutanedioate Chemical compound COC(=O)CC(C(C)=O)C(=O)OC XREKLQOUFWBSFH-UHFFFAOYSA-N 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000008246 gaseous mixture Substances 0.000 description 1
- 229930195733 hydrocarbon Natural products 0.000 description 1
- 150000002430 hydrocarbons Chemical class 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910000069 nitrogen hydride Inorganic materials 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen(.) Chemical compound [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 239000005416 organic matter Substances 0.000 description 1
- 150000003961 organosilicon compounds Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 150000003254 radicals Chemical class 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 238000005057 refrigeration Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 150000004756 silanes Chemical class 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- FDNAPBUWERUEDA-UHFFFAOYSA-N silicon tetrachloride Chemical compound Cl[Si](Cl)(Cl)Cl FDNAPBUWERUEDA-UHFFFAOYSA-N 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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Abstract
本发明提供一种对被处理体进行处理的方法。提供一种抑制绝缘膜的介电常数和尺寸偏差并使布线和通孔微细化的技术。在一个实施方式所涉及的对被处理体进行处理的方法中,被处理体具备具有布线的布线层、设置于布线层上的防扩散膜、设置于防扩散膜上的绝缘膜、设置于绝缘膜上并提供开口的金属掩模,绝缘膜具备通孔,该通孔设置于从开口露出的地方的一部分。该方法具备:第一工序,在被处理体的通孔的侧面形成牺牲膜;以及第二工序,对牺牲膜和绝缘膜进行蚀刻,来在通孔的底面进一步形成通孔,并从该通孔去除牺牲膜。
Description
技术领域
本发明的实施方式涉及一种对被处理体进行处理的方法。
背景技术
在电子零件中存在使用具备包含层间绝缘膜以及设置于层间绝缘膜的布线和通孔的多层布线结构的半导体装置的电子零件,在这样的半导体装置中,为了提高开关速度,推进了微细化。伴随着半导体装置的微细化,也推进了设置于层间绝缘膜的布线用沟槽和通孔的微细化,正在开发通过蚀刻进行微细的沟槽等的形成的各种技术(专利文献1~3)。在专利文献1中公开了对形成于半导体晶圆等被处理体的表面上的绝缘膜等被加工层进行蚀刻的蚀刻方法等。在专利文献2中公开了使用由有机绝缘膜构成的低介电常数绝缘层间膜的具有双镶嵌布线的半导体装置的制造方法等。在专利文献3中公开了抑制弯曲形状并进行良好的蚀刻处理的基板处理方法。
专利文献1:日本特开2007-123766号公报
专利文献2:日本特开2007-5379号公报
专利文献3:日本特开2016-21546号公报
发明内容
发明要解决的问题
在推进半导体装置的微细化的情况下,在沟槽、通孔的形成中使用光刻法技术,因此在抑制尺寸偏差等并使沟槽、通孔微细化以成为更微细的尺寸时,可能存在伴随光刻法技术而产生的界限。并且,随着半导体装置的微细化,还要求层间绝缘膜的低介电常数化,但是抑制绝缘膜的介电常数的上升并实现沟槽和通孔的微细化也是不容易的。因而,期望一种抑制绝缘膜的介电常数和尺寸偏差并形成微细的布线和通孔的技术。
用于解决问题的方案
在一个方式中,提供一种对被处理体进行处理的方法。被处理体具备具有布线的布线层、设置于布线层上的防扩散膜、设置于防扩散膜上的绝缘膜、设置于绝缘膜上并提供开口的金属掩模。绝缘膜具备设置于从开口露出的地方的一部分的沟槽和设置于沟槽的一部分的第一通孔。该方法具备:第一工序,在被处理体的沟槽和第一通孔的侧面形成牺牲膜;以及第二工序,对牺牲膜和绝缘膜进行蚀刻,来在比第一通孔的底面更深的位置形成第二通孔,并从该沟槽和第一通孔去除牺牲膜。
根据上述方法,在设置于绝缘膜的沟槽和第一通孔的侧面设置了牺牲膜之后,对绝缘膜进行蚀刻来在比第一通孔的底面更深的位置形成第二通孔。因而,在通过牺牲膜缩小了第一通孔的孔径的状态下形成第二通孔,因此能够形成微细的通孔。并且,在绝缘膜蚀刻时,沟槽和第一通孔的侧面的牺牲膜也被去除,因此能够抑制由于牺牲膜引起的绝缘膜的介电常数的增加。
在一个实施方式中,在第二工序完成时,沟槽的深度变得更深,并且第一通孔通过蚀刻而消失。
在一个实施方式中,在第一工序中,保形地形成牺牲膜。在不保形的情况下,预想到容易形成导致沟槽上部、通孔上部的膜厚与沟槽的侧面、底部以及通孔的侧面、底部相比变厚的所谓的悬垂形状而沟槽和通孔的横宽尺寸变得极小从而阻碍了蚀刻,但是由于使用像这样保形地形成的牺牲膜,因此能够使用该牺牲膜来进行微细且精密的蚀刻加工。
在一个实施方式中,第一工序具备:第三工序,使用ALD(Atomic LayerDeposition:原子层沉积)方式,在包含沟槽的侧面的被处理体的表面形成牺牲膜;以及第四工序,对形成于被处理体的表面的牺牲膜进行蚀刻,来使沟槽的底面露出。由于像这样使用ALD方式保形地形成牺牲膜,因此能够使用该牺牲膜来进行更精密的蚀刻加工。
在一个实施方式中,绝缘膜是氧化硅膜、具有低介电常数的特性的含硅膜、或者氧化硅膜与具有低介电常数的特性的含硅膜层叠而成的膜。
在一个实施方式中,牺牲膜具有低介电常数的特性。即使像这样使用具有低介电常数的特性的牺牲膜,在第二工序中也能够进行绝缘膜的蚀刻。
牺牲膜为氧化硅膜。
在一个实施方式中,从第一工序到第二工序在始终为真空的环境中执行。这样,能够避免从第一工序到第二工序为止低介电常数的绝缘膜在露出的状态下被暴露于大气中的情形。
在一个实施方式中,第一工序到第二工序在单一的处理容器内执行。像这样,由于第一工序到第二工序在单一的处理容器内执行,因此能够可靠地避免低介电常数的绝缘膜在露出的状态下被暴露于大气中的情形。
在一个实施方式中,在绝缘膜的材料为具有细孔的多孔材的情况下,在第一工序中,在形成牺牲膜之前,进行对位于在沟槽的表面露出的多孔材的表层的细孔进行封孔的处理。像这样,在绝缘膜的材料为具有细孔的多孔材的情况下,在形成牺牲膜之前对该细孔进行封孔,因此将由于在牺牲膜的形成中使用的材料在牺牲膜形成时被吸收到细孔的内部而使绝缘膜的特性(特别是介电常数)发生变化的情形避免到最小限度。
在一个实施方式中,重复执行包括第一工序和第二工序的序列直到通孔到达防扩散膜为止。这样,能够抑制在第一工序的一次执行中形成的牺牲膜的厚度以不使蚀刻停止,并通过多次执行序列来使通孔朝向防扩散膜延伸并逐步地缩小通孔的宽度,因此能够不使蚀刻停止地可靠地推进最终的宽度(到达防扩散膜的状态的通孔的宽度)的通孔的形成。
在一个实施方式中,在第二工序中进行的针对牺牲膜和绝缘膜的蚀刻的执行时间为沟槽的深度除以牺牲膜的蚀刻速率得到的商的值以上,牺牲膜的蚀刻速率与绝缘膜的蚀刻速率为相同程度。只要像这样调整在第二工序中进行的蚀刻的执行时间,就能够在第二工序的蚀刻中较佳地去除位于沟槽的侧面并具有与沟槽的深度对应的长度的牺牲膜。
发明的效果
如以上说明的那样,提供一种抑制绝缘膜的介电常数和尺寸偏差并使布线和通孔微细化的技术。
附图说明
图1是表示一个实施方式所涉及的方法的一例的流程图。
图2是例示作为图1所示的方法的应用对象的被处理体的截面图。
图3是概要地表示能够在图1所示的方法的实施中使用的基板处理系统和清洗装置的一例的图。
图4是概要地表示能够在图1所示的方法的实施中使用的等离子体处理装置的一例的图。
图5是表示图1所示的工序ST1的详细内容的一例的流程图。
图6是表示图5所示的工序ST1e的详细内容的一例的流程图。
图7是表示图6所示的工序ST1ea的详细内容的一例的流程图。
图8是表示图1所示的方法的实施的中途阶段中的被处理体的一部分的放大截面图。
图9是表示图1所示的方法的实施的中途阶段中的被处理体的一部分的放大截面图。
图10是表示图1所示的方法的实施的中途阶段中的被处理体的一部分的放大截面图。
图11是表示图1所示的方法的实施的中途阶段中的被处理体的一部分的放大截面图。
图12是表示图1所示的方法的实施的中途阶段中的被处理体的一部分的放大截面图。
图13是表示图1所示的方法的实施的中途阶段中的被处理体的一部分的放大截面图。
图14是表示图1所示的方法的实施的中途阶段中的被处理体的一部分的放大截面图。
图15是表示图1所示的方法的实施的中途阶段中的被处理体的一部分的放大截面图。
图16是表示图1所示的方法的实施的中途阶段中的被处理体的一部分的放大截面图。
图17是示意性地表示图12所示的牺牲膜的形成的情形的图。
附图标记说明
10:等离子体处理装置;110:基板处理系统;112:加载组件;112c:搬送腔室;112r:搬送机器人;116:传送组件;116c:搬送腔室;116r:搬送机器人;12:处理容器;120:台;122:前开式晶圆盒;12e:排气口;12g:搬入搬出口;14:支承部;141:加载互锁组件;141c:腔室;142:加载互锁组件;142c:腔室;181:工艺组件;182:工艺组件;183:工艺组件;184:工艺组件;18a:第一板;18b:第二板;22:直流电源;23:开关;24:制冷剂流路;26a:配管;26b:配管;28:气体供给线路;30:上部电极;32:绝缘性屏蔽构件;34:顶板;34a:气体喷出孔;36:支承体;36a:气体扩散室;36b:气体流通孔;36c:气体导入口;38:气体供给管;40:气体源群;42:阀群;44:流量控制器群;46:沉积物屏蔽件;48:排气板;50:排气装置;52:排气管;54:闸阀;62:第一高频电源;64:第二高频电源;66:匹配器;68:匹配器;70:电源;AL:防反射膜;BF:底面;BL:阻挡金属膜;Cnt:控制部;CW:布线;DL:防扩散膜;ESC:静电卡盘;EX:牺牲膜;FC:表面;FR:聚焦环;G1:第一处理气体;HP:加热器电源;HT:加热器;IS1:第一绝缘膜;IS2:第二绝缘膜;LE:下部电极;Ly1:层;Ly2:层;MK:金属掩模;MO:开口;MO1:开口;MO2:开口;MT:方法;OL:有机层;OP:开口;OX:氧化膜;P1:等离子体;PD:载置台;RM:抗蚀剂掩模;S:处理空间;SF:侧面;TO:开口;TR:沟槽;TR1:沟槽;TR2:沟槽;VH:通孔;VH1:通孔;VH2:通孔;W:晶圆;WL:布线层。
具体实施方式
以下,参照附图详细地说明各种实施方式。此外,在各附图中,设为对相同或相当的部分附加相同的附图标记。图1是表示一个实施方式所涉及的对被处理体进行处理的方法的流程图。图1所示的方法MT尤其是包含在多层布线结构的制作中在将被处理体搬送到大气环境中之前进行的被处理体的处理的方法。
图2是表示作为图1所示的方法的应用对象的被处理体的一例的截面图。图2所示的被处理体(以下称为“晶圆W”)是在使用双镶嵌法制作多层布线结构的中途得到的。晶圆W是具有布线层WL的基板。布线层WL包含第一绝缘膜IS1、阻挡金属膜BL以及布线CW。晶圆W还具有防扩散膜DL、第二绝缘膜IS2、氧化膜OX、金属掩模MK、有机层OL、防反射膜AL以及抗蚀剂掩模RM。
第一绝缘膜IS1由绝缘材料和/或低介电常数材料构成。第一绝缘膜IS1例如可以是由作为绝缘材料的一例的SiO2或作为低介电常数材料的一例的SiOCH形成的单层膜、包含绝缘材料膜和低介电常数膜的多层膜、或者包含多个低介电常数膜的多层膜。在第一绝缘膜IS1形成有沟槽。布线CW被嵌入于第一绝缘膜IS1的沟槽。布线CW的材料例如为铜等金属。阻挡金属膜BL在第一绝缘膜IS1内设置于划分出沟槽的面与布线CW之间。阻挡金属膜BL的材料例如为Ta、TaN等金属。另外,布线CW的材料不限定于铜等,能够使用Ti、TiN等。在该情况下,阻挡金属膜BL的材料例如使用钨、钴等金属。
防扩散膜DL设置于布线层WL上。防扩散膜DL例如能够由SiC、SiCN、或SiN等构成。另外,防扩散膜DL也可以是包含各自由SiC、SiCN、或SiN形成的多个膜的多层膜。
第二绝缘膜IS2设置于防扩散膜DL上。在一个实施方式中,第二绝缘膜IS2具有低介电常数的特性。第二绝缘膜IS2能够是氧化硅膜、具有低介电常数的特性的含硅膜、或者将氧化硅膜与具有低介电常数的特性的含硅膜层叠而成的膜等。例如,第二绝缘膜IS2也可以是SiOCH的单层膜、包含氧化硅膜(SiO2)和低介电常数膜的多层膜、或者包含多个低介电常数膜的多层膜。另外,第二绝缘膜IS2不限定于具有低介电常数的特性,也可以是氧化硅膜(SiO2)的单层膜。
氧化膜OX设置于第二绝缘膜IS2上。氧化膜OX为绝缘膜的一种。氧化膜OX例如能够是通过使用了TEOS气体的CVD法形成的氧化硅膜(SiO2)。金属掩模MK设置于氧化膜OX上(第二绝缘膜IS2上)。金属掩模MK提供开口OP,具有由开口OP提供的图案、即要被转印至第二绝缘膜IS2的图案。这样,在金属掩模MK形成有与在第二绝缘膜IS2上形成的沟槽(图15和图16所示的沟槽TR)对应的开口OP。金属掩模MK例如能够由钛(Ti)或氮化钛(TiN)构成。
有机层OL被设置为覆盖金属掩模MK,并且填充金属掩模MK的开口。防反射膜AL设置于有机层OL上。抗蚀剂掩模RM设置于防反射膜AL上。抗蚀剂掩模RM具有由开口MO提供的图案、即要被转印至第二绝缘膜IS2的图案。这样,在抗蚀剂掩模RM形成有与在第二绝缘膜IS2上形成的通孔(图15和图16所示的通孔VH)对应的开口MO。
图3是概要地表示能够在图1所示的方法的实施中使用的基板处理系统的一例的图。图3所示的基板处理系统110具备加载组件112、加载互锁组件141、加载互锁组件142、传送组件116以及多个工艺组件(工艺组件181、工艺组件182、工艺组件183以及工艺组件184等)。
加载组件112是在大气压环境下搬送晶圆W的装置。在加载组件112处安装有多个台120。在多个台120的各个台上搭载有能够容纳多个晶圆的前开式晶圆盒122。在这些前开式晶圆盒122内,晶圆被保管在大气环境下。
加载组件112具有搬送机器人112r。搬送机器人112r设置于加载组件112的搬送腔室112c。搬送腔室112c设置于加载组件112的内部。在加载组件112上连接了加载互锁组件141和加载互锁组件142。搬送机器人112r能够在前开式晶圆盒122与加载互锁组件141之间或者在前开式晶圆盒122与加载互锁组件142之间搬送晶圆W。
加载互锁组件141和加载互锁组件142分别具有用于预减压的腔室141c和腔室142c。在加载互锁组件141和加载互锁组件142上连接有传送组件116。传送组件116提供能够减压的搬送腔室116c,在搬送腔室116c内具有搬送机器人116r。在传送组件116上连接有多个工艺组件181~184。传送组件的搬送机器人116r能够在加载互锁组件141和加载互锁组件142中的任一个与多个工艺组件181~184中的任一个之间以及在多个工艺组件181~184中的任意两个工艺组件之间搬送晶圆W。
多个工艺组件181~184的各个工艺组件是用于进行针对晶圆W的专用处理的基板处理装置。工艺组件181~184中的一个工艺组件使用了图4所示的等离子体处理装置10。
在一个实施方式中,基板处理系统110还具备控制部Cnt。控制部Cnt是具备处理器、存储部、输入装置、显示装置等的计算机,对搬送机器人112r和搬送机器人116r的动作、各工艺组件(工艺组件181~184)的各部的动作等、基板处理系统110的各部的动作进行统一控制。控制部Cnt尤其是对与方法MT的执行相关的基板处理系统110的各部的动作进行控制。在控制部Cnt中,能够使用输入装置进行用于操作员对基板处理系统110进行管理的命令的输入操作等,能够通过显示装置可视化地显示基板处理系统110的运行状况。在控制部Cnt的存储部中保存用于通过处理器对由基板处理系统110执行的各种处理进行控制的控制程序、以及用于根据处理条件来使基板处理系统110的各部执行处理的程序即处理制程。在控制部Cnt的存储部中保存与方法MT的执行相关的控制程序和处理制程。
图4是概要地表示能够在图1所示的方法的实施中使用的等离子体处理装置的一例的图。图4所示的等离子体处理装置10是电容耦合型等离子体处理装置,具备大致圆筒状的处理容器12。处理容器12的材料例如为铝。处理容器12的内壁面的材料是被实施了阳极氧化处理的铝。处理容器12被接地以保证安全。
在处理容器12的底部上设置有大致圆筒状的支承部14。支承部14例如由绝缘材料构成。在以处理容器12的底部沿着水平面延伸的方式设置了等离子体处理装置10的情况下,支承部14在处理容器12内从处理容器12的底部向铅直方向延伸。在处理容器12内设置有载置台PD。载置台PD被支承部14支承。
载置台PD被构成为在载置台PD的上表面保持晶圆W。载置台PD具有下部电极LE和静电卡盘ESC。下部电极LE包括第一板18a和第二板18b。第一板18a和第二板18b例如由铝等金属构成,形成大致圆盘形状。第二板18b设置于第一板18a上,与第一板18a电连接。
在第二板18b上设置有静电卡盘ESC。静电卡盘ESC具有将作为导电膜的电极配置于一对绝缘层或绝缘片之间的结构。直流电源22经由开关23而与静电卡盘ESC的电极电连接。静电卡盘ESC利用由来自直流电源22的直流电压产生的库仑力等静电力吸附晶圆W。由此,静电卡盘ESC能够保持晶圆W。
在第二板18b的周缘部上,将聚焦环FR配置成包围晶圆W的边缘和静电卡盘ESC。聚焦环FR是为了提高针对晶圆的等离子体处理的均一性而设置的。聚焦环FR由根据等离子体处理而适当选择的材料构成,例如能够由硅(S)、SiC、石英构成。
在第二板18b的内部设置有制冷剂流路24。制冷剂流路24构成了调温机构。从设置于处理容器12的外部的冷却器单元经由配管26a向制冷剂流路24供给制冷剂。供给到制冷剂流路24的制冷剂经由配管26b返回到冷却器单元。这样,制冷剂在制冷剂流路24与冷却器单元之间循环。通过对该制冷剂的温度进行控制,来控制由静电卡盘ESC支承的晶圆W的温度。
加热器HT是加热元件,例如被嵌入于第二板18b内。加热器电源HP与加热器HT连接。通过从加热器电源HP向加热器HT供给电力,来调整载置台PD的温度,进而调整载置台PD上载置的晶圆W的温度。此外,加热器HT能够内置于静电卡盘ESC。
在等离子体处理装置10设置有气体供给线路28。气体供给线路28向静电卡盘ESC的上表面与晶圆W的背面之间供给来自传热气体供给机构的传热气体、例如He气体。
等离子体处理装置10具备上部电极30。上部电极30设置于载置台PD的上方。在上部电极30与载置台PD之间提供了用于对晶圆W进行等离子体处理的处理空间S。
上部电极30经由绝缘性屏蔽构件32被支承于处理容器12的上部。上部电极30能够包括顶板34和支承体36。顶板34面向处理空间S,在顶板34设置有多个气体喷出孔34a。在一个实施方式中,顶板34由硅构成。
支承体36对顶板34装卸自如地进行支承,能够由例如铝等导电性材料构成。支承体36能够具有水冷结构。在支承体36的内部设置有气体扩散室36a。与气体喷出孔34a连通的多个气体流通孔36b从气体扩散室36a起向下方延伸。在支承体36形成有用于向气体扩散室36a引导处理气体的气体导入口36c,在气体导入口36c处连接有气体供给管38。
在气体供给管38上经由阀群42和流量控制器群44连接了气体源群40。气体源群40包含多个气体源。作为一例,气体源群40包含一个以上的碳氟化合物气体的气体源、一个以上的氢氟碳化物气体的气体源、碳化氢气体的气体源、稀有气体的气体源、氮气(N2气体)的气体源、氢气(H2气体)的气体源、一个以上的含氧气体的气体源以及含硅气体的气体源。作为一例,一个以上的碳氟化合物气体的气体源能够包含C4F8气体的气体源、CF4气体的气体源、C4F6气体的气体源以及C5F8气体的气体源。作为一例,一个以上的氢氟碳化物气体的气体源能够包含CHF3气体的气体源、CH2F2气体的气体源以及CH3F气体的气体源。作为一例,碳化氢气体的气体源能够包含CH4气体、C2H2气体、C2H4气体、C2H6气体、C3H4气体、C3H6气体、C3H8气体、C4H4气体、C4H6气体、C4H8气体、或C4H10气体的气体源。稀有气体的气体源能够是He气体、Ne气体、Ar气体、Kr气体、Xe气体等任意的稀有气体的气体源,作为一例,是Ar气体的气体源。作为一例,一个以上的含氧气体的气体源包含氧气(O2气体)的气体源。一个以上的含氧气体的气体源也可以还包含CO气体的气体源和/或CO2气体的气体源。作为一例,含硅气体的气体源能够包含氨基硅烷气体、硅醇盐类气体、卤化硅。
阀群42包括多个阀,流量控制器群44包括质量流量控制器等多个流量控制器。气体源群40的多个气体源分别经由阀群42的对应的阀和流量控制器群44的对应的流量控制器来与气体供给管38连接。
在等离子体处理装置10中,沿着处理容器12的内壁装卸自如地设置有沉积物屏蔽件46。沉积物屏蔽件46还被设置于支承部14的外周。沉积物屏蔽件46用于防止蚀刻副产物附着于处理容器12的内壁面等壁面,能够通过在铝材上覆盖Y2O3等陶瓷来构成。
在处理容器12的底部侧且在支承部14与处理容器12的侧壁之间设置有具有多个贯通孔的排气板48。排气板48例如能够通过在铝材上覆盖Y2O3等陶瓷来构成。在排气板48的下方且在处理容器12处设置有排气口12e。在排气口12e处经由排气管52连接有排气装置50。排气装置50具有涡轮分子泵等真空泵,能够将处理容器12内的空间减压至期望的真空度。在处理容器12的侧壁设置有晶圆W的搬入搬出口12g,搬入搬出口12g能够通过闸阀54进行打开和关闭。
等离子体处理装置10还具备第一高频电源62和第二高频电源64。第一高频电源62是产生用于生成等离子体的第一高频的电源,例如产生27[MHz]~100[MHz]的频率的高频。第一高频电源62经由匹配器66来与下部电极LE连接。匹配器66具有用于使第一高频电源62的输出阻抗与负载侧的阻抗匹配的电路。第一高频电源62也可以经由匹配器66来与上部电极30连接。
第二高频电源64是产生用于向晶圆W吸引离子的、即偏置用的第二高频的电源,例如产生400[kHz]~13.56[MHz]的范围内的频率的第二高频。第二高频电源64经由匹配器68来与下部电极LE连接。匹配器68具有用于使第二高频电源64的输出阻抗与负载侧的阻抗匹配的电路。
等离子体处理装置10还具备电源70。电源70与上部电极30连接。电源70对上部电极30施加用于向顶板34吸引处理空间S内所存在的正离子的电压。在一例中,电源70是产生负的直流电压的直流电源。在另一例中,电源70也可以是产生比较低的频率的交流电压的交流电源。
以下,再次参照图1对方法MT进行详细说明。此外,在以下的说明中,对使用具备图4所示的等离子体处理装置10作为一个工艺组件的基板处理系统110来对图2所示的晶圆W进行处理的例子进行说明。在以下的说明中,参照图8~图16。图8~图16是表示图1所示的方法的实施的中途阶段中的被处理体的一部分的放大截面图。
首先,在方法MT中,将图2所示的晶圆W从前开式晶圆盒122经由加载组件112、加载互锁组件141和加载互锁组件142中的任一个以及传送组件116搬入到工艺组件、即等离子体处理装置10的处理容器12内。被搬入到处理容器12内的晶圆W被载置在载置台PD上,被载置台PD进行保持。方法MT(特别是后述的工序ST1c到工序ST1e)在始终为真空的环境中被执行。方法MT在单一的处理容器12内(同一工艺组件)被执行。在一个实施方式中,方法MT也能够将进行与蚀刻相关的处理的处理容器(工艺组件)和进行与成膜相关的处理的处理容器(工艺组件)分开使用,但是在该情况下,也在始终为真空的环境中执行方法MT(特别是后述的工序ST1c到工序ST1e)。
接着,在方法MT中,执行工序ST1。在工序ST1中,对晶圆W进行处理直到达到能够应用后述的工序ST2的处理的状态为止。在工序ST1中,对防反射膜AL、有机层OL、氧化膜OX以及第二绝缘膜IS2进行蚀刻。以下,对工序ST1进行详细说明。图5是表示工序ST1的详细内容的一例的流程图。
如图5所示,工序ST1包括工序ST1a、工序ST1b、工序ST1c、工序ST1d、工序ST1e。在工序ST1中,首先执行工序ST1a。在工序ST1a中,在从抗蚀剂掩模RM的开口MO露出的地方对防反射膜AL进行蚀刻。为此,在工序ST1a中,从气体源群40的多个气体源中的被选择的气体源向处理容器12内供给处理气体。该处理气体例如能够包含碳氟化合物气体、氢氟碳化物气体以及氧气。作为碳氟化合物气体,例如能够使用CF4气体。作为氢氟碳化物气体,例如能够使用CHF3气体。在工序ST1a中,使排气装置50工作,将处理容器12内的压力设定为规定的压力。在工序ST1a中,向下部电极LE供给来自第一高频电源62的第一高频和来自第二高频电源64的第二高频。
在工序ST1a中,生成处理气体的等离子体,在从抗蚀剂掩模RM的开口MO露出的地方对防反射膜AL进行蚀刻。其结果,如图8所示那样,防反射膜AL的整个区域中的从抗蚀剂掩模RM的开口MO露出的部分被去除,在防反射膜AL形成开口MO1。
继工序ST1a之后,执行工序ST1b。在工序ST1b中,对有机层OL进行蚀刻。为此,在工序ST1b中,从气体源群40的多个气体源中的被选择的气体源向处理容器12内供给处理气体。在一例的工序ST1b中,向处理容器12内供给包含氧气和一氧化碳气体的处理气体,接着,向处理容器12内供给包含氢气和氮气的处理气体。在工序ST1b中,使排气装置50工作,将处理容器12内的压力设定为规定的压力。在工序ST1b中,从第一高频电源62向下部电极LE供给第一高频。
在工序ST1b中,生成处理气体的等离子体,在从开口MO1露出的地方对有机层OL进行蚀刻,还对抗蚀剂掩模RM进行蚀刻。其结果,如图9所示那样,有机层OL的整个区域中的从开口MO1露出的部分被去除,在有机层OL形成开口MO2。
此外,在本实施方式中,使用了具有由开口MO提供的图案的抗蚀剂掩模RM,但是如果要在有机层OL形成开口MO2的话,不限定于此。例如,也可以是通过有机层OL上所设置的具有图案的钨等金属掩模对有机层OL进行蚀刻之后去除钨等该金属掩模的方式。
继工序ST1b之后,执行工序ST1c。在工序ST1c中,对氧化膜OX和第二绝缘膜IS2进行蚀刻。为此,从气体源群40的多个气体源中的被选择的气体源向处理容器12内供给处理气体。在一例的工序ST1c中,向处理容器12内供给包含碳氟化合物气体的处理气体,接着,向处理容器12内供给包含氢氟碳化物气体、氮气以及氧气的处理气体。作为碳氟化合物气体,例如能够使用CF4气体和C4F8气体。作为氢氟碳化物气体,例如能够使用CH2F2气体。在工序ST1c中,使排气装置50工作,将处理容器12内的压力设定为规定的压力。在工序ST1c中,向下部电极LE供给来自第一高频电源62的第一高频和来自第二高频电源64的第二高频。
在工序ST1c中,生成处理气体的等离子体,对氧化膜OX和第二绝缘膜IS2进行蚀刻。第二绝缘膜IS2被蚀刻到第二绝缘膜IS2的膜厚方向的中途。在工序ST1c中,防反射膜AL也被蚀刻。其结果,如图10所示那样,氧化膜OX的整个区域和第二绝缘膜IS2的整个区域中的从开口MO2露出的部分被去除,在氧化膜OX形成开口,在第二绝缘膜IS2形成通孔VH1(第一通孔)。通孔VH1被设置于第二绝缘膜IS2中的从金属掩模MK的开口OP露出的地方的一部分(从开口OP露出的地方中的包含该地方的中央的部分)。在工序ST1c中,防反射膜AL被去除,有机层OL的膜厚减少一些。
继工序ST1c之后,执行工序ST1d。在工序ST1d中,有机层OL被去除。为此,从气体源群40的多个气体源中的被选择的气体源向处理容器12内供给处理气体。该处理气体能够包含二氧化碳气体。在工序ST1d中,使排气装置50工作,将处理容器12内的压力设定为规定的压力。在工序ST1d中,从第一高频电源62向下部电极LE供给第一高频。
在工序ST1d中,生成处理气体的等离子体,进行有机层OL的灰化。其结果,如图11所示那样,有机层OL被去除,金属掩模MK露出。工序ST1d的结果为,露出的晶圆W的表面FC包含露出的金属掩模MK的表面、氧化膜OX的表面、通孔VH1的侧面SF、底面BF。具有开口OP的金属掩模MK在氧化膜OX的表面提供开口TO。由此,形成由金属掩模MK的开口OP和氧化膜OX的表面的开口TO构成的沟槽TR1,并且成为在沟槽TR1的一部分设置有通孔VH1的形状。此外,在图11所示的结构中,金属掩模MK的开口OP具有比通孔VH1的宽度宽的宽度,但是不限于这样的情况。开口OP的宽度也能够是与通孔VH1的宽度相等的情况,还能够是比通孔VH1的宽度小的情况。在是开口OP比通孔VH1的宽度小的情况下,在执行工序ST1c时,与氧化膜OX和第二绝缘膜IS2被蚀刻同时地,金属掩模MK的一部分也被蚀刻,金属掩模MK的被蚀刻的部分的宽度与通孔VH1的宽度相等。
继工序ST1d之后,执行工序ST1e。在工序ST1e中,对第二绝缘膜IS2进行蚀刻。以下对工序ST1e进行详细说明。图6是表示图5所示的工序ST1e的详细内容的一例的流程图。如图6所示,工序ST1e包括序列SQ1、工序ST1ec。序列SQ1包括工序ST1ea(第一工序)、工序ST1eb(第二工序)。
在工序ST1e中,首先,执行工序ST1ea。在工序ST1ea中,如图12所示,在配置于等离子体处理装置10的处理容器12内的晶圆W的沟槽TR1与通孔VH1的侧面SF形成牺牲膜EX。在一个实施方式中,牺牲膜EX是氧化硅膜。另外,例如能够具有低介电常数的特性。在后述的ST1eb工序中,能够对牺牲膜EX以及氧化膜OX和第二绝缘膜IS2同时进行蚀刻,但是期望分别具有相同程度的蚀刻速率,因此期望牺牲膜EX为氧化膜OX或第二绝缘膜IS2中所包含的材质。另外,牺牲膜EX在ST1eb中被蚀刻去除,但是根据情况有可能作为残渣而残留,在该情况下,考虑到在后面的工序中成为第二绝缘膜IS2的一部分,从而成为绝缘膜的介电常数增加的原因。从该侧面进行研究也期望牺牲膜EX为氧化膜OX或第二绝缘膜IS2中所包含的材质。此外,在工序ST1ea中,牺牲膜EX被保形地形成。
对工序ST1ea的详细内容进行说明。图7是表示图6所示的工序ST1ea的详细内容的一例的流程图。作为主要的工序,图7所示的工序ST1ea具备:工序(序列SQ2),使用ALD(Atomic Layer Deposition:原子层沉积)方式来在包含通孔VH1的侧面SF的晶圆W的表面FC形成牺牲膜EX;以及工序(工序ST1ea6),对形成于晶圆W的表面FC的牺牲膜EX进行蚀刻(凹蚀),来使通孔VH1的底面BF露出。
更详细地说,如图7所示,工序ST1ea具备序列SQ2(第三工序)、工序ST1ea5、工序ST1ea6(第四工序)。序列SQ2具备工序ST1ea1、工序ST1ea2、工序ST1ea3、工序ST1ea4。在工序ST1ea中,执行一次以上的序列SQ2。在工序ST1ea1中,向处理容器12内导入含有硅的第一处理气体G1作为前体气体。在工序ST1ea1中,不生成第一处理气体G1的等离子体。第一处理气体G1为氨基硅烷类气体。在工序ST1ea1中,从气体源群40的多个气体源中的选择作为前体气体的气体源向处理容器12内供给氨基硅烷类气体的第一处理气体G1。在一个实施方式中,第一处理气体G1作为氨基硅烷类气体而能够使用单氨基硅烷(H3-Si-R(R为氨基))。
另外,氨基硅烷类气体能够包含能够具有1个~3个硅原子的氨基硅烷,能够包含具有1个~3个氨基的氨基硅烷。具有1个~3个硅原子的氨基硅烷能够是具有1个~3个氨基的甲硅烷、具有1个~3个氨基的乙硅烷、或者具有1个~3个氨基的丙硅烷。并且,上述的氨基硅烷能够具有可以被置换的氨基。氨基硅烷类气体能够是BTBAS(Bistertiarybutylaminosilane:双叔丁基氨基硅烷)、BDMAS(Bisdimethylaminosilane:双二甲基氨基硅烷)、BDEAS(Bisdiethylaminosilane:双二乙基氨基硅烷)、DMAS(dimethylaminosilane:二甲基氨基硅烷)、DEAS(diethylaminosilane:二乙基氨基硅烷)、DPAS(Dipropylaminosilane:二丙基氨基硅烷)、BAS(Butylaminosilane:丁基氨基硅烷)、BEMAS(Bisethylmethylaminosilane:双乙基甲基氨基硅烷)、或者TDMAS(Tridimethylaminosilane:三二甲基氨基硅烷)。另外,氨基硅烷类气体能够是具有烷基硅烷基的氨基硅烷类气体、即HDMS(hexamethyldisilazane:六甲基二硅氮烷)、DMSDMA(Dimethylsilyldimethylamine:二甲基硅烷基二甲基胺)、TMSDMA(Dimethilaminotrimethylsilane:二甲基氨基三甲基硅烷)、TMMAS(Trimethylmethylaminosilane:三甲基(甲氨基)硅烷)、TMICS(Trimethyl(isocyanato)silane:三甲基异氰酸基硅烷)、TMSA(Trimethylsilylacetylene:三甲基乙炔基硅)、或者TMSC(Trimethylsilylcyanide:三甲基氰硅烷)。作为前体气体,不限定于氨基硅烷类气体,也可以是以TEOS(Tetraethoxysilan:四乙氧基硅烷)为代表的硅醇盐类气体。另外,能够包含SiCl4、SiF4等卤化硅。在工序ST1ea1中,不生成第一处理气体G1的等离子体,但是不限定于此。
如图17的(a)部所示,第一处理气体G1的分子作为反应前体附着于晶圆W的表面FC。第一处理气体G1的分子通过基于化学键的化学吸附而附着于晶圆W的表面FC,不使用等离子体。通过第一处理气体G1的分子附着于晶圆W的表面FC,来如图17的(b)部所示那样在表面FC形成反应前体的层Ly1。层Lyl的材料包含第一处理气体G1的分子。
继工序ST1ea1之后,执行工序ST1ea2。在工序ST1ea2中,对处理容器12内的空间进行吹扫。具体地说,在工序ST1ea1中供给的第一处理气体G1被排出。在工序ST1ea2中,也可以将氮气等非活性气体作为吹扫气体向处理容器12供给。即,工序ST1ea2的吹扫可以是使非活性气体向处理容器12内流动的气体吹扫以及通过抽真空进行的吹扫中的任一种。在工序ST1ea2中,过多地附着于晶圆W上的分子也能够被去除。基于以上,反应前体的层Ly1成为极薄的单分子层。
继工序ST1ea2之后,执行工序ST1ea3。在工序ST1ea3中,在处理容器12内生成包含氧气的第二处理气体的等离子体P1。在工序ST1ea3中,从气体源群40的多个气体源中的所选择的气体源向处理容器12内供给包含氧气的第二处理气体。从第一高频电源62供给高频电力。在该情况下,也能够施加第二高频电源64的偏置电力。也能够不使用第一高频电源62而仅使用第二高频电源64来生成等离子体。通过使排气装置50进行动作,能够将处理容器12内的空间的压力设定为规定的压力。
通过执行上述的工序ST1ea1而附着于晶圆W的表面的分子(构成层Ly1的单分子层的分子)包含硅氢键。硅氢键键能低于硅氧键键能。因而,在工序ST1ea3中,如图17的(b)部所示,当生成包含氧气的第二处理气体的等离子体P1时,生成氧的活性种、例如氧自由基,构成层Lyl的单分子层的分子的氢被置换为氧,如图17的(c)部所示那样,作为氧化硅膜的层Ly2被形成为单分子层。
继工序ST1ea3之后,执行工序ST1ea4。在工序ST1ea4中,对处理容器12内的空间进行吹扫。具体地说,在工序ST1ea3中供给的第二处理气体被排出。在工序ST1ea4中,也可以将氮气等非活性气体作为吹扫气体向处理容器12供给。即,工序ST1ea4的吹扫可以是使非活性气体向处理容器12内流动的气体吹扫以及通过抽真空进行的吹扫中的任一种。
在以上说明的序列SQ2中,在工序ST1ea2中进行吹扫,在继工序ST1ea2之后的工序ST1ea3中,构成层Ly1的分子的氢被置换为氧。因而,与ALD法同样地,通过执行一次序列SQ2,能够将氧化硅膜的层Ly2以均一的膜厚保形地形成于晶圆W的表面FC。
继序列SQ2之后,执行工序ST1ea5。在工序ST1ea5中,判定是否结束序列SQ2的执行。具体地说,在工序ST1ea5中,判定序列SQ2的执行次数是否达到了规定次数。序列SQ2的执行次数的决定是决定要在晶圆W的表面FC上形成的牺牲膜EX的膜的厚度。即,利用通过执行一次序列SQ2而形成的氧化硅膜的膜厚与序列SQ2的执行次数之积,来实质地决定最终在晶圆W的表面FC上形成的牺牲膜EX的膜的厚度。因而,与在晶圆W的表面FC上形成的牺牲膜EX的期望厚度相应地设定序列SQ2的执行次数。
在工序ST1ea5中判定为序列SQ2的执行次数未达到规定次数的情况下(工序ST1ea5:否(NO)),再次重复执行序列SQ2。另一方面,在工序ST1ea5中判定为序列SQ2的执行次数达到了规定次数的情况下(工序ST1ea5:是(YES)),结束序列SQ2的执行,并执行工序ST1ea6。由此,如图12所示那样在晶圆W的表面FC形成氧化硅膜的牺牲膜EX。即,通过重复进行规定次数的序列SQ2,来将具有规定的膜厚的牺牲膜EX以均一的膜厚保形地形成于晶圆W的表面FC。
继工序ST1ea5:是之后,执行工序ST1ea6。在工序ST1ea6中,对牺牲膜EX进行蚀刻。通过工序ST1ea6,将牺牲膜EX中的除了覆盖通孔VH1的侧面SF的部分以外的牺牲膜EX去除。为了选择性地将牺牲膜EX中的除了覆盖通孔VH1的侧面SF的部分以外的牺牲膜EX进行去除,需要各向异性的蚀刻条件。因此,在工序ST1ea6中,从气体源群40的多个气体源中的所选择的气体源向处理容器12内供给包含碳氟化合物气体的处理气体。从第一高频电源62供给高频电力。从第二高频电源64供给高频偏置电力。通过使排气装置50进行动作,来将处理容器12内的空间的压力设定为规定的压力。由此,生成碳氟化合物气体的等离子体。所生成的等离子体中的包含氟的活性种通过高频偏置电力被向与晶圆W交叉的方向(更具体地说,与通孔VH1的底面BF大致垂直的方向,且与通孔VH1的侧面SF大致平行的方向)吸引,由此选择性地对牺牲膜EX中的除了覆盖沟槽TR的侧面SF的部分以外的牺牲膜EX进行蚀刻。其结果,如图13所示,选择性地将牺牲膜EX中的除了覆盖通孔VH1的侧面SF的部分以外的牺牲膜EX去除,从而牺牲膜EX中的覆盖通孔VH1的侧面SF的部分残留。
返回图6进行说明。继工序ST1ea之后,执行工序ST1eb。在工序ST1eb中,如图14所示,对牺牲膜EX、氧化膜OX以及第二绝缘膜IS2进行蚀刻,来在从通孔VH1的底面BF起更深的位置形成通孔VH2(第二通孔),并从沟槽TR1和通孔VH1去除牺牲膜EX。为此,从气体源群40的多个气体源中的被选择的气体源向处理容器12内供给处理气体。在一例的工序ST1eb中,向处理容器12内供给包含碳氟化合物气体的处理气体。作为碳氟化合物气体,例如能够使用CF4气体和C4F8气体。在工序ST1eb中,使排气装置50工作,将处理容器12内的压力设定为规定的压力。在工序ST1eb中,对下部电极LE供给来自第一高频电源62的第一高频和来自第二高频电源64的第二高频。
在工序ST1eb中,生成处理气体的等离子体,对牺牲膜EX、氧化膜OX以及第二绝缘膜IS2进行蚀刻。在工序ST1eb中,由金属掩模MK的开口OP和氧化膜OX的表面的开口TO构成的沟槽TR1被蚀刻成为更深的沟槽形状,并且牺牲膜EX全部被去除,第二绝缘膜IS2被蚀刻到第二绝缘膜IS2的膜厚方向的中途且比通孔VH1的深度深的位置。在工序ST1eb完成时,沟槽TR1的深度变得更深,并且通孔VH1通过蚀刻而消失。其结果,如图14所示那样成为如下的结构:从沟槽TR1形成具有开口OP的宽度的沟槽TR2,并且牺牲膜EX全部被去除(至少从通孔VH1去除牺牲膜EX),并且通孔VH1消失,新形成通孔VH2,在沟槽TR2的一部分设置有通孔VH2。
更具体地说明在工序ST1eb中用于从通孔VH1去除牺牲膜EX的条件。工序ST1eb的执行开始时的牺牲膜EX至少位于通孔VH1内,如图13所示那样仅附着于通孔VH1的侧面SF。该条件为下述的(i)且(ii)。
条件(i):工序ST1eb中的针对牺牲膜EX和第二绝缘膜IS2的蚀刻的执行时间为通孔VH1的深度(从通孔VH1的底面BF到通孔VH1的开口为止的通孔VH1的侧面SF的长度)除以牺牲膜EX的蚀刻速率得到的商的值以上。
条件(ii):牺牲膜EX的蚀刻速率与第二绝缘膜IS2的蚀刻速率为相同程度。
更具体地说明上述的条件(i)和条件(ii)。当将工序ST1eb中的针对牺牲膜EX和第二绝缘膜IS2的蚀刻的执行时间表示为ET[s]、将通孔VH1的深度(从通孔VH1的底面BF到通孔VH1的开口为止的通孔VH1的侧面SF的长度)的值表示为D[nm]、将牺牲膜EX的蚀刻速率的值表示为ER1[nm/s]、将第二绝缘膜IS2的蚀刻速率的值表示为ER2[nm/s]时,条件(i)等效为ET≥(D/ER1)[s],条件(ii)等效为ER1/ER2=1±Δ(Δ为微小值)。
在工序ST1eb中的针对牺牲膜EX和第二绝缘膜IS2的蚀刻的执行时间小于通孔VH1的深度(从通孔VH1的底面BF到通孔VH1的开口为止的通孔VH1的侧面SF的长度)除以牺牲膜EX的蚀刻速率得到的商的值的情况下(在ET<(D/ER1)[s]的情况下),通过工序ST1eb中的蚀刻,通孔VH1内的牺牲膜EX(附着于通孔VH1的侧面SF的牺牲膜EX)不会被完全去除,在通孔VH1的侧面SF残留牺牲膜EX。在该情况下,由于通孔VH1的侧面SF残留的牺牲膜EX而第二绝缘膜IS2的介电常数上升,因此,布线间的寄生电容也可能上升。
即使在工序ST1eb中的针对牺牲膜EX和第二绝缘膜IS2的蚀刻的执行时间为通孔VH1的深度(从通孔VH1的底面BF到通孔VH1的开口为止的沟槽TR的侧面SF的长度)除以牺牲膜EX的蚀刻速率得到的商的值以上的情况下(在ET≥(D/ER1)[s]的情况下),在牺牲膜EX的蚀刻速率相比于第二绝缘膜IS2的蚀刻速率而比较大时(在ER1/ER2>>1时),处于通孔VH1的侧面SF的牺牲膜EX在工序ST1eb的比较早的时间点被去除,因此通孔VH的截面形状不是所期望的形状,可能成为例如台阶状等复杂的(变形的)形状。
即使在工序ST1eb中的针对牺牲膜EX和第二绝缘膜IS2的蚀刻的执行时间为通孔VH1的深度(从通孔VH1的底面BF到沟槽TR的开口为止的通孔VH1的侧面SF的长度)除以牺牲膜EX的蚀刻速率得到的商的值以上的情况下(在ET≥(D/ER1)[s]的情况下),在第二绝缘膜IS2的蚀刻速率相比于牺牲膜EX的蚀刻速率而比较大时(ER1/ER2<<1时),难以通过工序ST1eb的蚀刻的执行来去除处于通孔VH1的侧面SF的牺牲膜EX,从而在工序ST1eb结束时,在通孔VH1的侧面SF也残留牺牲膜EX,因此通孔VH1的截面形状不是所期望的形状,可能成为例如形成有突起部等的复杂的(变形的)形状。
继工序ST1eb之后,执行工序ST1ec。在工序ST1ec中,判定是否结束包括工序ST1ea和工序ST1eb的序列SQ1,在再次进行序列SQ1的情况下(工序ST1ec;否),再次执行工序ST1ea和工序ST1eb,在结束序列SQ1的情况下(工序ST1ec;是),结束工序ST1e。即,在工序ST1e中,如图15所示,重复执行序列SQ1直到通孔VH到达防扩散膜DL为止。
在工序ST1e中仅执行一次序列SQ1的情况下,由于通过仅执行一次工序ST1eb形成通孔VH,因此需要在工序ST1ea的一次执行中形成的牺牲膜EX具有能够划定通孔VH的最终的宽度(到达防扩散膜DL的状态的通孔VH的宽度)的厚度。根据抗蚀剂掩模RM的开口MO的宽度和通孔VH的最终的宽度等各种尺寸,可能产生在工序ST1ea中形成的牺牲膜EX的厚度比较厚从而在第二绝缘膜IS2的蚀刻中使用的自由基的供给未到达通孔VH的底面而蚀刻停止的情况。与此相对地,在能够重复执行序列SQ1的方法MT中,即使在宽度比较宽的开口MO的情况下,也能够抑制在工序ST1ea的一次执行中形成的牺牲膜EX的厚度以不使蚀刻停止,并通过多次执行序列SQ1来使通孔VH朝向防扩散膜DL延伸并使通孔VH的宽度逐步地缩小,因此能够不使蚀刻停止地可靠地推进最终的宽度(到达防扩散膜DL的状态的通孔VH的宽度)的通孔VH的形成。
此外,在第二绝缘膜IS2的材料为具有细孔的多孔材的情况下,工序ST1ea能够在形成牺牲膜EX之前进行对位于在通孔VH1的表面(侧面SF和底面BF)露出的该多孔材的表层的该细孔进行封孔的处理。特别是如图7所示那样在使用ALD法执行工序ST1ea的情况下,在通孔VH1的表面形成反应前体的层Ly1时,反应前体被吸收到第二绝缘膜IS2的细孔的内部,从而第二绝缘膜IS2的介电常数可能上升。因此,优选为在形成反应前体的层Ly1之前,对第二绝缘膜IS2的表面(通孔VH1的表面)进行堵住第二绝缘膜IS2的细孔等的表面处理以能够抑制对反应前体的吸收。另外,在重复多次序列SQ1的情况下,如图14所示那样在沟槽TR2的侧壁部露出第二绝缘膜IS2的表面,在该情况下,也优选为在形成反应前体的层Ly1之前,对第二绝缘膜IS2的表面(通孔VH2和沟槽TR2的表面)进行堵住第二绝缘膜IS2的细孔等的表面处理以能够抑制对反应前体的吸收。因而,如图7所示,能够在序列SQ2之前具备进行第二绝缘膜IS2的表面处理(封孔处理)的工序ST1ea7。封孔处理的一例使用将有机硅化合物、有机溶剂用作处理气体的CVD法或ALD法。在该情况下,由于包含硅、有机物的材质被填充于细孔,因此能够堵住细孔。此外,被实施了封孔处理后的第二绝缘膜IS2的表层部分的介电常数稍微上升,因此期望在通过工序ST1e中的针对绝缘膜的蚀刻、具体地说工序ST1eb中的针对第二绝缘膜IS2和牺牲膜EX的蚀刻去除牺牲膜EX而再次露出进行了封孔处理的第二绝缘膜IS2的表层部分之后,通过热处理、湿法清洗等去除堵住了细孔的材料来再次形成细孔。
在工序ST1ea7中,例如能够将致密的电介质膜覆盖第二绝缘膜IS2的表面(沟槽TR的表面)。通过该电介质膜能够抑制对反应前体的吸收。另外,在工序ST1ea7中,例如能够在用He对第二绝缘膜IS2的表面(沟槽TR的表面)进行了处理之后,使用包含NH3和Ar的混合气体进行处理。通过该处理,在第二绝缘膜IS2的表面生成Si-N键、C-N键,因此能够封住第二绝缘膜IS2的表面的细孔。
当工序ST1e结束时,工序ST1也结束,因此继工序ST1之后,执行图1所示的工序ST2。返回图1进行说明。在工序ST2中,经由通过工序ST1形成的通孔VH对防扩散膜DL进行蚀刻直到到达布线层WL(特别是布线CW)为止。
在工序ST2中,对防扩散膜DL进行蚀刻直到布线CW露出为止,因此生成包含碳氟化合物气体和/或氢氟碳化物气体的处理气体的等离子体。为此,从气体源群40的多个气体源中的被选择的气体源向处理容器12内供给处理气体。该处理气体能够包含CF4气体、CHF3气体、C4F8气体、C4F6气体、CH2F2气体以及CH3F气体中的一种以上的气体。该处理气体能够包含稀有气体、氮气以及氧气。例如,该处理气体包含CF4气体和C4F8气体、Ar气体、氮气以及氧气。在工序ST2中,使排气装置50工作,将处理容器12内的压力设定为规定的压力。在工序ST2中,对下部电极LE供给来自第一高频电源62的第一高频和来自第二高频电源64的第二高频。
在工序ST2中,生成处理气体的等离子体,对防扩散膜DL进行蚀刻。其结果,如图16所示,通孔VH被延长至布线CW的表面。在执行工序ST2后,存在于布线CW的表面的铜改性为氟化铜。为了将该改性后的铜表面再次改质为铜金属,也可以在执行工序ST2后置于氢气等的等离子体处理中。另外,也可以通过湿法清洗去除改性为氟化铜的铜表面。继工序ST2之后,执行工序ST3。在工序ST3中,去除金属掩模MK,向沟槽TR和通孔VH填充Cu等金属。
根据上述的方法MT,在设置于第二绝缘膜IS2的沟槽和通孔VH1的侧面SF设置了牺牲膜EX之后(在工序ST1ea之后),在工序ST1eb中对第二绝缘膜IS2进行蚀刻,来在比通孔VH1的底面BF更深的位置形成通孔VH2。因而,在通过牺牲膜EX缩小了通孔VH1的孔径的状态下形成通孔VH2,因此能够形成微细的通孔VH。并且,在对第二绝缘膜IS2进行蚀刻时,沟槽和通孔VH1的侧面SF的牺牲膜EX(更详细地说,设置于沟槽的牺牲膜EX)也被去除,因此能够抑制由于牺牲膜EX引起的第二绝缘膜IS2的介电常数增加。并且,在工序ST1ea中保形地形成牺牲膜EX。在牺牲膜EX不保形的情况下,存在形成沟槽TR1的上部和通孔VH1的上部的膜厚与沟槽TR1的侧部、底部以及通孔VH1的侧部、底部相比变厚的所谓的悬垂形状的情况,在该情况下,预想到沟槽TR1和通孔VH1的横宽尺寸变得极小从而阻碍蚀刻,但是在工序ST1eb中,由于使用在工序ST1ea中保形地形成的牺牲膜EX,因此能够使用牺牲膜EX进行微细且精密的蚀刻加工。并且,在形成牺牲膜EX的工序ST1ea中,使用ALD方式保形地形成牺牲膜EX,因此能够使用牺牲膜EX进行更精密的蚀刻加工。并且,还考虑到牺牲膜EX具有低介电常数的特性的情况,但是即使使用这样的低介电常数的牺牲膜,在工序ST1eb中也能够进行第二绝缘膜IS2的蚀刻。并且,能够避免从工序ST1ea到工序ST1eb为止低介电常数的第二绝缘膜IS2在露出的状态下被暴露于大气中的情形。并且,由于工序ST1ea到工序ST1eb在单一的处理容器12内执行,因此能够可靠地避免低介电常数的第二绝缘膜IS2在露出的状态下被暴露于大气中的情形。
并且,在第二绝缘膜IS2的材料为具有细孔的多孔材的情况下,通过执行图7所示的工序ST1ea7来在形成牺牲膜EX之前对该细孔进行封孔,因此能够将由于在牺牲膜EX的形成中使用的材料(反应前体)在牺牲膜EX形成时被吸收到细孔的内部而使第二绝缘膜IS2的特性(特别是介电常数)发生变化的情形避免到最小限度。并且,由于能够抑制在工序ST1ea的一次执行中形成的牺牲膜EX的厚度以不使蚀刻停止,并通过多次执行序列SQ2来使通孔VH朝向防扩散膜DL延伸并使通孔VH的宽度逐步地缩小,因此能够不使蚀刻停止地可靠地推进最终的宽度(到达防扩散膜DL的状态的通孔VH的宽度)的通孔VH的形成。
在工序ST1eb中进行的针对牺牲膜EX和第二绝缘膜IS2的蚀刻的执行时间(ET[s])为沟槽TR的深度(D[nm])除以牺牲膜EX的蚀刻速率(ER1[nm/s])得到的商的值以上(ET≥(D/ER1)[s]),牺牲膜EX的蚀刻速率(ER1[nm/s])与绝缘膜的蚀刻速率(ER2[nm/s])为相同程度(ER1/ER2=1±Δ(Δ为微小值)。只要像这样调整在工序ST1eb中进行的蚀刻的执行时间(ET[s]),就能够在工序ST1eb的蚀刻中较佳地去除处于沟槽TR的侧面SF且具有与沟槽TR的深度(D[nm])对应的长度的牺牲膜EX。
以上,在优选的实施方式中图示说明了本发明的原理,但是本领域技术人员能够认识到,本发明能够不脱离那样的原理地在配置和详细内容上进行变更。本发明并不限定于本实施方式中所公开的特定结构。因而,针对源自于权利要求书及其思想和目的范围的所有修正和变更请求权利。
Claims (12)
1.一种对被处理体进行处理的方法,该被处理体具备具有布线的布线层、设置于该布线层上的防扩散膜、设置于该防扩散膜上的绝缘膜、设置于该绝缘膜上并提供开口的金属掩模,该绝缘膜具备设置于从该开口露出的地方的一部分的沟槽和设置于该沟槽的一部分的第一通孔,该方法具备:
第一工序,在所述被处理体的所述沟槽和所述第一通孔的侧面形成牺牲膜;以及
第二工序,对所述牺牲膜和所述绝缘膜进行蚀刻,来在比所述第一通孔的底面更深的位置形成第二通孔,并从该沟槽和该第一通孔去除该牺牲膜。
2.根据权利要求1所述的方法,其特征在于,
在第二工序完成时,所述沟槽的深度变得更深,并且所述第一通孔通过蚀刻而消失。
3.根据权利要求1或2所述的方法,其特征在于,
在所述第一工序中,保形地形成所述牺牲膜。
4.根据权利要求1~3中的任一项所述的方法,其特征在于,
所述第一工序具备:
第三工序,使用原子层沉积方式,在包含所述沟槽的侧面的所述被处理体的表面形成所述牺牲膜;以及
第四工序,对形成于所述被处理体的表面的所述牺牲膜进行蚀刻,来使所述沟槽的所述底面露出。
5.根据权利要求1~4中的任一项所述的方法,其特征在于,
所述绝缘膜是氧化硅膜、具有低介电常数的特性的含硅膜、或者氧化硅膜与具有低介电常数的特性的含硅膜层叠而成的膜。
6.根据权利要求1~5中的任一项所述的方法,其特征在于,
所述牺牲膜具有低介电常数的特性。
7.根据权利要求1~6中的任一项所述的方法,其特征在于,
所述牺牲膜为氧化硅膜。
8.根据权利要求1~7中的任一项所述的方法,其特征在于,
所述第一工序到所述第二工序在始终为真空的环境中执行。
9.根据权利要求1~8中的任一项所述的方法,其特征在于,
所述第一工序到所述第二工序在单一的处理容器内执行。
10.根据权利要求1~9中的任一项所述的方法,其特征在于,
在所述绝缘膜的材料为具有细孔的多孔材的情况下,在所述第一工序中,在形成所述牺牲膜之前,进行对位于在所述沟槽的表面露出的该多孔材的表层的该细孔进行封孔的处理。
11.根据权利要求1~10中的任一项所述的方法,其特征在于,
重复执行包括所述第一工序和所述第二工序的序列直到所述通孔到达所述防扩散膜为止。
12.根据权利要求1~11中的任一项所述的方法,其特征在于,
在所述第二工序中进行的针对所述牺牲膜和所述绝缘膜的蚀刻的执行时间为所述沟槽的深度除以该牺牲膜的蚀刻速率得到的商的值以上,该牺牲膜的蚀刻速率与该绝缘膜的蚀刻速率为相同程度。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017-150927 | 2017-08-03 | ||
JP2017150927A JP6877290B2 (ja) | 2017-08-03 | 2017-08-03 | 被処理体を処理する方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN109390274A true CN109390274A (zh) | 2019-02-26 |
CN109390274B CN109390274B (zh) | 2023-09-05 |
Family
ID=65229953
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201810877048.9A Active CN109390274B (zh) | 2017-08-03 | 2018-08-03 | 对被处理体进行处理的方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US10998223B2 (zh) |
JP (1) | JP6877290B2 (zh) |
KR (1) | KR102678853B1 (zh) |
CN (1) | CN109390274B (zh) |
TW (1) | TWI780185B (zh) |
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TW201721713A (zh) * | 2015-09-18 | 2017-06-16 | 東京威力科創股份有限公司 | 被處理體之處理方法 |
JP2017073535A (ja) * | 2015-10-06 | 2017-04-13 | 東京エレクトロン株式会社 | 被処理体を処理する方法 |
Also Published As
Publication number | Publication date |
---|---|
KR102678853B1 (ko) | 2024-06-26 |
KR20190015132A (ko) | 2019-02-13 |
US20190043753A1 (en) | 2019-02-07 |
TWI780185B (zh) | 2022-10-11 |
CN109390274B (zh) | 2023-09-05 |
JP2019029619A (ja) | 2019-02-21 |
JP6877290B2 (ja) | 2021-05-26 |
US10998223B2 (en) | 2021-05-04 |
TW201911415A (zh) | 2019-03-16 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |