KR102592854B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치 제조 방법은 하부 배선을 형성하고, 상기 하부 배선 상에 식각 방지막을 형성하고, 상기 하부 배선 및 상기 식각 방지막을 덮는 층간 절연막을 형성하고, 상기 층간 절연막에 상기 식각 방지막의 상면을 노출시키는 비아를 형성하되, 상기 비아는 하부와, 상기 하부 상에 위치하는 상부를 포함하고, 상기 비아 내부에 제1 필러를 형성하고, 상기 제1 필러를 에치 백(etch back)하여 제1 필러 패턴을 형성하고, 상기 비아 내부에, 상기 제1 필러 패턴 상에 제2 필러를 형성하고, 상기 제2 필러를 에치 백하여 제2 필러 패턴을 형성하고, 상기 층간 절연막을 식각하여 트렌치를 형성하되, 상기 트렌치는 상기 비아의 상부를 포함하고, 상기 트렌치를 형성하는 동안 상기 제1 및 제2 필러 패턴은 식각되어 잔여 필러 패턴을 형성하고, 상기 잔여 필러 패턴 및 상기 식각 방지막을 제거하고, 상기 비아의 하부 및 상기 트렌치 내에 상기 하부 배선과 전기적으로 연결되는 배선 구조체를 형성하는 것을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and Method for fabricating thereof}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체의 듀얼 다마신(dual damascene) 공정에서 상부 트렌치를 형성하기 위한 식각 공정이 하부 배선에 손상을 줄 수 있다. 이를 방지하기 위해서 비아 내부에 필러를 형성하는데 이러한 필러의 두께가 충분하지 못하면, 필러의 존재에도 불구하고 하부 배선이 손상될 수 있다.
따라서, 필러의 높이를 충분히 높여 하부 배선의 손상을 방지하여야 한다. 그러나, 1회 공정에 의해서 획득될 수 있는 필러의 두께는 반도체 공정 장비의 제한 조건 때문에 제한될 수 있다.
본 발명이 해결하려는 과제는, 동작 성능이 개선된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는, 동작 성능이 개선된 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은, 하부 배선을 형성하고, 상기 하부 배선 상에 식각 방지막을 형성하고, 상기 하부 배선 및 상기 식각 방지막을 덮는 층간 절연막을 형성하고, 상기 층간 절연막에 상기 식각 방지막의 상면을 노출시키는 비아를 형성하되, 상기 비아는 하부와, 상기 하부 상에 위치하는 상부를 포함하고, 상기 비아 내부에 제1 필러를 형성하고, 상기 제1 필러를 에치 백(etch back)하여 제1 필러 패턴을 형성하고, 상기 비아 내부에, 상기 제1 필러 패턴 상에 제2 필러를 형성하고, 상기 제2 필러를 에치 백하여 제2 필러 패턴을 형성하고, 상기 층간 절연막을 식각하여 트렌치를 형성하되, 상기 트렌치는 상기 비아의 상부를 포함하고, 상기 트렌치를 형성하는 동안 상기 제1 및 제2 필러 패턴은 식각되어 잔여 필러 패턴을 형성하고, 상기 잔여 필러 패턴 및 상기 식각 방지막을 제거하고, 상기 비아의 하부 및 상기 트렌치 내에 상기 하부 배선과 전기적으로 연결되는 배선 구조체를 형성하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 하부 배선을 형성하고, 상기 하부 배선을 덮는 층간 절연막을 형성하고, 상기 하부 배선 상의 상기 층간 절연막을 식각하여 비아를 형성하고, 상기 비아를 채우는 필러 패턴을 형성하고, 상기 층간 절연막을 식각하여 상기 비아와 연결되는 트렌치를 형성하되, 상기 트렌치가 형성될 때, 상기 필러 패턴의 일부가 식각되고, 상기 필러 패턴을 제거하고, 상기 하부 배선과 연결되는 배선 구조체를 상기 비아 및 상기 트렌치 내에 형성하는 것을 포함하되, 상기 비아의 측벽은 상기 트렌치의 바닥면과 접하는 손상 영역과, 상기 손상 영역 아래에 위치하는 비손상 영역을 포함하고, 상기 손상 영역의 탄소 함량은 상기 비손상 영역의 탄소 함량보다 작다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 층간 절연막 내에 서로 다른 깊이에 위치하는 제1 및 제2 하부 배선을 형성하고, 상기 층간 절연막을 식각하여 상기 제1 및 제2 하부 배선 상에 각각 수직 방향으로 제1 및 제2 비아를 형성하고, 상기 제1 및 제2 비아를 각각 채우는 제1 및 제2 필러 패턴을 형성하고, 상기 층간 절연막을 식각하여 상기 제1 비아 상에 상기 제1 비아와 연결되는 제1 트렌치와, 상기 제2 비아 상에 상기 제2 비아와 연결되는 제2 트렌치를 형성하고, 상기 제1 비아와 상기 제1 트렌치를 채우는 제1 배선 구조체와, 상기 제2 비아와 상기 제2 트렌치를 채우는 제2 배선 구조체를 형성하는 것을 포함하되, 상기 제1 필러 패턴을 형성하는 것은, n회 제1 필러를 형성하고, n회 상기 제1 필러를 에치 백을 수행하는 것을 포함하고, 상기 제2 필러 패턴을 형성하는 것은, n회 제2 필러를 형성하고, n회 상기 제2 필러를 에치 백을 수행하는 것을 포함하고, 상기 n은 2 이상의 자연수이다.
상기 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 하부 배선, 상기 하부 배선을 덮는 층간 절연막, 상기 층간 절연막 내에 상기 하부 배선의 상면을 노출시키는 비아, 상기 비아 상에 상기 비아와 연결되는 트렌치 및 상기 비아 및 트렌치를 채우는 배선 구조체를 포함하되, 상기 비아의 측벽은 상기 트렌치의 바닥면과 접하는 손상 영역과, 상기 손상 영역의 아래에 위치하는 비손상 영역을 포함하고, 상기 손상 영역의 탄소 함량은 상기 비손상 영역의 탄소 함량보다 작다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 3은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5 내지 도 19는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
도 20 내지 도 25는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
이하에서, 도 1을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해서 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 하부 층간 절연막(100), 제1 하부 트렌치(110), 제1 하부 배리어 패턴(120), 제1 하부 배선 패턴(130), 제1 식각 정지막(140), 상부 층간 절연막(150), 제1 비아(160), 트렌치(Tr), 제1 배선 구조체(500P), 제1 손상 영역(300) 및 비손상 영역(400)을 포함한다.
하부 층간 절연막(100)은 내부에 제1 하부 트렌치(110)를 포함할 수 있다. 하부 층간 절연막(100)은 제1 하부 트렌치(110) 내부에 형성되는 제1 하부 배선 패턴(130)을 다른 구성요소와 절연시키기 위한 구조일 수 있다.
도 1에서는 도시되지 않았지만, 하부 층간 절연막(100)은 하부에 다른 구성요소들이 형성될 수 있다. 이러한 구성요소들은 제1 하부 배선 패턴(130)과 전기적으로 연결되는 반도체 소자일 수 있다. 예를 들어, 상기 반도체 소자는 트랜지스터일 수 있으나, 이에 제한되는 것은 아니다.
하부 층간 절연막(100)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 하부 층간 절연막(100)이 저유전율 물질을 포함하는 경우 제1 하부 배선 패턴(130)과 다른 구성 요소 사이의 커플링 현상을 경감시킬 수 있다.
저유전율 물질은 예를 들어, 적당히 높은 탄소와 수소를 갖는 실리콘 산화물일 수 있고, SiCOH와 같은 물질일 수 있다. 한편, 탄소가 절연 물질에 포함됨으로써, 절연 물질의 유전 상수는 낮아진다. 나아가, 절연 물질의 유전 상수를 더 낮추기 위해, 절연 물질은 절연 물질 내에 가스가 채워지거나 공기가 채워진 캐비티와 같은 공극(pore)를 포함할 수 있다.
또한, 상기 저유전 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
하부 층간 절연막(100)은 예를 들어, 화학적 기상 증착법(Chemical Vapor Deposition), 스핀 코팅, PECVD(Plasma Enhanced CVD), HDP-CVD(High Density Plasma CVD) 등을 이용하여 형성될 수 있다.
제1 하부 트렌치(110)는 하부 층간 절연막(100) 내에 형성될 수 있다. 제1 하부 트렌치(110)는 하부 층간 절연막(100)이 식각되어 형성될 수 있다. 제1 하부 트렌치(110)는 제1 하부 배리어 패턴(120) 및 제1 하부 배선 패턴(130)이 채워지는 공간일 수 있다. 이에 따라서, 제1 하부 트렌치(110)는 제1 하부 배리어 패턴(120) 및 제1 하부 배선 패턴(130)이 연장되어야 하는 방향으로 연장될 수 있다.
제1 하부 배리어 패턴(120)은 제1 하부 트렌치(110)의 바닥면과 측면을 따라서 형성될 수 있다. 제1 하부 배리어 패턴(120)은 제1 하부 트렌치(110)의 일부를 채울 수 있다. 제1 하부 배리어 패턴(120)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐 질화물(WN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN) 등의 물질을 포함할 수 있다. 제1 하부 배리어 패턴(120)은 단층으로 도시되었으나, 복수개의 층을 포함할 수 있음은 물론이다.
제1 하부 배선 패턴(130)은 제1 하부 배리어 패턴(120) 상에 형성될 수 있다. 제1 하부 배선 패턴(130)은 제1 하부 트렌치(110)를 완전히 채울 수 있다. 따라서, 제1 하부 트렌치(110)는 제1 하부 배리어 패턴(120) 및 제1 하부 배선 패턴(130)에 의해서 완전히 채워질 수 있다.
제1 하부 배선 패턴(130)은 도전성 물질을 포함할 수 있다. 제1 하부 배선 패턴(130)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co) 및 이들의 조합을 포함할 수 있다.
제1 식각 정지막(140)은 제1 하부 배리어 패턴(120) 및 제1 하부 배선 패턴(130)의 노출된 상면 상에 형성될 수 있다. 제1 식각 정지막(140)은 하부 층간 절연막(100)의 상면에도 형성될 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 즉, 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제1 식각 정지막(140)은 제1 하부 배리어 패턴(120) 및 제1 하부 배선 패턴(130) 상에만 형성될 수도 있다.
제1 식각 정지막(140)은 제1 하부 배리어 패턴(120) 및 제1 하부 배선 패턴(130)을 보호하는 캡핑막의 역할을 할 수 있다. 제1 식각 정지막(140)은 예를 들어, 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN) 중의 적어도 하나를 포함할 수 있다. 제1 식각 정지막(140)은 예를 들어, 화학적 기상 증착법 또는 원자층 증착법 등을 이용하여 형성될 수 있다.
상부 층간 절연막(150)은 제1 식각 정지막(140) 상에 형성될 수 있다. 상부 층간 절연막(150)은 제1 식각 정지막(140)의 상면과 직접 접할 수 있다.
상부 층간 절연막(150)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, 적당히 높은 탄소와 수소를 갖는 실리콘 산화물일 수 있고, SiCOH와 같은 물질일 수 있다. 한편, 탄소가 절연 물질에 포함됨으로써, 절연 물질의 유전 상수는 낮아진다. 나아가, 절연 물질의 유전 상수를 더 낮추기 위해, 절연 물질은 절연 물질 내에 가스가 채워지거나 공기가 채워진 캐비티와 같은 공극(pore)를 포함할 수 있다.
또한, 상기 저유전 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
상부 층간 절연막(150)은 예를 들어, 화학적 기상 증착법(Chemical Vapor Deposition), 스핀 코팅, PECVD(Plasma Enhanced CVD), HDP-CVD(High Density Plasma CVD) 등을 이용하여 형성될 수 있다.
제1 비아(160)는 상부 층간 절연막(150) 내에 형성될 수 있다. 제1 비아(160)는 수직 방향으로 형성될 수 있다. 제1 비아(160)의 수평 단면은 예를 들어 원형일 수 있으나, 이에 제한되는 것은 아니다. 제1 비아(160)는 제1 식각 정지막(140) 내에도 형성될 수 있다. 제1 비아(160)는 즉, 상부 층간 절연막(150) 및 제1 식각 정지막(140)을 관통하여 제1 하부 배선 패턴(130)의 상면을 노출시킬 수 있다. 제1 비아(160)의 측벽은 상부 층간 절연막(150) 및 제1 식각 정지막(140)일 수 있다.
트렌치(Tr)는 제1 비아(160)의 상부와 연결될 수 있다. 트렌치(Tr)는 제1 비아(160)의 폭보다 넓은 폭을 가질 수 있다. 이에 따라서, 트렌치(Tr)의 바닥면 중 일부가 제1 비아(160)와의 관계에서 리세스된 형태로 존재할 수 있다. 즉, 도시된 바와 같이 트렌치(Tr)의 바닥면의 면적보다 더 작은 수평 면적의 제1 비아(160)가 트렌치(Tr)의 바닥면에 형성된 구조이다.
트렌치(Tr)는 배선 구조를 내부에 포함하기 위해서 형성되었으므로, 제1 비아(160)와 달리 수평 방향으로 연장되는 구조일 수 있다. 단, 이에 제한되는 것은 아니다.
제1 배선 구조체(500P)는 트렌치(Tr) 및 제1 비아(160)를 모두 채울 수 있다. 제1 배선 구조체(500P)는 제1 하부 배선 패턴(130)과 직접 접할 수 있다. 제1 배선 구조체(500P)는 제1 하부 배선 패턴(130)과 전기적으로 연결될 수 있다. 제1 배선 구조체(500P)는 배선 구조와 비아 구조가 일체로 형성된 구조일 수 있다. 이는 듀얼 다마신(dual damascene) 공정에 의해서 형성된 구조일 수 있다.
제1 배선 구조체(500P)는 제1 상부 배리어 패턴(510P) 및 제1 상부 배선 패턴(520P)을 포함할 수 있다. 제1 상부 배리어 패턴(510P)은 제1 비아(160)의 바닥면과 측벽을 따라 형성될 수 있다. 또한, 제1 상부 배리어 패턴(510P)은 트렌치(Tr)의 바닥면과 측벽을 따라서도 형성될 수 있다. 즉, 제1 상부 배리어 패턴(510P)은 트렌치(Tr) 및 제1 비아(160)의 내벽을 따라서 형성될 수 있다.
제1 상부 배리어 패턴(510P)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐 질화물(WN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN) 등의 물질을 포함할 수 있다. 제1 상부 배리어 패턴(510P)은 단층으로 도시되었으나, 복수개의 층을 포함할 수 있음은 물론이다.
제1 상부 배선 패턴(520P)은 제1 상부 배리어 패턴(510P) 상에 형성될 수 있다. 제1 상부 배선 패턴(520P)은 제1 비아(160) 및 트렌치(Tr)를 완전히 채울 수 있다. 따라서, 제1 비아(160) 및 트렌치(Tr)는 제1 상부 배리어 패턴(510P) 및 제1 상부 배선 패턴(520P)에 의해서 완전히 채워질 수 있다.
제1 상부 배선 패턴(520P)은 도전성 물질을 포함할 수 있다. 제1 상부 배선 패턴(520P)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co) 및 이들의 조합을 포함할 수 있다.
상부 층간 절연막(150)은 제1 비아(160)의 측벽을 따라서 형성되는 제1 손상 영역(300) 및 비손상 영역(400)을 포함할 수 있다. 제1 손상 영역(300)은 제1 비아(160)의 측벽에 형성되고, 비손상 영역(400) 상에 형성될 수 있다.
비손상 영역(400)은 상부 층간 절연막(150)의 다른 부분과 동일할 수 있다. 다만, 제1 비아(160)의 측벽에 따라 위치한 부분으로서 제1 손상 영역(300)과의 비교를 위해서 가상의 영역을 설정한 것이다.
제1 손상 영역(300)은 상부 층간 절연막(150)의 다른 부분 및 비손상 영역(400)보다 더 낮은 탄소 함량을 가질 수 있다. 즉, 상부 층간 절연막(150)은 에치 백(etch back) 공정에 의해서 노출된 표면이 손상되어 제1 손상 영역(300)을 포함할 수 있다. 상부 층간 절연막(150)은 에치 백 공정의 플라즈마 등에 의해서 손상되면 내부의 탄소 성분이 외부로 유출될 수 있다. 이에 따라서, 비손상 영역(400) 및 다른 상부 층간 절연막(150) 부분과 달리 제1 손상 영역은 낮아진 탄소 함량을 가질 수 있다.
제1 손상 영역(300)의 하부는 제1 하부 배선 패턴(130)의 상면을 기준으로 제1 높이(h1)에 위치할 수 있다. 즉, 제1 손상 영역(300)은 제1 높이(h1)에서 트렌치(Tr)의 바닥면까지 제1 비아(160)의 측벽을 따라 형성될 수 있다. 이에 대응하여, 비손상 영역(400)은 제1 높이(h1)에서 제1 식각 정지막(140)의 상면까지 제1 비아(160)의 측벽을 따라서 형성될 수 있다.
본 실시예에 따른 반도체 장치는 제1 비아(160) 및 트렌치(Tr)를 형성하는 공정에서 제1 하부 배선 패턴(130)의 손상을 방지하기 위해서 필러를 추가하는 공정을 수행할 수 있다. 필러 추가 공정에 대해서는 추후에 더 자세히 설명한다.
이러한 필러의 추가 공정에 의해서 제1 하부 배선 패턴(130)은 제1 비아(160) 및 트렌치(Tr)의 형성 공정에 의해서도 전혀 손상되지 않고, 단지 상부 층간 절연막(150)의 제1 손상 영역(300)만 손상될 수 있다. 제1 손상 영역(300)은 다른 구성요소와 연결된 부분이 아니므로, 반도체 장치의 신뢰성에 문제를 주지 않는다. 따라서, 본 실시예에 따른 반도체 장치는 제1 하부 배선 패턴(130)이 손상되지 않고, 제1 비아(160) 및 트렌치(Tr)가 형성될 수 있어 신뢰성 및 정밀성이 향상될 수 있다.
이하, 도 2를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 설명은 간략히 하거나 생략한다.
도 2는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2를 참조하면, 본 발명의 몇몇 실시예들에 따른 상부 층간 절연막(150)은 손상 영역(330)을 포함한다.
손상 영역(330)은 제1 손상 영역(300) 및 제2 손상 영역(310)을 포함한다. 제1 손상 영역(300)은 제1 비아(160)의 측벽을 따라서 제1 높이(h1) 내지 제2 높이(h2) 사이에 존재할 수 있다. 제2 손상 영역(310)은 제2 높이(h2) 및 트렌치(Tr)의 바닥면 사이에 제1 비아(160)의 측벽을 따라 형성될 수 있다. 즉, 제2 손상 영역(310)은 제1 손상 영역(300) 상에 위치할 수 있다.
제1 손상 영역(300)이 비손상 영역(400) 및 상부 층간 절연막(150)의 다른 부분보다 더 낮은 탄소 함량을 가지는 것과 유사하게, 제2 손상 영역(310)은 제1 손상 영역(300)보다 더 낮은 탄소 함량을 가질 수 있다.
즉, 상부 층간 절연막(150)의 탄소 함량은 비손상 영역(400), 제1 손상 영역(300) 및 제2 손상 영역(310)의 순서대로 낮아질 수 있다. 이 때, 비손상 영역(400)의 탄소 함량은 상부 층간 절연막(150)의 손상 영역(330)이 아닌 다른 부분과 동일할 수 있다.
본 실시예에 따른 반도체 장치는 2회 이상의 에치 백 공정에 의해서 손상 영역(330)이 제1 손상 영역(300)과 제2 손상 영역(310)의 2개의 영역을 포함할 수 있다. 즉, 2번의 에치 백 공정에 의해서 더 많은 손상을 받은 제2 손상 영역(310)은 제1 손상 영역(300)에 비해서 더 낮은 탄소 함량을 가질 수 있다.
본 실시예에 따른 반도체 장치는 2회 이상의 에치 백 공정을 통해서 제1 비아(160) 내부에 형성되는 필러의 높이를 높일 수 있다. 이에 대해서는 추후에 더 자세히 설명한다. 이에 따라서, 트렌치(Tr)의 형성 공정에서 제1 하부 배선 패턴(130)이 손상되지 않아 반도체 장치가 더 높은 신뢰성을 가질 수 있다.
이하, 도 3을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 설명은 간략히 하거나 생략한다.
도 3은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 3을 참조하면, 본 발명의 몇몇 실시예들에 따른 상부 층간 절연막(150)은 손상 영역(330)을 포함한다.
손상 영역(330)은 제1 손상 영역(300), 제2 손상 영역(310) 및 제3 손상 영역(320)을 포함한다. 제1 손상 영역(300)은 제1 비아(160)의 측벽을 따라서 제1 높이(h1) 내지 제2 높이(h2) 사이에 존재할 수 있다. 제2 손상 영역(310)은 제2 높이(h2) 내지 제3 높이(h3) 사이에 존재할 수 있다. 제3 손상 영역(320)은 제3 높이(h3) 및 트렌치(Tr)의 바닥면 사이에 제1 비아(160)의 측벽을 따라 형성될 수 있다. 즉, 제3 손상 영역(320)은 제2 손상 영역(310) 상에 위치할 수 있다.
제3 손상 영역(320)은 제2 손상 영역(310)보다 더 낮은 탄소 함량을 가질 수 있다. 즉, 상부 층간 절연막(150)의 탄소 함량은 비손상 영역(400), 제1 손상 영역(300), 제2 손상 영역(310) 및 제3 손상 영역(320)의 순서대로 낮아질 수 있다. 이 때, 비손상 영역(400)의 탄소 함량은 상부 층간 절연막(150)의 손상 영역(330)이 아닌 다른 부분과 동일할 수 있다.
본 실시예에 따른 반도체 장치는 3회 이상의 에치 백 공정에 의해서 손상 영역(330)이 제1 손상 영역(300)과 제2 손상 영역(310)과 제3 손상 영역(320)의 3개의 영역을 포함할 수 있다. 즉, 3번의 에치 백 공정에 의해서 더 많은 손상을 받은 제3 손상 영역(320)은 제2 손상 영역(310)에 비해서 더 낮은 탄소 함량을 가질 수 있다.
본 실시예에 따른 반도체 장치는 3회 이상의 에치 백 공정을 통해서 제1 비아(160) 내부에 형성되는 필러의 높이를 높일 수 있다. 이에 대해서는 추후에 더 자세히 설명한다. 이에 따라서, 트렌치(Tr)의 형성 공정에서 제1 하부 배선 패턴(130)이 손상되지 않아 반도체 장치가 더 높은 신뢰성을 가질 수 있다.
도 1 내지 도 3에서 설명하였듯이, 본 발명의 몇몇 실시예는 2회 이상의 에치 백 공정을 통해서 필러의 높이를 높이고, 이에 따라서, 손상 영역이 다양한 구조로 존재할 수 있다. 즉, 2회 에치 백 공정을 거친 경우 최대 2개의 손상 영역이 형성될 수 있고, 3회 에치 백 공정을 거친 경우 최대 3개의 손상 영역이 형성될 수 있다. 여기서, "2개" 및 "3개"는 서로 탄소 함량이 다른 손상 영역의 개수를 의미할 수 있다.
도 1 내지 도 3에서는 2개 및 3개의 손상 영역을 포함하는 반도체 장치를 설명하였지만, 에치 백 공정의 횟수에 따라서 손상 영역의 개수는 더 늘어날 수도 있다. 즉, n회의 에치 백 공정을 수행하면 최대 n개의 손상 영역이 형성될 수 있다. 여기서, n은 2 이상의 자연수일 수 있다.
이하, 도 4를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 설명은 간략히 하거나 생략한다.
도 4는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치의 하부 층간 절연막(100)은 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 제1 영역(R1)과 제2 영역(R2)은 서로 인접한 영역일 수도 있고, 서로 이격된 영역일 수도 있다. 제1 영역(R1)은 도 1의 반도체 장치와 유사한 구조를 가지고 있고, 제2 영역(R2)은 도 2의 반도체 장치와 유사한 구조를 가질 수 있다.
제1 영역(R1)에서는 제1 손상 영역(300)이 제1 영역(R1)의 제1 높이(h1a) 및 제1 트렌치(Tr1) 사이에 위치할 수 있다. 이 때, 제1 영역(R1)의 제1 높이(h1a)는 제1 수직 레벨(VL1)로 표시할 수 있다.
제1 트렌치(Tr1)의 바닥면의 높이는 제5 수직 레벨(VL5)로 표시할 수 있다. 제3 수직 레벨(VL3)은 공정 단계에서 제2 손상 영역이 형성되는 높이일 수 있으나, 제1 트렌치(Tr1)의 형성에 의해서 도 4의 제1 영역(R1)에서는 제2 손상 영역이 존재하지 않을 수 있다. 즉, 제5 수직 레벨(VL5)이 제3 수직 레벨(VL3)보다 낮음으로 해서 제1 영역(R1)에는 제1 손상 영역(300)만 존재할 수 있다.
제2 영역(R2)을 살펴보면, 하부 층간 절연막(100)에 제2 하부 트렌치(1110)가 형성되고, 제2 하부 트렌치(1110) 내에 제2 하부 배리어 패턴(1120) 및 제2 하부 배선 패턴(1130)이 형성될 수 있다.
제2 식각 정지막(1140)은 하부 층간 절연막(100)의 상면, 제2 하부 배리어 패턴(1120)의 상면 및 제2 하부 배선 패턴(1130)의 상면 상에 형성될 수 있다. 제2 식각 정지막(1140)의 상면의 높이는 제1 영역(R1)의 제1 식각 정지막(140)의 상면보다 더 낮게 형성될 수 있다.
상부 층간 절연막(150)은 제1 식각 정지막(140) 상에 형성되고, 상부 층간 절연막(150)을 식각하여 제2 비아(1160) 및 제2 트렌치(Tr2)가 형성된다. 이 때, 제2 비아(1160)는 제1 비아(160)보다 더 깊게 형성되어 제2 하부 배선 패턴(1130)의 상면의 일부를 노출시킬 수 있다. 단, 이 때 제2 트렌치(Tr2)의 형성 깊이는 제1 트렌치(Tr1)의 형성 깊이와 동일할 수 있다.
제2 배선 구조체(1500P)는 제2 비아(1160) 및 제2 트렌치(Tr2)를 채울 수 있다. 제2 배선 구조체(1500P)는 제2 상부 배리어 패턴(1510P) 및 제2 상부 배선 패턴(1520P)을 포함할 수 있다. 제2 상부 배리어 패턴(1510P)은 제2 비아(1160) 및 제2 트렌치(Tr2)의 바닥면 및 측면을 따라 형성될 수 있다. 제2 상부 배선 패턴(1520P)은 제2 비아(1160) 및 제2 트렌치(Tr2)의 내부를 완전히 채울 수 있다.
제2 영역(R2)의 손상 영역(1330)은 제2 영역(R2)의 제1 손상 영역(1300) 및 제2 영역(R2)의 제2 손상 영역(1310)을 포함할 수 있다.
제2 영역(R2)의 제1 손상 영역(1300)은 제2 영역(R2)의 제1 높이(h1b) 및 제2 높이(h2) 사이에 제2 비아(1160)의 측면을 따라서 형성될 수 있다. 제2 영역(R2)의 제2 손상 영역(1310)은 제2 영역(R2)의 제2 높이(h2b) 및 제2 트렌치(Tr2)의 바닥면 사이에 형성될 수 있다. 이 때, 제2 영역(R2)의 제1 높이(h1b)는 제2 수직 레벨(VL2)로 표현할 수 있고, 제2 영역(R2)의 제2 높이(h2b)는 제4 수직 레벨(VL4)로 표현할 수 있다.
제1 수직 레벨(VL1)은 제2 수직 레벨(VL2)보다 높고, 제3 수직 레벨(VL3)은 제4 수직 레벨(VL4)보다 높을 수 있다. 이는 제1 하부 배선 패턴(130) 및 제2 하부 배선 패턴(1130)의 높이 차이에 따른 당연한 결과일 수 있다.
제2 트렌치(Tr2)의 바닥면은 제1 트렌치(Tr1)의 바닥면과 동일하게 제5 수직 레벨(VL5)에 위치할 수 있다. 즉, 제1 트렌치(Tr1) 및 제2 트렌치(Tr2)를 형성하는 것은 동시에 진행되므로 서로 동일한 깊이만큼 형성될 수 있다.
제1 비아(160) 및 제2 비아(1160)의 깊이가 다르지만, 제1 트렌치(Tr1) 및 제2 트렌치(Tr2)의 깊이는 같으므로 이에 따라서, 제1 영역(R1)과 제2 영역(R2)에서 손상 영역에 대한 구조가 서로 다를 수 있다.
즉, 제1 영역(R1)에서는 제1 트렌치(Tr1)의 바닥면의 높이인 제5 수직 레벨(VL5)이 제2 손상 영역이 시작되는 제3 수직 레벨(VL3)보다 낮게 형성되어 제1 손상 영역(300)만이 존재할 수 있다.
이에 반해서, 제2 영역(R2)에서는 제2 트렌치(Tr2)의 바닥면의 높이인 제5 수직 레벨(VL5)이 제2 영역(R2)의 제2 손상 영역(1310)이 시작되는 제4 수직 레벨(VL4)보다 높게 형성되어 제2 영역(R2)의 제1 손상 영역(1300)뿐만 아니라, 제2 영역(R2)의 제2 손상 영역(1310)도 존재할 수 있다.
이하, 도 1 및 도 5 내지 도 19를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명한다. 상술한 실시예와 중복되는 설명은 간략히 하거나 생략한다.
도 5 내지 도 19는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다. 구체적으로, 도 16b는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법의 중간 단계 도면이고, 도 16c는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법의 중간 단계 도면이다.
먼저, 도 5를 참조하면, 하부 층간 절연막(100)을 형성한다.
하부 층간 절연막(100)은 하부에 다른 구성요소들이 형성될 수 있다. 하부 층간 절연막(100)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
이어서, 도 6을 참조하면, 제1 하부 트렌치(110), 제1 하부 배리어 패턴(120) 및 제1 하부 배선 패턴(130)을 형성한다.
제1 하부 트렌치(110)는 하부 층간 절연막(100)이 식각되어 형성될 수 있다. 제1 하부 배리어 패턴(120)은 제1 하부 트렌치(110)의 바닥면과 측면을 따라서 형성될 수 있다. 제1 하부 배리어 패턴(120)은 단층으로 도시되었으나, 복수개의 층을 포함할 수 있음은 물론이다.
제1 하부 배선 패턴(130)은 제1 하부 배리어 패턴(120) 상에 형성될 수 있다. 제1 하부 배선 패턴(130)은 제1 하부 트렌치(110)를 완전히 채울 수 있다.
이어서, 도 7을 참조하면, 제1 식각 정지막(140)을 형성한다.
제1 식각 정지막(140)은 제1 하부 배리어 패턴(120) 및 제1 하부 배선 패턴(130)의 노출된 상면 상에 형성될 수 있다. 제1 식각 정지막(140)은 하부 층간 절연막(100)의 상면에도 형성될 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 즉, 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제1 식각 정지막(140)은 제1 하부 배리어 패턴(120) 및 제1 하부 배선 패턴(130) 상에만 형성될 수도 있다.
제1 식각 정지막(140)은 예를 들어, 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN) 중의 적어도 하나를 포함할 수 있다. 제1 식각 정지막(140)은 예를 들어, 화학적 기상 증착법 또는 원자층 증착법 등을 이용하여 형성될 수 있다.
이어서, 도 8을 참조하면, 상부 층간 절연막(150)을 형성한다.
상부 층간 절연막(150)은 제1 식각 정지막(140) 상에 형성될 수 있다. 상부 층간 절연막(150)은 제1 식각 정지막(140)의 상면과 직접 접할 수 있다.
상부 층간 절연막(150)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, 적당히 높은 탄소와 수소를 갖는 실리콘 산화물일 수 있고, SiCOH와 같은 물질일 수 있다. 한편, 탄소가 절연 물질에 포함됨으로써, 절연 물질의 유전 상수는 낮아진다.
상부 층간 절연막(150)은 예를 들어, 화학적 기상 증착법(Chemical Vapor Deposition), 스핀 코팅, PECVD(Plasma Enhanced CVD), HDP-CVD(High Density Plasma CVD) 등을 이용하여 형성될 수 있다.
이어서, 도 9를 참조하면, 제1 비아(160)를 형성한다.
제1 비아(160)를 형성하기 전에 상부 층간 절연막(150) 상에 제1 반사 방지막(170) 및 제1 포토 레지스트(180)를 형성할 수 있다. 제1 반사 방지막(170)은 상부 층간 절연막(150)의 상면을 따라 형성될 수 있다. 제1 포토 레지스트(180)는 제1 반사 방지막(170)의 상면을 따라 형성할 수 있다.
제1 반사 방지막(170)은 노광 공정에서 반사를 방지하기 위해서 형성될 수 있다. 제1 반사 방지막(170)은 BARC(Bottom Anti-Reflective Coating)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 포토 레지스트(180)는 노광 공정에서 마스크 역할을 할 수 있다. 제1 포토 레지스트(180)는 빛을 조사하면 성질이 변하는 감광막일 수 있다.
제1 포토 레지스트(180)와 제1 반사 방지막(170)은 제1 비아(160)를 형성하기 위해서 패터닝될 수 있다. 이에 따라서, 제1 비아(160)가 형성되는 부분의 상부 층간 절연막(150)의 상면이 노출될 수 있다.
이어서, 노광 공정과 식각 공정을 통해서, 제1 비아(160)를 형성할 수 있다. 제1 비아(160)는 상부 층간 절연막(150)을 식각되되, 이방성 식각에 의해서 수직한 방향으로 연장되는 형상일 수 있다. 제1 비아(160)의 식각은 제1 식각 정지막(140)에 의해서 식각이 정지될 수 있다. 이에 따라서, 제1 식각 정지막(140)의 일부는 제거되고 일부는 남아있을 수 있다. 따라서, 제1 비아(160)의 바닥면은 제1 식각 정지막(140)일 수 있다.
이어서, 도 10을 참조하면, 제1 반사 방지막(170) 및 제1 포토 레지스트(180)를 제거할 수 있다.
이에 따라서, 상부 층간 절연막(150)의 상면은 노출될 수 있다.
이어서, 도 11을 참조하면, 제1 필러(190)를 형성한다.
제1 필러(190)는 제1 비아(160)의 내부에 형성될 수 있다. 제1 필러(190)는 제1 비아(160)의 일부를 채울 수 있다. 제1 필러(190)는 제1 높이(h1)만큼 제1 비아(160) 내부에 채워질 수 있다.
제2 반사 방지막(171)도 제1 필러(190)와 동시에 형성될 수 있다. 구체적으로, 제2 반사 방지막(171)과 제1 필러(190)는 동일한 물질을 포함할 수 있다. 즉, 제1 비아(160) 외부의 상부 층간 절연막(150)의 상면에 형성된 막은 제2 반사 방지막(171)이고, 제1 비아(160)의 내부에 형성된 막은 제1 필러(190)일 수 있다.
제1 필러(190) 및 제2 반사 방지막(171)은 모두 BARC를 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
이어서, 도 12를 참조하면, 제1 필러 패턴(190P)을 형성한다.
에치 백 공정을 통해서, 제1 비아(160) 외부의 제2 반사 방지막(171)은 제거될 수 있다. 또한, 제1 비아(160) 내부의 제1 필러(190)는 일부가 식각되어 제1 필러 패턴(190P)이 될 수 있다.
제1 필러 패턴(190P)은 제4 높이(h4)만큼 남아있을 수 있다. 제4 높이(h4)는 제1 높이(h1)보다 낮을 수 있다. 즉, 기존의 제1 높이(h1)까지 형성된 제1 필러(190)가 에치 백 공정을 통해서 일부가 식각되어 제4 높이(h4)의 제1 필러 패턴(190P)으로 변할 수 있다.
제1 비아(160)의 측벽은 에치 백 공정에 의해서 손상될 수 있다. 따라서, 제1 높이(h1) 이상의 미리 노출되었던 부분에는 제1 손상 영역(300)이 형성될 수 있다. 제1 손상 영역(300)의 아래에는 비손상 영역(400)이 존재할 수 있다. 비손상 영역(400)은 제1 비아(160)의 측벽과 인접한 영역 중 손상을 입지 않은 부분일 수 있다. 즉, 상부 층간 절연막(150)은 제1 손상 영역(300)을 제외한 나머지 부분은 모두 손상을 입지 않았고, 그 중 제1 비아(160)의 측벽에 인접한 부분을 비손상 영역(400)으로 정의할 수 있다.
제1 손상 영역(300)은 비손상 영역(400)에 비해서 탄소 함량이 낮을 수 있다. 이는 손상에 의해서 상부 층간 절연막(150) 내부에 있는 탄소가 빠져 나가기 때문이다.
이어서, 도 13을 참조하면, 제2 필러(200)를 형성한다.
제2 필러(200)는 제1 비아(160)의 내부에 형성될 수 있다. 제2 필러(200)는 제1 비아(160)의 일부를 채울 수 있다. 제2 필러(200)는 제1 필러 패턴(190P) 상에 형성될 수 있다. 제2 필러(200)는 제4 높이(h4) 내지 제2 높이(h2) 사이에서 제1 비아(160) 내부를 채울 수 있다.
제3 반사 방지막(172)도 제2 필러(200)와 동시에 형성될 수 있다. 구체적으로, 제3 반사 방지막(172)과 제2 필러(200)는 동일한 물질을 포함할 수 있다. 즉, 제1 비아(160) 외부의 상부 층간 절연막(150)의 상면에 형성된 막은 제3 반사 방지막(172)이고, 제1 비아(160)의 내부에 형성된 막은 제2 필러(200)일 수 있다. 즉, 제3 반사 방지막(172)과 제2 필러(200)는 같은 공정에 의해서 동시에 형성될 수 있다. 제2 필러(200) 및 제3 반사 방지막(172)은 모두 BARC를 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
이어서, 도 14를 참조하면, 제2 필러 패턴(200P)을 형성한다.
에치 백 공정을 통해서, 제1 비아(160) 외부의 제3 반사 방지막(172)은 제거될 수 있다. 또한, 제1 비아(160) 내부의 제2 필러(200)는 일부가 식각되어 제2 필러 패턴(200P)이 될 수 있다.
제2 필러 패턴(200P)은 제5 높이(h5)만큼 남아있을 수 있다. 제5 높이(h5)는 제2 높이(h2)보다 낮을 수 있다. 즉, 기존의 제2 높이(h2)까지 형성된 제2 필러(200)가 에치 백 공정을 통해서 일부가 식각되어 제5 높이(h5)의 제2 필러 패턴(200P)으로 변할 수 있다.
제1 비아(160)의 노출된 측벽은 에치 백 공정에 의해서 다시 손상될 수 있다. 따라서, 제2 높이(h2) 이상의 미리 노출되었던 부분에는 제2 손상 영역(310)이 형성될 수 있다. 제2 손상 영역(310)은 제1 손상 영역(300)이었다가 추가로 손상되어서 제2 손상 영역(310)이 될 수 있다.
제2 손상 영역(310)의 아래에는 제1 손상 영역(300)이 존재할 수 있다. 제2 손상 영역(310)은 제1 손상 영역(300)에 비해서 탄소 함량이 낮을 수 있다. 이는 추가 손상에 의해서 제1 손상 영역(300) 내부에 있는 탄소가 더 빠져 나가기 때문이다.
이어서, 도 15를 참조하면, 제3 필러(210)를 형성한다.
제3 필러(210)는 제1 비아(160)의 내부에 형성될 수 있다. 제3 필러(210)는 제1 비아(160)의 일부를 채울 수 있다. 제3 필러(210)는 제2 필러 패턴(200P) 상에 형성될 수 있다. 제3 필러(210)는 제5 높이(h5) 내지 제3 높이(h3) 사이에서 제1 비아(160) 내부를 채울 수 있다.
제4 반사 방지막(173)도 제3 필러(210)와 동시에 형성될 수 있다. 구체적으로, 제4 반사 방지막(173)과 제3 필러(210)는 동일한 물질을 포함할 수 있다. 즉, 제1 비아(160) 외부의 상부 층간 절연막(150)의 상면에 형성된 막은 제4 반사 방지막(173)이고, 제1 비아(160)의 내부에 형성된 막은 제3 필러(210)일 수 있다. 즉, 제4 반사 방지막(173)도 제3 필러(210)는 같은 공정에 의해서 동시에 형성될 수 있다. 제3 필러(210) 및 제4 반사 방지막(173)은 모두 BARC를 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
제4 반사 방지막(173)은 제1 비아(160)에 의해서 일부가 제3 필러(210)로 형성됨에 따라서 자연스럽게 서로 제1 폭(W1)만큼 서로 이격될 수 있다.
이어서, 제2 포토 레지스트(181)가 제4 반사 방지막(173) 상에 형성될 수 있다. 제2 포토 레지스트(181)는 패터닝되어 제2 폭(W2)만큼 서로 이격될 수 있다. 이 때, 제2 폭(W2)은 제1 폭(W1)보다 더 클 수 있다. 이는, 추후에 제2 포토 레지스트(181) 마스크로 제2 폭(W2)의 트렌치를 형성하기 위함이다. 제2 포토 레지스트(181)는 제1 두께(T1)를 가질 수 있다.
도 11 내지 도 15를 참조하면, 본 발명의 몇몇 실시예들에 다른 반도체 장치 제조 방법은 필러를 형성하고, 에치 백을 통해서 필러 패턴을 형성하는 과정을 반복하면서 필러 패턴의 높이를 높일 수 있다. 도 11 내지 도 15에서는 필러 형성 및 에치 백 공정을 3회 반복을 하였지만, 본 실시예가 이에 제한되는 것은 아니다. 즉, 필러 형성 및 에치 백 공정의 반복 횟수는 2회 이상이기만 하면 아무런 제한도 없다.
상기와 같은 필러 패턴의 높이를 높이는 것은 장비의 제한 조건과 반사 방지막의 형성 두께 등과 같은 다른 조건에 의해서 1회의 BARC 형성에 의해서 도달하기는 어렵다. 따라서, 본 실시예에 따른 반도체 장치 제조 방법은 2회 이상의 필러 형성 및 에치 백 공정을 통해서 필러 패턴의 높이를 높일 수 있다. 이를 통해서, 추후에 수행될 트렌치의 형성동안 제1 하부 배선 패턴(130)이 손상되지 않게 필러 패턴이 버텨줄 수 있다.
필러의 형성 및 에치 백 공정은 항상 반사 방지막의 형성을 동반할 수 있다. 마지막 차수의 필러의 형성 및 에치 백 공정의 경우에는 반사 방지막만을 형성하는 것이 아니라 도 15와 같이 포토 레지스트도 같이 형성할 수 있다. 이는, 추후에 형성할 트렌치의 마스크를 미리 만들어서 공정을 단순화시키기 위함이다. 이를 통해서, 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법의 비용을 최소화할 수 있다.
도 16a를 참조하면, 제3 필러 패턴(210P)을 형성한다.
에치 백 공정을 통해서, 제1 비아(160) 외부의 제4 반사 방지막(173)의 노출된 일부는 제거될 수 있다. 다만, 제2 포토 레지스트(181)에 의해서 덮힌 부분은 제거되지 않을 수 있다. 또한, 제1 비아(160) 내부의 제3 필러(210)는 일부가 식각되어 제3 필러 패턴(210P)이 될 수 있다.
제3 필러 패턴(210P)은 제6 높이(h6)만큼 남아있을 수 있다. 제6 높이(h6)는 제3 높이(h3)보다 낮을 수 있다. 즉, 기존의 제3 높이(h3)까지 형성된 제3 필러(210)가 에치 백 공정을 통해서 일부가 식각되어 제6 높이(h6)의 제3 필러 패턴(210P)으로 변할 수 있다.
제1 비아(160)의 노출된 측벽은 에치 백 공정에 의해서 다시 손상될 수 있다. 따라서, 제3 높이(h3) 이상의 미리 노출되었던 부분에는 제3 손상 영역(320)이 형성될 수 있다. 제3 손상 영역(320)은 제2 손상 영역(310)이었다가 추가로 손상되어서 제3 손상 영역(320)이 될 수 있다.
제3 손상 영역(320)의 아래에는 제2 손상 영역(310)이 존재할 수 있다. 제3 손상 영역(320)은 제2 손상 영역(310)에 비해서 탄소 함량이 낮을 수 있다. 이는 추가 손상에 의해서 제2 손상 영역(310) 내부에 있는 탄소가 더 빠져 나가기 때문이다.
제2 포토 레지스트(181)는 에치 백 공정에 의해서 제거되지는 않지만, 일부가 제거될 수 있다. 이에 따라서, 제2 포토 레지스트(181)는 제1 두께(T1)에서 제2 두께(T2)로 두께가 감소할 수 있다.
제1 필러 패턴(190P), 제2 필러 패턴(200P) 및 제3 필러 패턴(210P)은 필러 패턴(FP)에 포함될 수 있다. 제1 필러 패턴(190P), 제2 필러 패턴(200P) 및 제3 필러 패턴(210P)은 모두 동일한 물질을 포함할 수 있다.
제1 손상 영역(300), 제2 손상 영역(310) 및 제3 손상 영역(320)은 손상 영역(330)에 포함될 수 있다. 손상 영역(330)은 비손상 영역(400)에 비해서 더 낮은 탄소 함량을 가질 수 있다.
한편, 도 16b를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 일체화된 필러 패턴(FP)을 포함할 수 있다.
즉, 도 16a의 제1 필러 패턴(190P), 제2 필러 패턴(200P) 및 제3 필러 패턴(210P)은 모두 동일한 물질을 포함할 수 있으므로, 제1 필러 패턴(190P), 제2 필러 패턴(200P) 및 제3 필러 패턴(210P)의 계면이 구분되지 않을 수 있다. 따라서, 제1 필러 패턴(190P) 상에 제2 필러 패턴(200P)이 형성되고, 제2 필러 패턴(200P) 상에 제3 필러 패턴(210P)이 형성되는 공정은 필러 패턴(FP)의 높이를 더 높게 형성하는 공정으로 볼 수 있다.
또는, 도 16c를 참조하면, 제1 필러 패턴(190P), 제2 필러 패턴(200P) 및 제3 필러 패턴(210P)의 계면에 공극(G)이 형성될 수 있다. 공극(G)은 제1 필러 패턴(190P) 및 제2 필러 패턴(200P) 사이와, 제2 필러 패턴(200P) 및 제3 필러 패턴(210P)의 사이에 형성될 수 있다. 공극(G)은 제1 필러 패턴(190P), 제2 필러 패턴(200P) 및 제3 필러 패턴(210P)의 표면이 매끄럽지 못함에 따라서 형성될 수 있다.
이어서, 도 17을 참조하면, 트렌치(Tr)를 형성한다.
트렌치(Tr)는 제1 포토 레지스트(180) 및 제4 반사 방지막(173)을 마스크로 상부 층간 절연막(150)을 식각하여 형성할 수 있다. 트렌치(Tr)의 깊이는 제1 높이(h1)와 제2 높이(h2) 사이에 형성될 수 있다. 이에 따라서, 도 16a의 손상 영역(330) 중 제2 손상 영역(310) 및 제3 손상 영역(320)은 제거되고, 제1 손상 영역(300)만 남을 수 있다.
트렌치(Tr)는 제1 포토 레지스트(180)를 마스크로 하여 형성되므로, 제2 폭(W2)을 가질 수 있다. 이에 따라서, 제1 비아(160)보다 넓은 폭을 가질 수 있다. 트렌치(Tr)의 바닥면 중 일부는 제1 비아(160) 상에 평평하게 형성될 수 있다.
트렌치(Tr)가 식각되는 동안 도 16a의 필러 패턴(FP)은 식각되어 잔여 필러 패턴(RFP)이 될 수 있다. 잔여 필러 패턴(RFP)은 제7 높이(h7)만큼만 남아있을 수 있다. 잔여 필러 패턴(RFP)이 남아있음으로서 제1 하부 배선 패턴(130)은 트렌치(Tr)의 식각 공정에도 손상되지 않을 수 있다. 만일 도 16a의 필러 패턴(FP)의 높이가 충분하지 않으면, 제1 식각 정지막(140)이 남아있음에도 불구하고, 트렌치(Tr)의 식각 공정에 의해서 제1 하부 배선 패턴(130)이 손상될 수 있다.
이에 따라서, 반도체 장치 제조 방법에 의한 반도체 장치의 신뢰도가 저하될 수 있다. 따라서, 이를 방지하기 위해서 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법은 도 16a의 필러 패턴(FP)의 높이를 높게 형성하여 트렌치(Tr)의 식각 공정에도 잔여 필러 패턴(RFP)이 존재하도록 할 수 있다. 이를 통해서, 제1 하부 배선 패턴(130)의 손상을 방지하여 반도체 장치의 신뢰도를 높일 수 있다.
이어서, 도 18을 참조하면, 제2 포토 레지스트(181)와, 제4 반사 방지막(173)과, 잔여 필러 패턴(RFP)을 제거한다.
또한, 제1 식각 정지막(140)을 일부 제거한다. 제거된 제1 식각 정지막(140)의 일부는 제1 비아(160)의 바닥면을 이루는 부분일 수 있다. 이에 따라서, 제1 하부 배선 패턴(130)의 상면이 제1 비아(160)에 의해서 노출될 수 있다.
이어서, 도 19를 참조하면, 배선 구조막(500)을 형성한다.
배선 구조막(500)은 트렌치(Tr) 및 제1 비아(160)를 모두 채울 수 있다. 배선 구조막(500)은 제1 하부 배선 패턴(130)과 직접 접할 수 있다. 배선 구조막(500)은 제1 하부 배선 패턴(130)과 전기적으로 연결될 수 있다.
배선 구조막(500)는 배리어 막(510) 및 배선막(520)을 포함할 수 있다. 배리어 막(510)은 제1 비아(160)의 바닥면과 측벽을 따라 형성될 수 있다. 또한, 배리어 막(510)은 트렌치(Tr)의 바닥면과 측벽을 따라서도 형성될 수 있다. 나아가, 배리어 막(510)은 상부 층간 절연막(150)의 상면을 따라서도 형성될 수 있다.
배리어 막(510)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐 질화물(WN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN) 등의 물질을 포함할 수 있다.
배리어 막(510)은 단층으로 도시되었으나, 복수개의 층을 포함할 수도 있다.
배선막(520)은 배리어 막(510) 상에 형성될 수 있다. 배선막(520)은 제1 비아(160) 및 트렌치(Tr)를 완전히 채울 수 있다. 나아가, 배선막(520)은 상부 층간 절연막(150) 상에도 형성될 수 있다. 배선막(520)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co) 및 이들의 조합을 포함할 수 있다.
이어서, 도 1을 참조하면, 제1 배선 구조체(500P)를 형성한다.
도 19의 배선 구조막(500)은 화학 기계적 연마(Chemical Mechanical Polish, CMP)를 통해서 제1 배선 구조체(500P)가 될 수 있다. 제1 배선 구조체(500P)의 상면은 상부 층간 절연막(150)의 상면과 동일한 평면일 수 있다.
제1 배선 구조체(500P)는 제1 배선 구조체(500P)는 제1 상부 배리어 패턴(510P) 및 제1 상부 배선 패턴(520P)을 포함할 수 있다. 제1 상부 배리어 패턴(510P)은 제1 비아(160)의 바닥면과 측벽을 따라 형성될 수 있다. 또한, 제1 상부 배리어 패턴(510P)은 트렌치(Tr)의 바닥면과 측벽을 따라서도 형성될 수 있다. 즉, 제1 상부 배리어 패턴(510P)은 트렌치(Tr) 및 제1 비아(160)의 내벽을 따라서 형성될 수 있다.
제1 상부 배선 패턴(520P)은 제1 상부 배리어 패턴(510P) 상에 형성될 수 있다. 제1 상부 배선 패턴(520P)은 제1 비아(160) 및 트렌치(Tr)를 완전히 채울 수 있다. 따라서, 제1 비아(160) 및 트렌치(Tr)는 제1 상부 배리어 패턴(510P) 및 제1 상부 배선 패턴(520P)에 의해서 완전히 채워질 수 있다.
이하, 도 4 및 도 20 내지 도 25를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명한다. 상술한 실시예와 중복되는 설명은 간략히 하거나 생략한다.
도 20 내지 도 25는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
먼저, 도 20을 참조하면, 제1 비아(160) 및 제2 비아(1160)를 형성한다.
상부 층간 절연막(150)은 제1 영역(R1)과 제2 영역(R2)에 각각 서로 다른 깊이의 구조를 가질 수 있다. 구체적으로, 제1 영역(R1)에서는 제1 하부 트렌치(110)에 제1 하부 배리어 패턴(120)과 제1 하부 배선 패턴(130)이 형성될 수 있다. 제1 식각 정지막(140)은 제1 하부 배리어 패턴(120) 및 제1 하부 배선 패턴(130) 상에 형성될 수 있다.
제2 영역(R2)에서는 제2 하부 트렌치(1110)에 제2 하부 배리어 패턴(1120)과 제2 하부 배선 패턴(1130)이 형성될 수 있다. 제2 식각 정지막(1140)은 제2 하부 배리어 패턴(1120) 및 제2 하부 배선 패턴(1130) 상에 형성된다.
제1 하부 배선 패턴(130) 및 제2 하부 배선 패턴(1130)은 서로 다른 높이에 배치될 수 있다. 구체적으로, 제1 하부 배선 패턴(130)은 제2 하부 배선 패턴(1130)보다 높게 형성될 수 있다.
상부 층간 절연막(150)은 제1 영역(R1) 및 제2 영역(R2) 상에 형성될 수 있다.
제1 비아(160)는 제1 영역(R1)에서 상부 층간 절연막(150) 및 제1 식각 정지막(140)의 일부를 식각하여 형성될 수 있다. 제2 비아(1160)는 제2 영역(R2)에서 상부 층간 절연막(150) 및 제2 식각 정지막(1140)의 일부를 식각하여 형성될 수 있다. 제2 비아(1160)는 제1 비아(160)보다 깊게 형성될 수 있다.
이어서, 도 21을 참조하면, 제1 필러(190) 및 제2 필러(200)를 형성한다.
제1 비아(160)에는 제1 필러(190)가 제1 영역(R1)의 제1 높이(h1a)만큼 형성될 수 있다. 이 때, 제1 영역(R1)의 제1 높이(h1a)는 제1 수직 레벨(VL1)로 정의될 수 있다. 제2 비아(1160)에는 제2 필러(200)가 제2 영역(R2)의 제1 높이(h1b)만큼 형성될 수 있다. 이 때, 제2 영역(R2)의 제1 높이(h1b)는 제2 수직 레벨(VL2)로 정의될 수 있다. 제2 수직 레벨(VL2)은 제1 수직 레벨(VL1)보다 낮을 수 있다.
또한, 상부 층간 절연막(150)의 상면 상에 제1 영역(R1)의 제2 반사 방지막(171) 및 제2 영역(R2)의 제2 반사 방지막(1171)이 같이 형성될 수 있다. 제1 영역(R1)의 제2 반사 방지막(171) 및 제2 영역(R2)의 제2 반사 방지막(1171)은 제1 필러(190) 및 제2 필러(200)와 동일한 물질을 포함할 수 있다.
이어서, 도 22를 참조하면, 에치 백을 통해서 제1 영역(R1)의 제1 필러 패턴(190P) 및 제2 영역(R2)의 제1 필러 패턴(1)을 형성한다.
제1 영역(R1)의 제1 필러 패턴(190P)은 제1 영역(R1)의 제3 높이(h3a)만큼 남아있을 수 있다. 제2 영역(R2)의 제1 필러 패턴(1)은 제2 영역(R2)의 제3 높이(h3b)만큼 남아있을 수 있다. 에치 백 공정에 의해서, 제1 비아(160)의 측벽은 제1 손상 영역(300)을 포함할 수 있다. 제2 비아(1160)의 측벽도 제2 영역(R2)의 제1 손상 영역(1300)을 포함할 수 있다. 또한, 제1 비아(160)의 측벽은 제1 영역(R1)의 비손상 영역(400)을 포함하고, 제2 비아(1160)의 측벽은 제2 영역(R2)의 비손상 영역(1400)도 포함한다.
제1 영역(R1)의 제1 손상 영역(300)과 제2 영역(R2)의 제1 손상 영역(1300)은 제1 영역(R1)의 비손상 영역(400)과 제2 영역(R2)의 비손상 영역(1400)보다 탄소 함량이 낮을 수 있다.
이어서, 도 23을 참조하면, 제1 영역(R1)의 제2 필러(200)와 제2 영역(R2)의 제2 필러(1200)를 형성한다.
제1 영역(R1)의 제2 필러(200)는 제1 영역(R1)의 제2 높이(h2a)로 형성되고, 제2 영역(R2)의 제2 필러(1200)는 제2 영역(R2)의 제2 높이(h2b)로 형성될 수 있다. 제1 영역(R1)의 제2 높이(h2a)는 제3 수직 레벨(VL3)로 표현될 수 있고, 제2 영역(R2)의 제2 높이(h2b)는 제4 수직 레벨(VL4)로 표현될 수 있다.
이 때, 제1 영역(R1)의 제3 반사 방지막(172)과 제2 영역(R2)의 제3 반사 방지막(1172)도 같이 형성될 수 있다. 또한, 제1 영역(R1)의 제2 포토 레지스트(181)와 제2 영역(R2)의 제2 포토 레지스트(1181)도 같이 형성될 수 있다.
이어서, 도 24를 참조하면, 에치 백을 통해서 제1 영역(R1)의 제2 필러 패턴(200P)과 제2 영역(R2)의 제2 필러 패턴(1200P)을 형성한다.
제1 영역(R1)의 제2 필러 패턴(200P)은 제1 영역(R1)의 제4 높이(h4a)만큼 남아있을 수 있다. 제2 영역(R2)의 제2 필러 패턴(1200P)은 제2 영역(R2)의 제4 높이(h4b)만큼 남아있을 수 있다. 에치 백 공정에 의해서, 제1 비아(160)의 측벽은 제2 손상 영역(310)을 포함할 수 있다. 제2 비아(1160)의 측벽도 제2 영역(R2)의 제2 손상 영역(1310)을 포함할 수 있다.
제1 영역(R1)의 제2 손상 영역(310)과 제2 영역(R2)의 제2 손상 영역(1310)은 제1 영역(R1)의 제1 손상 영역(300)과 제2 영역(R2)의 제1 손상 영역(1300)보다 탄소 함량이 낮을 수 있다.
이어서, 도 25를 참조하면, 제1 트렌치(Tr1) 및 제2 트렌치(Tr2)를 형성한다.
제1 트렌치(Tr1)는 제1 영역(R1)의 제2 포토 레지스트(181)를 마스크로 형성되고, 제2 트렌치(Tr2)는 제2 영역(R2)의 제2 포토 레지스트(181)를 마스크로 형성될 수 있다. 제1 트렌치(Tr1) 및 제2 트렌치(Tr2)의 바닥면은 제5 수직 레벨(VL5)로 표현될 수 있다. 즉, 제1 트렌치(Tr1) 및 제2 트렌치(Tr2)는 서로 동일한 수직 레벨로 형성될 수 있다.
제5 수직 레벨(VL5)은 제3 수직 레벨(VL3)보다 낮고, 제4 수직 레벨(VL4)보다 높을 수 있다. 이에 따라서, 제1 영역(R1)의 제2 손상 영역은 제거되지만, 제2 영역(R2)의 제2 손상 영역(1310)은 일부가 남아있을 수 있다. 이는 제1 영역(R1)과 제2 영역(R2)의 구성 요소들의 깊이가 서로 다름에 기인할 수 있다.
제1 트렌치(Tr1) 및 제2 트렌치(Tr2)가 형성되면서 제1 잔여 필러 패턴(RFP1) 및 제2 잔여 필러 패턴(RFP2)이 형성될 수 있다. 제1 잔여 필러 패턴(RFP1) 및 제2 잔여 필러 패턴(RFP2)이 완전히 제거되지 않음으로서 제1 하부 배선 패턴(130) 및 제2 하부 배선 패턴(1130)이 각각 손상되지 않을 수 있다.
이어서, 도 4를 참조하면, 제1 배선 구조체(500P) 및 제2 배선 구조체(1500P)를 형성한다.
우선, 제1 잔여 필러 패턴(RFP1) 및 제2 잔여 필러 패턴(RFP2)을 제거하고, 제1 식각 정지막(140) 및 제2 식각 정지막(1140)을 제거하여 제1 하부 배선 패턴(130) 및 제2 하부 배선 패턴(1130)의 상면이 노출될 수 있다.
이어서, 제1 영역(R1)에서는 제1 배선 구조체(500P)가 제1 하부 배선 패턴(130)과 전기적으로 연결되도록 형성될 수 있다. 제1 배선 구조체(500P)는 제1 비아(160) 및 제1 트렌치(Tr1)를 완전히 채울 수 있다.
제1 배선 구조체(500P)는 제1 상부 배리어 패턴(510P) 및 제1 상부 배선 패턴(520P)을 포함할 수 있다. 제1 상부 배리어 패턴(510P)은 제1 비아(160) 및 제1 트렌치(Tr1)의 내벽을 따라 형성되고, 제1 상부 배선 패턴(520P)은 제1 상부 배리어 패턴(510P) 상에 형성될 수 있다.
제2 영역(R2)에서는 제2 배선 구조체(1500P)가 제2 하부 배선 패턴(1130)과 전기적으로 연결되도록 형성될 수 있다. 제2 배선 구조체(1500P)는 제2 비아(1160) 및 제2 트렌치(Tr2)를 완전히 채울 수 있다.
제2 배선 구조체(1500P)는 제2 상부 배리어 패턴(1510P) 및 제2 상부 배선 패턴(1520P)을 포함할 수 있다. 제2 상부 배리어 패턴(1510P)은 제2 비아(1160) 및 제2 트렌치(Tr2)의 내벽을 따라 형성되고, 제2 상부 배선 패턴(1520P)은 제2 상부 배리어 패턴(1510P) 상에 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 하부 층간 절연막
160: 제1 비아
T: 트렌치
300: 제1 손상 영역

Claims (10)

  1. 하부 배선을 형성하고,
    상기 하부 배선 상에 식각 방지막을 형성하고,
    상기 하부 배선 및 상기 식각 방지막을 덮는 층간 절연막을 형성하고,
    상기 층간 절연막에 상기 식각 방지막의 상면을 노출시키는 비아를 형성하되, 상기 비아는 하부와, 상기 하부 상에 위치하는 상부를 포함하고,
    상기 비아 내부에 제1 필러를 형성하고,
    상기 제1 필러를 에치 백(etch back)하여 제1 필러 패턴을 형성하고,
    상기 제1 필러는 상기 비아를 부분적으로 채우고,
    상기 비아 내부에, 상기 제1 필러 패턴 상에 제2 필러를 형성하고,
    상기 제2 필러를 에치 백하여 제2 필러 패턴을 형성하고,
    상기 제1 필러 패턴 및 상기 제2 필러는 함께 상기 비아를 부분적으로 채우고,
    상기 층간 절연막을 식각하여 트렌치를 형성하되, 상기 트렌치는 상기 비아의 상부를 포함하고, 상기 트렌치를 형성하는 동안 상기 제1 및 제2 필러 패턴은 식각되어 잔여 필러 패턴을 형성하고,
    상기 잔여 필러 패턴 및 상기 식각 방지막을 제거하고,
    상기 비아의 하부 및 상기 트렌치 내에 상기 하부 배선과 전기적으로 연결되는 배선 구조체를 형성하는 것을 포함하는 반도체 장치 제조 방법.
  2. 제1 항에 있어서,
    상기 비아 내부에, 상기 제2 필러 패턴 상에 제3 필러를 형성하고,
    상기 제3 필러를 에치 백하여 제3 필러 패턴을 형성하고,
    상기 제1 내지 제3 필러 패턴은 식각되어 잔여 필러 패턴을 형성하는 것을 포함하는 반도체 장치 제조 방법.
  3. 제1 항에 있어서,
    상기 제1 및 제2 필러는 동일한 물질을 포함하는 반도체 장치 제조 방법.
  4. 제3 항에 있어서, 상기 제1 및 제2 필러는 BARC(bottom anti-reflective coating)를 포함하는 반도체 장치 제조 방법.
  5. 제1 항에 있어서,
    상기 비아는 상기 제1 필러가 채워지는 제1 부분과,
    상기 제1 필러가 채워지지 않는 제2 부분을 포함하고,
    상기 제1 부분은 제1 높이까지 형성되고,
    상기 제1 필러가 에치 백될 때, 상기 제2 부분의 측벽을 따라 상기 층간 절연막 내에 제1 손상 영역을 형성하고,
    상기 제1 높이 이상에 상기 제1 손상 영역이 위치하는 것을 포함하는 반도체 장치 제조 방법.
  6. 제5 항에 있어서,
    상기 층간 절연막은 제1 손상 영역과, 상기 제1 손상 영역과 접하는 제1 비손상 영역을 포함하고,
    상기 제1 손상 영역의 탄소 함량은 상기 제1 비손상 영역의 탄소 함량보다 작은 반도체 장치 제조 방법.
  7. 제5 항에 있어서,
    상기 비아는 상기 제2 필러가 채워지는 제3 부분과,
    상기 제2 필러가 채워지지 않는 제4 부분을 포함하고,
    상기 제2 부분은 제2 높이까지 형성되고,
    상기 제3 부분은 상기 제2 높이 내지 제3 높이 사이에서 형성되고,
    상기 제3 부분은 상기 제1 부분 내에 포함되고,
    상기 제2 필러가 에치 백될 때, 상기 제4 부분의 측벽을 따라 상기 층간 절연막 내에 제2 손상 영역을 형성하고,
    상기 제3 높이 이상에 상기 제2 손상 영역이 위치하는 것을 포함하는 반도체 장치 제조 방법.
  8. 제1 항에 있어서,
    상기 제1 필러를 형성하는 것은,
    상기 제1 필러와, 상기 층간 절연막 상에 제1 반사 방지막을 동시에 형성하는 것을 포함하는 반도체 장치 제조 방법.
  9. 하부 배선을 형성하고,
    상기 하부 배선을 덮는 층간 절연막을 형성하고,
    상기 하부 배선 상의 상기 층간 절연막을 식각하여 비아를 형성하고,
    상기 비아를 채우는 필러 패턴을 형성하고,
    상기 층간 절연막을 식각하여 상기 비아와 연결되는 트렌치를 형성하되, 상기 트렌치가 형성될 때, 상기 필러 패턴의 일부가 식각되고,
    상기 필러 패턴을 제거하고,
    상기 하부 배선과 연결되는 배선 구조체를 상기 비아 및 상기 트렌치 내에 형성하는 것을 포함하되,
    상기 비아의 측벽은 상기 트렌치의 바닥면과 접하는 손상 영역과, 상기 손상 영역 아래에 위치하는 비손상 영역을 포함하고,
    상기 손상 영역의 탄소 함량은 상기 비손상 영역의 탄소 함량보다 작고,
    상기 손상 영역은 제1 손상 영역과,
    상기 제1 손상 영역보다 위에 위치하는 제2 손상 영역을 포함하고,
    상기 제1 손상 영역의 탄소 함량은 상기 제2 손상 영역의 탄소 함량보다 큰 반도체 장치 제조 방법.
  10. 삭제
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