KR20140011908A - 하이브리드 상호접속 스킴 및 그 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 44
- 229910052751 metal Inorganic materials 0.000 claims abstract description 78
- 239000002184 metal Substances 0.000 claims abstract description 78
- 229910052782 aluminium Inorganic materials 0.000 claims description 53
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 53
- 230000004888 barrier function Effects 0.000 claims description 50
- 230000008569 process Effects 0.000 claims description 30
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 29
- 229910052802 copper Inorganic materials 0.000 claims description 29
- 239000010949 copper Substances 0.000 claims description 29
- 239000000463 material Substances 0.000 claims description 17
- 230000009977 dual effect Effects 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 8
- 239000000126 substance Substances 0.000 claims description 2
- 238000005498 polishing Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 145
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000000277 atomic layer chemical vapour deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 239000005360 phosphosilicate glass Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910016570 AlCu Inorganic materials 0.000 description 1
- 229910017107 AlOx Inorganic materials 0.000 description 1
- 101100153586 Caenorhabditis elegans top-1 gene Proteins 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 101100370075 Mus musculus Top1 gene Proteins 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 239000003361 porogen Substances 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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Abstract
디바이스는 제1 로우-k 유전체층, 및 제1 로우-k 유전체층 내의 구리-함유 비아를 포함한다. 디바이스는 제1 로우-k 유전체층 상의 제2 로우-k 유전체층과, 구리-함유 비아 상에서 구리-함유 비아에 전기적으로 연결된 알루미늄-함유 메탈 라인을 더 포함한다. 알루미늄-함유 메탈 라인은 제2 로우-k 유전체층 내에 있다.
Description
현대의 집적 회로는 반도체 기판 상에 형성되는 트랜지스터, 커패시터, 및 다른 디바이스들로 이루어진다. 기판 상에서, 이러한 디바이스들은 처음에는 서로 절연되어 있지만, 기능 회로를 형성하기 위해 나중에는 함께 상호접속된다. 통상적인 상호접속 구조는 메탈 라인(와이어링) 등의 수평 상호접속 및 비아와 콘택트 등의 수직 상호접속을 포함한다. 상호접속 구조의 품질은 제조된 회로의 성능 및 신뢰성에 영향을 준다. 상호접속이 점점 더 현대 집적 회로의 성능 및 밀도의 한계를 결정하고 있다.
상호접속 구조는 텅스텐 플러그(plug) 및 알루미늄 라인을 포함할 수 있다. 또한, 집적 회로의 더 새로운 세대에서는, 듀얼 다마신 프로세스를 사용하여 형성된 비아 및 구리 라인을 포함하는 듀얼 다마신 구조가 상호접속 구조를 형성하기 위해 사용된다.
디바이스는 제1 로우-k 유전체층, 및 제1 로우-k 유전체층 내의 구리-함유 비아를 포함한다. 디바이스는 제1 로우-k 유전체층 상의 제2 로우-k 유전체층과, 구리-함유 비아 상에서 구리-함유 비아에 전기적으로 연결된 알루미늄-함유 메탈 라인을 더 포함한다. 알루미늄-함유 메탈 라인은 제2 로우-k 유전체층 내에 있다.
이제, 본 실시형태 및 그 장점에 대한 더 완전한 이해를 위해, 첨부 도면과 결합된 이하의 설명에 대한 참조가 이루어진다.
도 1 내지 도 11은 일부의 예시적 실시형태에 의한 상호접속 구조의 제조에 있어서 중간 스테이지의 단면도이다.
도 1 내지 도 11은 일부의 예시적 실시형태에 의한 상호접속 구조의 제조에 있어서 중간 스테이지의 단면도이다.
본 발명의 실시형태의 제작 및 사용이 이하 상세히 논의된다. 그러나, 본 실시형태는 광범위한 특정 콘텍스트에서 실시될 수 있는 다수의 적용 가능한 독창적인 개념을 제공한다는 것이 인식되어야 한다. 논의되는 특정 실시형태는 예시이고, 본 발명의 범위를 한정하지 않는다.
상호접속 구조 및 그 형성 방법이 다양한 예시적 실시형태에 의해 제공된다. 상호접속 구조를 형성하는 중간 스테이지가 설명된다. 실시형태의 변형 및 동작이 논의된다. 다양한 도면과 예시적 실시형태를 통해, 유사한 도면부호가 유사한 엘리먼트를 표기하는데 사용된다.
도 1은 반도체 기판(10)을 포함하는 웨이퍼(100)를 나타낸다. 반도체 기판(10)은 실리콘, 게르마늄, 실리콘 게르마늄, III-V 화합물 반도체 등으로 형성될 수 있다. 트랜지스터, 커패시터, 저항 등의 능동 및 수동 디바이스들(12)은 반도체 기판(10)의 상면에 인접하여 형성될 수 있다.
또한, 도 1은 층간 절연막(ILD : Inter-Layer Dielectric)(14) 및 콘택트 플러그(16)의 형성을 나타낸다. ILD(14)는 PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), TEOS(Tetraethyl Orthosilicate) 산화물 등을 사용하여 형성될 수 있다. 텅스텐을 포함할 수 있는 콘택트 플러그(16)는 ILD(14) 내에 형성되고, 디바이스들(12)에 접속될 수 있다. 유전체층(dielectric layer)(20)은 ILD(14) 위에 형성된다. 대안으로서, 유전체층(20)을 금속간 절연(IMD : Inter-Metal Dielectric)층이라 호칭한다. 일부 실시형태에서, IMD층(20)은 3.9보다 낮은 유전상수(k값)를 갖는 로우-k 유전물질을 포함한다. 또한, IMD층(20)의 k값은 약 3.0보다 낮거나 약 2.5보다 낮은 값이 될 수 있다.
메탈 라인(22)은 IMD층(20) 내에 형성된다. 본 명세서 전체에 걸쳐, IMD층 내의 메탈 라인을 집합적으로 메탈층이라 한다. 따라서, 메탈 라인(22)은 하부 메탈층(M1) 내에 있다. 메탈 라인(22)은 도 1 및 도 2에 도시된 프로세스와 유사한 싱글 다마신 프로세스를 사용하여 형성될 수 있다. 일부 실시형태에서, 메탈 라인(22)은 알루미늄-함유층(AlCu 등)을 증착 및 에칭함으로써 그리고 알루미늄-함유층을 패터닝함으로써 형성된다. 대체 실시형태에서, 메탈 라인(22)은 싱글 다마신 프로세스를 사용하여 형성되고, 이에 따라 장벽층(barrier layer)(22A) 및 장벽층(barrier layer)(22A) 위의 구리-함유층(22B)을 포함할 수 있다. 장벽층(22A)은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 또는 다른 대체물을 포함할 수 있다. 예컨대, 메탈 라인(22)은 약 10nm와 약 50nm 사이의 두께(T1)와 약 8nm와 약 30nm 사이의 폭(W1)을 가질 수 있다.
도 1을 다시 참조하면, IMD층(24)은 IMD(20) 위에 형성된다. 일부 실시형태에서, IMD층(24)은 약 3.5보다 낮은 유전상수(k값)을 갖고, 이에 따라 본 명세서 전체에 걸쳐 로우-k IMD층(24)로 나타낸다. 또한, 로우-k IMD층(24)의 k값은 약 2.8보다 낮은 값이 될 수 있다. 일부 실시형태에서, 로우-k IMD층(24)은 산소, 실리콘, 질소 등을 포함한다. 예시적 물질들은 카본-함유 물질들, 유기-실리케이트 글라스(organo-silicate glass), 포로젠-함유 물질(porogen-containing material) 등을 포함한다. k값을 낮추기 위해 로우-k IMD층(24) 내에 포어(pore)를 형성할 수 있다. 로우-k IMD층(24)은, LPCVD(Low Pressure CVD), ALCVD(Atomic Layer CVD), 및 스핀-온(spin-on) 등의 다른 증착법이 사용될 수도 있지만, PECVD(Plasma Enhanced CVD) 등의 CVD법을 사용하여 증착될 수 있다.
도 1 및 도 2에 싱글 다마신 프로세스가 도시되어 있다. 도 1에서, IMD층(24)에 에칭함으로써 로우-k IMD층(24) 내에 비아 개구(26)가 형성된다. 일부 실시형태에서, IMD층(24) 아래와 IMD층(20) 위에 에치 스탑층(미도시)이 형성되고, 상기 에치 스탑층은 질화물, 실리콘 및 카본 기반 유전체(silicon and carbon based dielectric), 카본-도핑 산화물(carbon-doped oxide) 등을 포함할 수 있다.
도 2는 비아(32)를 형성하기 위한 비아 개구(26)의 필링(filling)을 나타낸다. 일부 실시형태에서, 비아 개구(26) 내의 부분과 IMD층(24) 상의 부분을 포함하는 블랭킷층(blanket layer)인 확산 장벽층(diffusion barrier layer)(28)이 먼저 형성된다. 이어서, 구리-함유 물질(30)의 상면이 로우-k IMD층(24)의 상면보다 높아질 때까지 구리-함유 물질(30)을 형성하기 위한 플레이팅 스텝(plating step)이 후속하는, 확산 장벽층(28) 위에 시드층(seed layer)[미도시, 구리-함유 물질(30)과 통합됨(merged)]이 형성된다. 확산 장벽층(28)은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 또는 다른 대체물을 포함할 수 있다. 일부 예시적 실시형태에서, 구리-함유 물질(30)은 90 이상의 원자퍼센트(over 90 atomic percent), 95 이상의 원자퍼센트, 또는 99 이상의 원자퍼센트의 구리를 포함할 수 있다. 이어서, IMD층(24) 내의 비아를 남기고 로우-k IMD층(24) 위에 있는 확산 방지층(28)과 구리-함유 물질(30)의 초과 부분을 제거하기 의해 CMP(Chemical Mechanical Polish)가 수행된다.
이어서, 도 3에 도시된 바와 같이, 실리콘 질화물, 실리콘 카바이드(silicon carbide) 등으로 형성될 수 있는 ESL(34)이 비아(32)와 IMD층(24) 위에 형성된다. 대체 실시형태에서는 ESL(34)이 형성되지 않는다. 예컨대, ESL(34)은 약 2nm와 약 20nm 사이의 두께(T8)를 가질 수 있다. 이어서, 도 4를 참조하면, 도전성 장벽(conductive barrier)(36) 및 알루미늄-함유층(38)을 포함하는 도전층 스택(conductive layer stack)이 증착 및 패터닝 프로세스에서 형성된다. 일부 실시형태에서, 알루미늄-함유층(38) 상에 도전성 장벽층(40)이 더 형성된다. 대체 실시형태에서는, 도전성 장벽층(40)이 형성되지 않는다. 도전성 장벽층(36 및 40)은 (만약 존재한다면) 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 또는 다른 대체물을 포함할 수 있다. 일부 예시적 실시형태에서, 알루미늄-함유층(38)은 90 이상의 원자퍼센트(over 90 atomic percent), 95 이상의 원자퍼센트, 또는 99 이상의 원자퍼센트의 알루미늄을 포함할 수 있다. 이어서, 각각의 아래에 놓인 비아(32)에 전기적으로 연결된(및 접촉될 수 있음) 메탈 라인(42)을 형성하기 위해 적층된 층들이 패터닝된다. 층들(36, 38, 및 40)은 동일한 리소그래피 마스크를 사용하여 패터닝되기 때문에, 층들(36, 38, 및 40)은 서로에 대하여 조정된(aligned) 층들(36, 38, 및 40)의 대응 엣지(edge)에 의해 코-터미너스(co-turminus)가 된다. 본 명세서의 전체에 걸쳐, 메탈 라인(42)을 집합적으로 메탈층(M2)이라 한다. 패터닝 스텝에서, ESL(34) 및/또는 도전성 장벽(36)이 에치 스탑층으로서 사용될 수 있다. 본 명세서의 전체에 걸쳐, 싱글 다마신 프로세스 및 증착-및-패터닝 프로세스를 포함하는 하이브리드 프로세스로 형성되는 비아(32) 및 그 위에 놓인 메탈 라인(42)을 조합하여 하이브리드 구조로 나타낸다. 도전성 장벽(36)은 약 1nm와 약 20nm 사이의 두께(T2)를 가질 수 있다. 알루미늄-함유층(38)은 약 10nm와 약 50nm 사이의 두께(T3)를 가질 수 있다. 도전성 장벽층(40)은 약 1nm와 약 20nm 사이의 두께(T4)를 가질 수 있다. 예컨대, 메탈 라인(42)은 약 8nm와 약 30nm 사이의 폭(W2)을 가질 수 있다.
도 5는 메탈 라인(42)의 측벽 상의 측벽 부분, 메탈 라인(42)을 오버래핑(overlapping)하는 상측 부분, 및 ESL(34)의 하측 부분을 포함하는 유전체 장벽(44)의 형성을 나타낸다. 유전체 장벽(44)은 약 1nm와 약 20nm 사이의 두께(T5)를 가질 수 있다. 도전성 장벽층(40)이 형성되지 않는 실시형태에서, 유전체 장벽(44)의 상측 부분은 메탈 라인(42) 내의 알루미늄-함유층(38)의 상면과 접촉한다. 그렇지 않으면, 도전성 장벽층(40)이 형성되면, 유전체 장벽(44)의 상측 부분은 메탈 라인(42) 내의 도전성 장벽층(40)의 상면과 접촉한다. 유전체 장벽(44)은 AlOx, AlNx, SiCN, SiN 등으로 형성될 수 있고, 여기서 "x"는 0과 1 사이의 값을 갖는다. 예컨대, 유전체 장벽(44)은 ALD(Atomic Layer Deposition)을 사용하여 형성될 수 있다.
도 6은 IMD층(46)의 형성을 나타낸다. IMD층(46)의 물질은 IMD층(24) 및/또는 IMD층(20)을 형성하기 위해 이용가능한 물질의 동일 그룹으로부터 선택될 수 있다. 일부 실시형태에서, IMD층(46)은 로우-k값을 갖는 SOD(Spin-On Dielectric)를 사용하여 형성된다. 대체 실시형태에서, IMD층(46)은 PECVD, LPCVD, ALCVD 등의 CVD법을 사용하여 형성될 수 있다. CVD법의 결과로서, IMD층(46) 내에 보이드(void)(48)가 형성될 수 있고, 인접한 보이드(48) 사이에서 IMD층(46)의 유효 k값을 감소시키고, 메탈 라인(42) 사이의 기생 용량(parasitic capacitance)을 감소시킬 수 있다. IMD층(46)을 형성하기 위해 CVD법이 사용되는 실시형태에서, IMD층(46)의 상면을 레벨링(leveling)하기 위해 CMP 또는 연삭이 수행될 수 있다. IMD층(46)을 형성하기 위해 SOD가 사용되는 실시형태에서, CMP 또는 연삭 스텝이 수행되거나 생략될 수 있다. IMD층(46)의 상면은 메탈 라인(42)의 상면 및 유전체 장벽층(44)의 상측 부분보다 더 높다.
도 7에서, 싱글 다마신 프로세스를 사용하여 비아(50)가 형성되고, 상기 형성은 도 1 및 도 5에 도시된 것과 근본적으로 동일할 수 있다. 비아(50)는 IMD층(46) 내에 형성되고, 아래에 놓인 메탈 라인(42)에 전기적으로 연결된다. 비아(50)는 메탈 라인(42)에 전기적으로 연결되기 위해 유전체층(44)을 관통한다. 후속 스텝에서, 도 8에 도시된 바와 같이, 메탈 라인(52)이 형성되고, 상기 형성 프로세스는 메탈 라인(42)의 형성과 근본적으로 동일할 수 있다. 이어서, 예컨대 유전체 장벽층(44)과 유사한 물질 및 유사한 두께를 가진 유전체 장벽층(47)이 형성될 수 있다. 메탈 라인(52)을 집합적으로 메탈층(M3)으로 나타낸다. 각각의 메탈 라인(52)은 도전성 장벽층(54) 및 도전성 장벽층(54) 위의 알루미늄-함유층(56)을 포함한다. 예컨대, 알루미늄-함유층(56)은 약 10nm와 약 50nm 사이의 두께(T6)와 약 8nm와 약 30nm 사이의 폭(W3)을 가질 수 있다. 도전성 장벽층(54) 및 알루미늄-함유층(56)은 각각 도전성 장벽층(36) 및 알루미늄-함유층(38)과 근본적으로 동일한 방법 및 동일한 물질을 사용하여 형성될 수 있다. 도시된 실시형태에서, ESL(미도시)이 형성될 수 있지만, IMD층(46) 위에 그리고 유전체층(47) 아래에 ESL이 형성되지 않고, ESL은 ESL(34)과 유사한 물질 및 유사한 두께로 형성될 수 있다. 또한, 도전성 장벽층(40)과 유사한 도전성 장벽층이 알루미늄-함유층(56)에 인접하여 그리고 그 위에 형성될 수도 있지만, 도시된 실시형태에서는 도전성 장벽층이 형성되지 않는다.
도 9 및 도 10은 로우-k 유전체층 내에 형성되는 최상 메탈층인 상부 메탈층(Mtop)(도 10 참조)까지의 나머지 로우-k 유전체층의 형성을 나타낸다. 용어 "Mtop"에서의 사인(sign) "top"은 정수를 나타내고, 예컨대 약 3과 약 10 사이의 임의의 정수가 될 수 있다. 따라서, 메탈층(Mtop) 아래의 메탈층을 메탈층(Mtop-1)로 나타낸다. 일부 실시형태에서, 각각의 메탈층(M2 내지 Mtop)과 각각의 아래에 놓인 비아는 하이브리드 구조를 갖는다. 하이브리드 구조는 싱글 다마신 프로세스를 사용하여 형성되는 비아와, 싱글 다마신 또는 듀얼 다마신 프로세스보다는 증착 및 패터닝을 사용하여 형성되고, 비아 위에서 비아와 접촉하는 알루미늄-함유 메탈 라인을 포함한다. 대체 실시형태에서, 각각의 상부측 메탈층[M(n+1)(미도시) 내지 Mtop]은 듀얼 다마신 프로세스를 사용하여 형성되지만, 각각의 하부측 메탈층(M2 내지 Mn)(미도시) 및 각각의 아래에 놓인 비아는 하이브리드 구조를 형성하고, 정수 n은 2와 (top-1)을 포함하여 그 사이에 있는 임의의 정수가 될 수 있다. 예컨대, 도 9 및 도 10은 상부 메탈층을 형성하기 위한 듀얼 다마신 프로세스를 개략적으로 나타낸다.
도 9를 참조하면, 로우-k 유전체층인 IMD층(58)이 형성된다. 이어서, 비아 개구(60) 및 트렌치(62)가 에칭 프로세스를 사용하여 IMD층(58) 내에 형성된다. 이어서, 도 10에 도시된 바와 같이, 비아 개구(60) 및 트렌치(62)가 필링(filling)되고, 이어서 CMP 프로세스가 후속한다. 필링 물질(filling material)은 도전성 장벽층(64) 및 도전성 장벽층(64) 위에 있는 도전성 물질(66)을 포함할 수 있다. 도전성 장벽층(64)은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 또는 다른 대체물로 형성될 수 있다. 예컨대, 도전성 장벽층(64)의 두께(T7)는 약 5nm과 약 50nm 사이가 될 수 있다. 도전성 물질(66)은 구리 또는 구리 합금을 포함할 수 있다. 필링 스텝 및 CMP 스텝의 결과로서, 비아 개구(60) 및 트렌치(62) 내에 비아(68) 및 메탈 라인(70)이 각각 형성된다. 예컨대, 메탈 라인(70)은 약 100nm와 약 5,000nm 사이의 두께(T9) 및 약 50nm와 약 5,000nm 사이의 폭(W4)을 가질 수 있다.
도 11은 실리콘 산화물, 실리콘 질화물, 도핑되지 않은 실리케이트 글라스 등으로 형성될 수 있는 넌-로우-k(non-low-k) 유전체층(72)의 형성을 나타낸다. 메탈 라우팅(routing)(미도시)은 넌-로우-k 유전체층(72) 내에 형성되고, 아래에 놓인 메탈층(M1 내지 Mtop)에 전기적으로 연결될 수 있다.
실시형태에서, 상호접속 구조 내의 메탈 라인은 알루미늄-함유 메탈 라인을 포함할 수 있다. 약 40nm과 약 50nm 사이 또는 더 작은 라인폭을 갖는 경우에 주로 알루미늄으로 형성되는 알루미늄-함유 라인은 동일 폭을 갖는 구리 라인보다 더 작은 라인 저항율(line resistivity)을 가질 수 있다. 또한, 알루미늄 라인의 라인 폭의 추가적인 감소에 의해, 알루미늄 라인의 라인 저항율과 구리 라인(동일 폭을 가짐)의 라인 저항율 사이의 차이는 라인 폭이 점점 더 감소됨에 따라 점점 더 커진다. 따라서, 라인 폭이 작은 경우에 알루미늄 라인을 채택하는 것은 감소된 라인 저항율 및 감소된 RC 지연을 초래할 수 있다. 한편, 증착 및 패터닝을 통해 알루미늄 라인이 형성되는 경우에, 아래에 놓인 비아는 듀얼 다마신 프로세스보다는 싱글 다마신 프로세스를 사용하여 형성된다. 따라서, 비아 개구에 대한 갭 필링(gap filling)은 듀얼 다마신 프로세스에서의 트렌치와 비아 모두의 갭 필링보다 용이하다.
또한, 메탈층(Mtop)과 같은 상부 메탈층은 아래 놓인 메탈층보다 더 큰 라인폭을 가질 수 있다. 따라서, 하부 메탈층은 하이브리드 구조를 채택할 수 있지지만, 상부 메탈층은 구리 라인을 포함하는 상부 메탈층 내에 메탈 라인에 의해 듀얼 다마신 프로세스를 채택할 수 있다.
따라서, 상부 메탈층 및 하부 메탈층의 라인 저항율 값이 최적화된다.
실시형태에 의하면, 디바이스는 제1 로우-k 유전체층, 및 제1 로우-k 유전체층 내의 구리-함유 비아를 포함한다. 디바이스는 제1 로우-k 유전체층 상의 제2 로우-k 유전체층과, 구리-함유 비아 상에서 구리-함유 비아에 전기적으로 연결된 알루미늄-함유 메탈 라인을 더 포함한다. 알루미늄-함유 메탈 라인은 제2 로우-k 유전체층 내에 있다.
다른 실시형태에 의하면, 디바이스는 제1 로우-k 유전체층, 제1 로우-k 유전체층 내의 제1 구리-함유 비아, 제1 로우-k 유전체층 상의 제2 로우-k 유전체층, 및 제1 구리-함유 비아에 전기적으로 연결되고 제2 로우-k 유전체층 내에 있는 도전성 라인을 포함한다. 도전성 라인은 도전성 장벽층 및 도전성 장벽층 상의 알루미늄-함유 메탈 라인을 포함한다. 유전체 장벽층은 알루미늄-함유 메탈 라인의 측벽 상의 제1 부분, 알루미늄-함유 메탈 라인을 오버래핑하는 제2 부분, 및 제2 로우-k 유전체층 아래에 놓인 제3 부분을 포함한다.
또 다른 실시형태에 의하면, 방법은 싱글 다마신 프로세스를 사용하여 제1 로우-k 유전체층 내에 제1 비아를 형성하는 스텝, 제1 비아 상에 알루미늄-함유층을 증착하는 스텝, 및 알루미늄-함유 라인을 형성하기 위해 알루미늄-함유층을 패터닝하는 스텝을 포함한다. 알루미늄-함유 라인은 제1 비아에 전기적으로 연결된다. 제2 로우-k 유전체층은 제1 로우-k 유전체층 상에 형성되고, 알루미늄-함유 라인은 제2 로우-k 유전체층 내에 있다.
본 발명과 그 장점을 상세히 설명했지만, 청구범위에 의해 규정되는 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 수정, 대체, 및 개조가 이루어질 수 있다는 것을 이해해야 한다. 또한, 본 출원의 범위는 명세서에 개시된 프로세스, 머신, 제조, 상황의 조합, 수단, 방법 및 스텝의 특정 실시형태에 한정되는 것을 의도하지 않는다. 통상의 기술자는, 여기에 개시된 대응 실시형태가 본 발명에 따라 사용될 수 있음에 따라 실질적으로 동일 기능을 수행하거나 실질적으로 동일 결과를 달성하는 기존의 또는 나중에 개발될 프로세스, 머신, 제조, 상황의 조합, 수단, 방법, 또는 스텝을 본 발명으로부터 용이하게 인식할 것이다. 따라서, 청구범위는 이러한 프로세스, 머신, 제조, 상황의 조합, 수단, 방법, 또는 스텝 등이 그 범위 내에 포함되는 것으로 의도된다. 또한, 각 청구항은 개별 실시형태를 구성하고, 여러 청구항 및 실시형태의 조합은 본 발명의 범위 내에 있다.
Claims (10)
- 제1 로우(low)-k 유전체층;
상기 제1 로우-k 유전체층 내의 구리-함유 비아(via);
상기 제1 로우-k 유전체층 위에 있는 제2 로우-k 유전체층; 및
상기 구리-함유 비아 위에서 구리-함유 비아에 전기적으로 연결된 알루미늄-함유 메탈 라인;
을 포함하고,
상기 알루미늄-함유 메탈 라인은 상기 제2 로우-k 유전체층 내에 있는,
디바이스. - 제1항에 있어서,
상기 구리-함유 비아 아래에 놓인 바닥 부분(bottom portion); 및
상기 구리-함유 비아의 측벽 상에 있는 측벽 부분(sidewall portion);
을 포함하는 도전성 장벽층을 더 포함하는, 디바이스. - 제1항에 있어서,
상기 알루미늄-함유 메탈 라인과 상기 구리-함유 비아 사이의 넌-알루미늄-함유(non-aluminum-containing) 도전성 장벽층을 더 포함하고,
상기 넌-알루미늄-함유 도전성 장벽층과 상기 알루미늄-함유 메탈 라인은 코-터미너스(co-terminus)인, 디바이스. - 제1항에 있어서,
상기 알루미늄-함유 메탈 라인의 측벽 상의 제1 부분; 및
상기 알루미늄-함유 메탈 라인 위에 놓인 제2 부분;
을 포함하는 유전체 장벽층(dielectric barrier layer)을 더 포함하는, 디바이스. - 제1 로우-k 유전체층;
상기 제1 로우-k 유전체층 내에 있는 제1 구리-함유 비아;
상기 제1 로우-k 유전체층 위에 있는 제2 로우-k 유전체층; 및
상기 제2 로우-k 유전체층 내에 있고, 상기 제1 구리-함유 비아에 전기적으로 연결된 제1 도전성 라인;
을 포함하고,
상기 제1 도전성 라인은,
제1 도전성 장벽층; 및
상기 제1 도전성 장벽층 위에 있는 제1 알루미늄-함유 메탈 라인;
을 포함하고,
상기 유전체 장벽층은,
상기 제1 알루미늄-함유 메탈 라인의 측벽 상의 제1 부분;
상기 제1 알루미늄-함유 메탈 라인에 오버래핑(overlapping)된 제2 부분; 및
상기 제2 로우-k 유전체층 아래에 놓인 제3 부분;
을 포함하는,
디바이스. - 제5항에 있어서,
상기 제2 로우-k 유전체층 위에 있는 복수의 메탈층을 더 포함하고,
상기 제2 로우-k 유전체층 위에 있고, 로우-k 유전체층 내에 있는 모든 메탈층은 각각 아래 놓인 비아를 따라 듀얼 다마신 구조(dual damascene structure)를 형성하는,
디바이스. - 제5항에 있어서,
상기 제1 로우-k 유전체층 아래에 놓인 제3 로우-k 유전체층;
상기 제3 로우-k 유전체층 내에 있고, 싱글 다마신 구조를 갖는 제2 구리-함유 비아;
상기 제1 로우-k 유전체층 아래의 그리고, 상기 제3 로우-k 유전체층 아래에 놓인 제4 로우-k 유전체층; 및
상기 제4 로우-k 유전체층 내에 있는 제2 도전성 라인;
을 더 포함하고,
상기 제2 도전성 라인은,
제2 도전성 장벽층; 및
상기 제2 도전성 장벽층 위에 있는 제2 알루미늄-함유 메탈 라인;
을 포함하는,
디바이스. - 싱글 다마신 프로세스를 사용하여 제1 로우-k 유전체층 내에 제1 비아를 형성하는 스텝;
상기 제1 비아 위에 알루미늄-함유층을 증착하는 스텝;
상기 제1 비아에 전기적으로 연결된 알루미늄-함유 라인을 형성하기 위해 상기 알루미늄-함유층을 패터닝하는 스텝; 및
상기 제1 로우-k 유전체층 위에 제2 로우-k 유전체층을 형성하는 스텝;
을 포함하고,
상기 알루미늄-함유 라인은 상기 제2 로우-k 유전체층 내에 있는,
방법. - 제8항에 있어서,
상기 알루미늄-함유층을 패터닝하는 스텝 이후 및 상기 제2 로우-k 유전체층을 형성하는 스텝 이전에, 유전체 장벽층을 형성하는 스텝을 더 포함하고,
상기 유전체 장벽층은,
상기 알루미늄-함유층의 측벽 상의 제1 부분; 및
상기 알루미늄-함유층과 오버래핑되는 제2 부분;
을 포함하는,
방법. - 제8항에 있어서,
상기 제2 로우-k 유전체층 위에 제3 로우-k 유전체층을 형성하는 스텝; 및
듀얼 다마신 프로세스를 수행하는 스텝;
을 더 포함하고,
상기 듀얼 다마신 프로세스를 수행하는 스텝은,
상기 제3 로우-k 유전체층 내에 트렌치 개구(trench opening) 및 비아 개구(via opening)를 형성하는 스텝;
상기 비아 개구 및 상기 트렌치 개구 내에 메탈-함유 물질을 필링(filling)하는 스텝; 및
상기 메탈-함유 물질 상에 CMP(Chemical Mechanical Polish)를 수행하는 스텝;
을 포함하고,
상기 메탈-함유 물질의 나머지 부분은 상기 비아 개구 내의 제2 비아 및 상기 트렌치 내의 메탈 라인을 형성하는,
방법.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/554,817 US8710660B2 (en) | 2012-07-20 | 2012-07-20 | Hybrid interconnect scheme including aluminum metal line in low-k dielectric |
US13/554,817 | 2012-07-20 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20140011908A true KR20140011908A (ko) | 2014-01-29 |
KR101411198B1 KR101411198B1 (ko) | 2014-06-23 |
Family
ID=49879819
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020120153151A KR101411198B1 (ko) | 2012-07-20 | 2012-12-26 | 하이브리드 상호접속 스킴 및 그 형성 방법 |
Country Status (4)
Country | Link |
---|---|
US (3) | US8710660B2 (ko) |
KR (1) | KR101411198B1 (ko) |
CN (1) | CN103579181B (ko) |
DE (1) | DE102012111786B4 (ko) |
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- 2012-07-20 US US13/554,817 patent/US8710660B2/en active Active
- 2012-12-05 DE DE102012111786.1A patent/DE102012111786B4/de active Active
- 2012-12-26 CN CN201210575923.0A patent/CN103579181B/zh active Active
- 2012-12-26 KR KR1020120153151A patent/KR101411198B1/ko active IP Right Grant
-
2014
- 2014-03-28 US US14/229,306 patent/US9362164B2/en not_active Expired - Fee Related
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- 2016-05-20 US US15/160,547 patent/US9966336B2/en active Active
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Also Published As
Publication number | Publication date |
---|---|
DE102012111786A1 (de) | 2014-01-23 |
KR101411198B1 (ko) | 2014-06-23 |
DE102012111786B4 (de) | 2020-10-01 |
CN103579181A (zh) | 2014-02-12 |
US9362164B2 (en) | 2016-06-07 |
US20160268194A1 (en) | 2016-09-15 |
CN103579181B (zh) | 2016-10-05 |
US20140213051A1 (en) | 2014-07-31 |
US8710660B2 (en) | 2014-04-29 |
US20140021614A1 (en) | 2014-01-23 |
US9966336B2 (en) | 2018-05-08 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
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|
FPAY | Annual fee payment |
Payment date: 20190611 Year of fee payment: 6 |