KR101849728B1 - 상호접속 구조 및 이를 형성하는 방법 - Google Patents

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지에 옌 쳉
웬 추안 치앙
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Abstract

일 실시예의 반도체 디바이스는 유전체 층 내의 제1 전도성 특징부, 그리고 유전체 층 위에 있으며 제1 전도성 특징부에 전기적으로 연결되는 제2 전도성 특징부를 포함한다. 제2 전도성 특징부는 이중 다마신 구조를 포함하며, 제2 전도성 특징부의 라인 부분 및 비아 부분 양자 내에서의 상부 부분을 더 포함하고, 제2 전도성 특징부의 비아 부분에서의 하부 부분을 더 포함한다. 상기 하부 부분은 상부 부분과 상이한 전도성 재료를 포함하며, 하부 부분의 두께는 제2 전도성 특징부의 비아 부분의 총 두께의 적어도 약 20%이다.

Description

상호접속 구조 및 이를 형성하는 방법{INTERCONNECT STRUCTURES AND METHODS OF FORMING SAME}
본 발명은, 상호접속 구조 및 이를 형성하는 방법에 관한 것이다.
통상적인 반도체 디바이스는 트랜지스터 및 커패시터와 같은 액티브 디바이스(active device)를 갖춘 기판을 포함한다. 이들 액티브 디바이스는 초기에 서로 절연되며, 후속하여 기능적 회로를 형성하기 위해 상기 액티브 디바이스에 대해 상호접속 구조가 형성된다. 일반적으로, 이들 상호접속 구조는, 하위 층에서의 상호접속 구조에 전기적으로 연결되도록 하방으로 연장되는 상위 층에서의 상호접속 구조와 함께 복수 개의 적층형 유전체 층에 형성되는 전도성 특징부(예컨대, 금속 라인 및 비아)를 포함한다. 유전체 층에서 전도성 특징부의 용량성 커플링(capacitive coupling)을 감소시키기 위해, 엑스트라 로우 k(extra low-k) 재료를 비롯한 로우 k 재료가 일반적으로 상호접속 층에 대해 사용된다. 대한민국 특허출원 공개공보 제10-2006-0090449호는 종래기술로서의 상호접속 구조를 개시한다.
본 발명의 과제는, 상호접속 구조 및 이를 형성하는 방법을 제공하는 것이다.
본 발명의 일 실시예에 따르면, 반도체 디바이스로서,
유전체 층 내의 제1 전도성 특징부; 및
유전체 층 위에 있고 상기 제1 전도성 특징부에 전기적으로 연결되는 제2 전도성 특징부
를 포함하고, 상기 제2 전도성 특징부는 이중 다마신 구조를 포함하며,
상기 제2 전도성 특징부는 또한,
상기 제2 전도성 특징부의 라인 부분 및 비아 부분 양자 내에 있는 상부 부분; 및
상기 제2 전도성 특징부의 비아 부분에 있는 하부 부분으로서, 상기 하부 부분은 상기 상부 부분과 상이한 전도성 재료를 포함하며, 상기 하부 부분의 두께는 상기 제2 전도성 특징부의 비아 부분의 총 두께의 적어도 20%인 것인 상기 하부 부분
을 포함하는 것인 반도체 디바이스가 마련된다.
본 발명의 추가적인 실시예에 따르면, 디바이스로서,
제1 전도성 특징부를 포함하는 제1 로우 k(low-k) 유전체 층;
상기 제1 로우 k 유전체 층 위의 제2 로우 k 유전체 층;
상기 제2 로우 k 유전체 층 위의 강화 층;
상기 강화 층 위의 제3 로우 k 유전체 층으로서, 상기 강화 층보다 낮은 유전 상수를 갖는 제3 로우 k 유전체 층; 및
상기 제2 로우 k 유전체 층, 상기 강화 층, 및 상기 제3 로우 k 유전체 층을 관통하여 연장되는 제2 전도성 특징부로서, 상기 강화 층의 일부가 상기 제3 로우 k 유전체 층과 상기 제2 전도성 특징부 사이에 배치되는 것인 상기 제2 전도성 특징부
를 포함하며, 상기 제2 전도성 특징부는,
전도성 라인;
상기 전도성 라인에 원만하게(smoothly) 연결되는 상부 전도성 비아 부분;
상기 상부 전도성 비아 부분 및 상기 전도성 라인의 측벽 상의 전도성 배리어 층; 및
상기 상부 전도성 비아 부분과 상이한 재료를 포함하는 하부 전도성 비아 부분으로서, 상기 전도성 배리어 층은 상기 상부 전도성 비아 부분과 상기 하부 전도성 비아 부분 사이에 배치되는 것인 상기 하부 전도성 비아 부분
을 포함하는 것인 디바이스가 마련된다.
본 발명의 또 다른 추가적인 실시예에 따르면, 반도체 디바이스를 형성하는 방법으로서, 상기 방법은,
하나 이상의 유전체 층에 비아 개구를 패터닝하는 단계로서, 상기 비아 개구는 상기 하나 이상의 유전체 층 아래에서 제1 전도성 특징부를 노출시키는 것인 상기 비아 개구 패터닝 단계;
상기 하나 이상의 유전체 층에 트렌치 개구를 패터닝하는 단계로서, 상기 트렌치 개구는 상기 비아 개구에 연결되는 것인 상기 트렌치 개구 패터닝 단계; 및
상기 하나 이상의 유전체 층에 있고 상기 제1 전도성 특징부에 전기적으로 연결되는 제2 전도성 특징부를 형성하는 단계
를 포함하며, 상기 제2 전도성 특징부를 형성하는 단계는,
제1 전도성 재료로 상기 비아 개구의 적어도 20%를 무전해 도금하는 것,
상기 제1 전도성 재료 위에 전도성 배리어 층을 성막하는 것, 그리고
상기 제1 전도성 재료와 상이한 제2 전도성 재료로 상기 비아 개구의 나머지 부분 및 상기 트렌치 개구를 충전하는 것
을 포함하는 것인 방법이 마련된다.
본 개시내용의 양태들은, 첨부 도면과 함께 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계의 표준적인 관례에 따라, 다양한 특징부들은 축척대로 도시되지 않는다는 점에 주의해야 한다. 실제로, 다양한 특징부들의 치수는 논의를 명확하게 하기 위해 임의적으로 확대 또는 축소될 수 있다.
도 1a 및 도 1b는 일부 실시예에 따른 반도체 디바이스에서 상호접속 층의 단면도를 도시한 것이다.
도 2는 일부 다른 실시예에 따른 반도체 디바이스에서 상호접속 층의 단면도를 도시한 것이다.
도 3 내지 도 6은 일부 실시예에 따른 반도체 디바이스에서 상호접속 층을 패터닝(patterning)하는 다양한 중간 단계를 도시한 것이다.
도 7 내지 도 11은 일부 다른 실시예에 따른 반도체 디바이스에서 상호접속 층을 패터닝하는 다양한 중간 단계를 도시한 것이다.
도 12 내지 도 18은 일부 실시예에 따른 반도체 디바이스에서 상호접속 층의 특징부를 형성하는 다양한 중간 단계를 도시한 것이다.
도 19는 일부 실시예에 따라 반도체 디바이스를 형성하기 위한 프로세스 흐름을 도시한 것이다.
이하의 개시내용은 본 발명의 다양한 특징을 실시하기 위한 다수의 다양한 실시예 또는 예를 제시한다. 구성요소 및 장치의 구체적인 예는 본 개시내용을 단순화하기 위해 이하에 설명되어 있다. 이들은 물론 단지 예일 뿐이며, 한정하려는 의도가 아니다. 예를 들면, 후속하는 상세한 설명에서 제2 특징부 위에 또는 제2 특징부 상에 제1 특징부를 형성하는 것은, 제1 특징부 및 제2 특징부가 직접 접촉하도록 형성되는 실시예를 포함할 수 있으며, 또한 제1 특징부와 제2 특징부 사이에 추가적인 특징부가 형성되어 제1 특징부와 제2 특징부가 직접 접촉하지 않을 수 있는 실시예를 포함할 수 있다. 추가적으로, 본 개시내용에서는 다양한 예에서 참조 번호 및/또는 문자가 반복될 수 있다. 이러한 반복은 단순화 및 명확성을 목적으로 한 것이며, 언급되는 다양한 실시예 및/또는 구성 사이의 관계를 자체로 한정하는 것은 아니다.
또한, 본 명세서에서 "아래", "밑", "더 낮은", "위", "상측" 등과 같이 공간적으로 상대적인 용어는, 도면에 제시된 바와 같은 일 요소 또는 특징부의 다른 요소(들) 또는 특징부(들)에 대한 관계를 설명하기 용이하게 하기 위해서 사용된 것이다. 상기 공간적으로 상대적인 용어는 도면에 도시된 배향 이외에도 사용 중인 또는 작동 중인 디바이스의 다양한 배향을 포괄하도록 의도된다. 장치는 달리(90 도 회전된 배향으로 또는 다른 배향으로) 배향될 수 있으며, 이에 따라 본 명세서에서 사용되는 상기 공간적으로 상대적인 어구는 마찬가지로 해석될 수 있다.
다양한 실시예는, 이웃한 전도성 특징부들 사이에서의 EM(Electro-Migration) 특징 및 개선된 구조적 완결성을 제공하는 상호접속 층을 포함한다. 예시적인 실시예에 따라 전도성 특징부 및 유전체 층을 구성함으로써, 다양한 비한정적인 장점이 달성될 수 있다. 이들 장점에는, 개선된 상호접속 EM 신뢰성 및 강건성(robustness), 개선된 시간 의존적 유전 파손 신뢰성 및 강건성, 개선된 간격 충전 프로세스 윈도우, 감소된 엑스트라 로우 k(ELK; extra low k) 유전 붕괴 및 관련된 문제, 보다 낮은 상호접속 용량, 및 ELK 유전 붕괴 여유의 절충을 배제한 (예컨대, 전도성 특징부들 사이에서의) 임계 치수(CD; Critical Dimension) 확대 및 이들의 조합이 포함될 수 있다. 더욱이, 이러한 장점은 추가적인 고가의 재료 및/또는 제조 공구 없이도 통상적인 반도체 제조 환경에서 달성될 수 있다.
도 1a 및 도 1b는 다양한 실시예에 따른 반도체 디바이스(100 및 150)의 단면도를 도시한 것이다. 도 1a는 기판(102)을 구비한 반도체 디바이스(100)를 도시한 것이다. 기판(102)은, 예컨대 SOI(Semiconductor-On-Insulator) 기판의 벌크 실리콘 도핑된 또는 도핑되지 않은 층 혹은 액티브 층을 포함할 수 있다. 일반적으로, SOI 기판은, 절연체 층 상에 형성되는 실리콘과 같은 반도체 재료의 층을 포함한다. 절연체 층은, 예컨대 매몰 산화막(BOX; Buried Oxide) 층 또는 실리콘 산화물 층일 수 있다. 절연체 층은 실리콘 기판 혹은 유리 기판과 같은 기판 상에 마련된다. 대안으로, 기판(102)은 게르마늄과 같은 다른 원소 반도체; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 비화 인듐, 및/또는 인듐 안티모나이드를 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 기판 또는 구배 기판(gradient substrate)과 같은 다른 기판이 또한 사용될 수 있다. 트랜지스터, 커패시터, 다이오드 등과 같은 액티브 디바이스(도시되어 있지 않음)가 기판(102)의 상부 표면 상에 형성될 수 있다.
유전체 층(104 및 110)이 기판(102) 위에 형성되며, 이때 유전체 층(110)은 유전체 층(104) 위에 형성된다. 유전체 층(104 및 110)은 임의의 적절한 방법[예컨대, 화학적 기상 증착(CVD; Chemical Vapor Deposition), 플라즈마 보강 CVD(PECVD; Plasma Enhanced CVD) 등]을 이용하여 기판 위에 형성되는 층간 유전(ILD; InterLayer Dielectric) 층 및/또는 금속간 유전(IMD; Inter-Metal Dielectric) 층일 수 있다. 유전체 층(104)은 예컨대 약 2.5보다 작은 k 값을 갖는 ELK 유전 재료를 포함할 수 있다. 일부 실시예에 있어서, 유전체 층(104)은 SiCO, SiCOH 등을 포함할 수 있다. 도 1은 기판(102) 유전체 층(104)이 기판(102) 바로 위에서 기판과 접촉하는 것을 제시하고 있지만, 유전체 층(104)과 기판(102) 사이에는 임의의 개수의 추가적인 층(예컨대, 전도성 상호접속 특징부, 에칭 중단 층, 절연 층, 버퍼 층 등을 구비한 다른 유전체 층)이 배치되어 있을 수 있다.
유전체 층(104)은 적어도 전도성 특징부(106)(예컨대, 전도성 라인 및/또는 비아)를 포함할 수 있고, 기판(102)에서의 액티브 디바이스에 전기적으로 연결될 수 있다. 전도성 특징부(106)는, 전도성 재료(106B)(예컨대, 구리 포함) 주위에 형성되는 전도성 배리어 층(106A)[예컨대, 티타늄 질화물(TiN), 티타늄 산화물(TiO), 탄탈 질화물(TaN), 탄탈 산화물(TaO), 이들의 조합 등을 포함]을 포함한다. 전도성 배리어 층(106A)은 전도성 재료(106B)가 주위 유전 재료로 확산되는 것을 방지할 수 있다(또는 적어도 감소시킬 수 있음). 에칭 중단 층(108)[예컨대, SiN, 실리콘 탄화물(SiC), 실리콘 산질화물(SiON), SiCO 등을 포함]이 전도성 특징부(106) 및 유전체 층(104) 위에 형성된다. 일부 실시예에 있어서, 에칭 중단 층(108)은 다양한 디바이스 특징부의 형성 중에 전도성 특징부(106)에 대한 보호 층으로서 작용할 수 있다. 이러한 실시예에 있어서, 에칭 중단 층(108)은 전도성 특징부(106)의 상부 표면 상에 형성되며, 에칭 중단 층(108)은 유전체 층(104)과 유전체 층(110) 사이에 배치될 수 있다.
유전체 층(110)은 적어도 전도성 특징부(112)를 포함하며, 이러한 전도성 특징부는 이중 다마신 구조를 포함할 수 있는데, 이러한 이중 다마신 구조는 전도성 라인과 전도성 비아 사이에 인터페이스(interface)를 형성하지 않은 상태에서 전도성 비아 위에 배치되며 전도성 비아에 원활하게 연결되는 전도성 라인을 갖는다. 전도성 특징부(112)는 상부 부분(112A) 및 하부 부분(112B)을 더 포함한다. 상부 부분(112A)은 전도성 재료(112D)(예컨대, 구리 포함) 주위에 형성되는 전도성 배리어 층(112C)(예컨대, TiN, TiO, TaN, TaO 등을 포함)을 포함할 수 있다. 상부 부분(112A)은 전도성 특징부(112)의 전도성 라인 부분 및 전도성 비아 부분 양자 내에 배치되며, 전도성 재료(112D) 내에는 어떠한 인터페이스도 형성되지 않을 수 있다. 예를 들면, 상부 부분(112A)은 이중 다마신 구성을 갖는다. 전도성 특징부(112)의 하부 부분(112B)은 예컨대 무전해 도금 방법을 이용하여 형성되는 고 EM 저항 재료(high EM resistance material)[예컨대, 코발트(Co), 탄탈(Ta), TaN 등]를 포함한다. 상기 고 EM 저항 재료는 아래에 위치하는 전도성 특징부(106)의 EM 저항을 증가시키기 위해 사용될 수 있으며, 저항 값은 하부 부분(112B)과 전도성 특징부(106) 사이의 접합에 상관될 수 있다.
전도성 배리어 층(112C)이 하부 부분(112B)과 전도성 재료(112D) 사이에 배치될 수 있다. 하부 부분(112B)은 전도성 특징부(112)의 전도성 비아 부분 내에 배치되며, 하부 부분(112B)은 아래에 위치하는 전도성 특징부(106)의 상부 표면에 접촉할 수 있고, 전도성 특징부의 상부 표면에 전기적으로 연결될 수 있다. 보호용 에칭 중단 층(114)(예컨대, SiN, SiC, SiOH, SiCO 등을 포함)이 유전체 층(110) 및 전도성 특징부(112) 위에 배치될 수 있다.
일부 실시예에 있어서, 하부 부분(112B)의 두께(T1)는 전도성 특징부(112)의 전도성 비아 부분의 총 두께(T2)의 약 20% 내지 약 40%를 차지할 수 있다. 예를 들면, 두께(T1)는 약 90 옹스트롬(Å) 내지 약 180 옹스트롬일 수 있는 반면, 두께(T2)는 약 450 옹스트롬 내지 약 900 옹스트롬일 수 있다. 이하에서 더욱 상세하게 설명되는 바와 같이, 하부 부분(112B)이 위와 같은 치수를 갖도록 구성함으로써, 전도성 특징부(112)의 종횡비는 전도성 특징부(112)의 가장 좁은 지점에서 훨씬 작아지며, 이에 따라 금속화(metallization) 중에 전도성 특징부(112) 내에 보이드(void)가 형성될 위험을 감소시킨다. 예를 들면, 가장 좁은 지점에서 충전 전도성 특징부(112)의 종횡비는, 전도성 특징부(112)의 총 종횡비[예컨대, 폭(W1)에 대한 두께(T4)]로부터 바로 상부 부분(112A)의 종횡비[예컨대, 폭(W1)에 대한 두께(T3)]로 감소된다. 도 1b에서의 디바이스(150)와 같은 일부 실시예에 있어서, 하부 부분(112B)은 아래에 위치하는 전도성 특징부(106) 내로 더욱 연장될 수 있으며, 이에 따라 전도성 특징부(112)와 전도성 특징부(106) 사이의 접촉 면적을 증가시키고, 이는 유리하게는 접촉 저항을 감소시킨다. 예를 들면, 하부 부분(112B)은 아래에 위치하는 전도성 특징부(106B) 내에서 두께(T5)만큼 연장될 수 있고, 두께(T5)는 약 0 옹스트롬 내지 약 100 옹스트롬일 수 있다.
다양한 실시예는 상호접촉 층의 EM 특징 및/또는 구조적 완결성을 개선하기 위해 추가적인 특징을 더 포함할 수 있다. 예를 들면, 도 2는 일부 실시예에 따른 디바이스(200)를 도시한 것이다. 디바이스(200)는 디바이스(100 및 150)와 유사할 수 있으며, 여기서 동일한 도면부호는 동일한 요소를 지시한다. 예를 들면, 디바이스(200)는, 각각 전도성 특징부(106) 및 전도성 특징부(112)를 포함하는 유전체 층(104) 및 유전체 층(110)을 포함한다. 적어도 전도성 특징부(112)의 하부 부분(112B)은 고 EM 저항 재료(예컨대, Co, Ta, TaN 등)를 포함한다. 유전체 층(110)은 전도성 라인(120)과 같은 추가적인 전도성 특징부를 더 포함할 수 있다.
디바이스(200)에 있어서, 유전체 층(110)은 예컨대 층(110A) 내지 층(110D)을 포함하는 다층 유전체이다. 유전체 층(110D)은 앞서 설명한 바와 같은 ELK 재료를 포함한다. 에칭 중단 층(110C)[예컨대, 에칭 중단 층(108)과 유사함]이 유전체 층(110D) 위에 배치된다. 강화 층(110B)이 에칭 중단 층(110C) 위에 배치되며, ELK 층(110A)이 강화 층(110B) 위에 배치된다. 일부 실시예에 있어서, 강화 층(110B)은 유전체 층(110D) 또는 ELK 층(110A)보다 양호한 구조적 완결성[예컨대, 증가된 밀도 및/또는 더 낮은 침투성(porousness)]을 갖는 유전체를 포함한다. 예를 들면, 강화 층(110B)은 도핑되지 않은 실리케이트 유리(USG; Undoped Silicate Glass), 산소 도핑된 SiC(ODC; oxygen doped SiC), 질소 도핑된 SiC(NDC; nitrogen doped SiC), 테트라에틸오소실리케이트(TEOS) 등을 포함할 수 있다. 강화 층은 구조적 지지부로서 전도성 특징부(112)/전도성 라인(120)의 측벽을 따라 성막된다. 따라서, 유전체 층 붕괴 및 관련 문제는 디바이스(200)의 고 종횡비 영역(high aspect ratio area)에서 더욱 감소될 수 있다.
일부 실시예에 있어서, 강화 층(110B)의 유전 상수는 유전체 층(110D)/ELK 층(110A)보다 높을 수 있다. 따라서, 보이드(116)가 강화 층(110B)에 형성될 수 있어 그 유전 상수를 저하시킨다. 이러한 보이드는, 이웃한 특징부들[예컨대, 전도성 라인(120) 및 전도성 특징부(112)] 사이의 종횡비가 비교적 높은(예컨대, 1보다 큼) 영역에서 강화 층(110B)의 성막 프로세스의 일부로서 형성될 수 있다. 이웃한 특징부들 사이의 종횡비가 더 낮은 영역에 있어서, ELK 층(110A)이 충전재로서 배치되어 유전체 층(110)의 전체적인 유효 유전 상수를 더 저하시킨다.
또한 도 2에 제시된 바와 같이, 전도성 특징부(112) 및 전도성 라인(120)은 유전체 층의 상부 표면 위로 연장될 수 있다. 예를 들면, 전도성 특징부(112) 및 전도성 라인(120)의 상부 표면은 약 1 옹스트롬 내지 약 100 옹스트롬인 거리(T6)만큼 유전체 층(110)의 상부 표면보다 높게 위치할 수 있다. 일부 실시예에 있어서, 전도성 특징부(112)의 전도성 라인 부분 및 전도성 라인(120)의 하부 표면은 또한 에칭 중단 층(110C)보다 낮게 위치할 수 있다. 보호용 에칭 중단 층(114)(예컨대, SiN, SiC, SiON, SiCO 등을 포함)이 전도성 특징부(112)/전도성 라인(120)의 상부 표면 위에 배치되며, 보호용 에칭 중단 층(114)이 적어도 전도성 특징부(112)/전도성 라인(120)의 상측 측벽을 따라 더 연장될 수 있다. 보호용 에칭 중단 층(114)을 제시된 바와 같이 비평탄 층(non-planar layer)으로서 구성함으로써, 보호용 에칭 중단 층(114) 내에서 인접한 전도성 특징부에 대한 이온 확산 거리[화살표(118)로 표시된 바와 같음]는 평탄한 에칭 중단 층(예컨대, 도 1a 및 도 1b 참고)에 비해 증가할 수 있다. 예를 들면, 전도성 라인이 구리를 포함할 때, 에칭 중단 층(114) 내에서 전도성 특징부(112)로의 구리 이온 확산 거리가 증가하게 된다. 이온 확산 거리를 증가시킴으로써, 심지어 인접한 전도성 특징부들 사이의 간격이 최신 기술 노드에서 감소될 때에도, 디바이스(200)에서 TDDB 성능이 향상되는 것을 확인하였다.
도 3 내지 도 13은 일부 실시예에 따른 디바이스(200)를 형성하는 다양한 중간 단계에서의 단면도를 도시한 것이다. 도 3 내지 도 6에 있어서, 이중 다마신 개구는 비아 우선 방법(via-first approach)을 이용하여 다수의 유전체 층에서 패터닝된다. 도 3에 있어서, 전술한 바와 같은 다양한 디바이스 특징부[예컨대, 전도성 특징부(106)를 포함하는 유전체 층(104), 에칭 중단 층(108), 유전체 층(110D) 및 에칭 중단 층(110C)]가 마련된다. 희생 층(202)[예컨대, 유전 재료를 포함]이 에칭 중단 층(110C) 위에 형성되며, 하드 마스크(204; hard mask)(예컨대, SiO, SiN 등을 포함)가 희생 층(202) 위에 형성된다. 희생 층(202) 및 하드 마스크(204)는 CVD, PECVD 등과 같은 임의의 적절한 프로세스를 이용하여 형성될 수 있다. 도 3에 또한 제시된 바와 같이, 하부 반사방지 코팅(BARC; Bottom Anti-Reflective Coating) 층(204) 및 포토레지스트(208)가 하드 마스크(204) 위에 형성된다. BARC(206) 및 포토레지스트(208)가 형성되어 하드 마스크(204)의 패터닝에 있어 도움이 된다. 예를 들면, BARC(206)는 포토리소그래피 동안 아래에 위치하는 층으로부터의 반사를 필터링하는 데 도움이 되며, 포토레지스트(208)는 하드 마스크(204)에 패턴을 전사하기 위해 사용될 수 있다.
도 3에 있어서, 포토레지스트(208)는 패터닝되어 제1 폭(W1)을 갖는 비아 개구(210)를 포함한다. 다양한 실시예에 있어서, 폭(W1)은 후속하여 형성되는 이중 다마신 전도성 특징부[예컨대, 전도성 특징부(112), 도 2 참고]의 다양한 부분의 원하는 폭에 대응할 수 있다. 예를 들어, 포토리소그래피 프로세스는, 예컨대 자외선 광을 이용하여 리소그래피 마스크를 통해 포토레지스트(208)의 노출된 부분을 포함할 수 있다. 후속하여, 포토레지스트(208)의 노출된 부분 또는 노출되지 않은 부분은, 포지티브 레지스트(positive resist)가 사용되는지 또는 네거티브 레지스트(negative resist)가 사용되는지 여부에 따라 현상 및 제거된다. 비아 개구(210)는 유전체 층(104)에서 전도성 특징부(106)와 정렬될 수 있다.
포토레지스트(208)의 패턴은 예컨대 적절한 에칭 프로세스를 이용하여 하드 마스크(204)에 전사된다. 이때 하드 마스크(204)는 아래에 위치하는 희생 층(202), 에칭 중단 층(110C), 유전체 층(110D) 및 에칭 중단 층(108)을 에칭하기 위해 사용된다. 다양한 층의 에칭은, 동일한 프로세스 조건 또는 상이한 프로세스 조건을 이용하는 다수의 에칭 프로세스를 포함할 수 있다. 따라서, 하드 마스크(204), 희생 층(202), 에칭 중단 층(110C) 및 유전체 층(110D)를 통해 연장되는 비아 개구(210)가 형성된다. 비아 개구(210)는 또한 에칭 중단 층(108) 내로 연장될 수 있다. 다른 실시예에 있어서, 비아 개구(210)는 에칭 중단 층(108) 위에서 중단될 수도 있고 또는 에칭 중단 층(108)을 통해 연장될 수도 있다. 후속하여, 포토레지스트(208) 및 BARC(206)는 임의의 적절한 프로세스(들)를 이용하여 제거된다. 예를 들면, 포토레지스트(208)는 플라즈마 애슁 프로세스(plasma ashing process) 또는 Ÿ‡ 스트립 프로세스(wet strip process)에 의해 제거될 수 있다. 선택적으로, 디바이스(200)를 세척하기 위해 그리고 나머지 포토레지스트 재료를 제거하기 위해, 상기 플라즈마 애슁 프로세스에 후속하여 황산(H2SO4) 용액 내에서의 Ÿ‡ 딥(wet dip)이 행해질 수 있다. 결과적인 구조가 도 4에 제시되어 있다.
도 5에 있어서, 비아 개구(210)는 희생 재료(212)(예컨대, 포토레지스트)로 충전된다. 비아 개구(210)가 충전된 이후에, 제2 BARC 층(214) 및 패터닝된 포토레지스트(216)가 하드 마스크(204) 및 희생 재료(212) 위에 형성된다. 포토레지스트(216)는 폭(W2)을 갖는 트렌치 개구(trench opening)(218)를 포함하며, 트렌치 개구(218)는 아래에 위치하는 희생 재료(212)와 정렬될 수 있다. 다양한 실시예에 있어서, 폭(W2)은 후속하여 형성되는 이중 다마신 전도성 특징부[예컨대, 전도성 특징부(112), 도 2 참고]의 전도성 라인 부분의 원하는 폭에 대응할 수 있다. 포토레지스트(216)는 추가적인 트렌치 개구(220)를 더 포함할 수 있으며, 이 추가적인 트랜치 개구는 희생 재료(212)와 정렬되지 않을 수 있다. 개구(220)의 위치는 다양한 유전체 층에서의 추가적인 전도성 라인[예컨대, 전도성 라인(120)]의 원하는 배치에 기초하여 결정될 수 있다.
포토레지스트(216)의 패턴은 (예컨대, 에칭을 통해) 하드 마스크(204)에 전사되고, 이는 아래에 배치되는 희생 층(202), 에칭 중단 층(110C) 및 유전체 층(110D)을 에칭하기 위해 사용된다. 다양한 에칭 중단 층 및 유전체 층의 에칭은, 동일한 프로세스 조건 또는 상이한 프로세스 조건에서의 다수의 에칭 프로세스를 포함할 수 있다. 일부 실시예에 있어서, 타임 모드 에칭 프로세스(time mode etch process)가 사용되어 에칭 프로세스를 통해 사전에 결정된 깊이만큼 에칭할 수 있다. 결과적인 구조에 있어서, 트랜치 개구(218 및 220)는 희생 층(202) 및 에칭 중단 층(110C)을 통해 유전체 층(110D)으로 연장된다. 후속하여, 포토레지스트(208), 희생 재료(212) 및 BARC(206)는 앞서 설명된 바와 같이 임의의 적절한 프로세스(들)를 이용하여 제거된다. 결과적인 구조가 도 6에 제시되어 있다. 도 6에 제시된 바와 같이, 개구(218 및 210)는 연결되고, 전도성 특징부(106)를 노출시킨다. 트렌치 개구(218)의 폭(W2)은 비아 개구(210)의 폭(W1)보다 크다. 일부 실시예에 있어서, 전도성 특징부(106)가 노출된 이후에, 전도성 특징부(106)를 원하는 깊이까지 추가로 에칭하기 위해 추가적인 에칭이 행해질 수 있다. 따라서, 다수의 유전체 층에서 이중 다마신 개구를 형성하기 위해 비아 우선 패터닝 방법이 이용될 수 있다.
다른 실시예에 있어서, 다수의 유전체 층에서 이중 다마신 개구를 형성하기 위해 트렌치 우선 패터닝 방법(trench-first patterning method)이 이용될 수 있다. 예를 들면, 도 7 내지 도 11은 트렌치 우선 방법을 이용하여 이러한 개구를 제조하는 다양한 중간 단계를 제시한 것이다. 우선 도 7을 참고하면, 앞서 설명된 바와 같은 다양한 유전체 층이 마련되며, 여기서 동일한 도면부호는 동일한 요소를 가리킨다. 특히, 도 7은 전도성 특징부(106)를 갖춘 유전체 층(104), 에칭 중단 층(108), 유전체 층(110D), 에칭 중단 층(110C), 희생 층(202) 및 하드 마스크(204)를 제시하고 있다. 포토레지스트(252) 및 BARC 층(250)이 하드 마스크(204) 위에 형성된다. 포토레지스트(252)는 트렌치 개구(220 및 218)를 포함하도록 앞서 설명된 바와 같이 패터닝된다.
도 8에 있어서, 포토레지스트(252)의 패턴은 예컨대 에칭에 의해 하드 마스크(204)에 전사된다. 따라서, 트렌치 개구(220 및 218)가 하드 마스크(204)에서 패터닝된다. 또한 도 8에 제시된 바와 같이, 다음으로 포토레지스트(252) 및 BARC(250)는 앞서 설명된 바와 같이 제거될 수 있다. 도 9에 있어서, 예컨대 블랭킷 증착 프로세스(blanket deposition process)를 이용하여 제2 하드 마스크(254)가 하드 마스크(204) 위에 성막된다. 하드 마스크(254)는 개구(218 및 220)를 충전할 수 있다. 일부 실시예에 있어서, 하드 마스크(254)는 하드 마스크(204)와는 상이한 재료를 포함한다. 예를 들어, 하드 마스크(254)의 재료는 하드 마스크(254)가 하드 마스크(204)를 에칭하지 않으면서 선택적으로 에칭될 수 있도록 하는 것일 수 있다. 제2 포토레지스트(256)가 하드 마스크(254) 위에 형성되며, 포토레지스트(256)는 앞서 설명된 바와 같은 비아 개구(210)를 포함하도록 패터닝될 수 있다. 비아 개구(210)는 트렌치 개구(218)보다 좁고, 비아 개구(210)는 트렌치 개구(218)와 수직으로 정렬될 수 있다.
포토레지스트(256)의 패턴은 하드 마스크(254)에 전사될 수 있으며, 이는 앞서 설명된 바와 같이 아래에 위치하는 유전체 층을 에칭하기 위해 패터닝 마스크로서 사용될 수 있다. 도 10은 앞서 설명된 바와 같이 희생 층(202), 에칭 중단 층(110C), 유전체 층(110D), 및 에칭 중단 층(108)을 통해 비아 개구(210)를 에칭한 이후의 디바이스(200)를 도시한 것이다. 개구(210)는 유전체 층(104)에서 전도성 특징부(106)를 노출시킨다. 일부 실시예에 있어서, 개구(210)는 에칭(도시되어 있지 않음)에 의해 전도성 특징부(106) 내로 더 연장될 수 있다. 하드 마스크(254)는 이제 임의의 적절한 기법을 이용하여 제거되어 트렌치 개구(220 및 218)를 갖는 하드 마스크(204)를 노출시킨다. 후속하여, 도 11에 있어서, 희생 층(202)을 통해, 에칭 중단 층(110D)을 통해, 그리고 부분적으로 유전체 층(110C)을 통해 개구(220 및 218)를 연장시키기 위해 하나 이상의 추가적인 에칭이 사용될 수 있다. 따라서, 이중 다마신 개구는 트렌치 우선 방법을 이용하여 다수의 유전체 층에 형성된다.
도 12 및 도 13은 일부 실시예에 따라 전도성 재료로 개구(218, 220 및 210)를 충전하는 다양한 중간 단계를 도시한 것이다. 다음으로 도 12를 참고하면, 비아 개구(210)는 고 EM 저항 재료로 부분적으로 충전되어 전도성 특징부의 하부 부분(112B)을 형성한다. 예를 들어, 하부 부분(112B)은 Co, Ta, TaN 등을 포함하며, 비아 개구(210)의 적어도 약 20%는 고 EM 저항 재료로 충전된다. 일 실시예에 있어서, 비아 개구(210)의 약 20% 내지 약 40%는 고 EM 저항 재료로 충전된다. 하부 부분(112B)의 성막은 무전해 도금을 포함할 수 있다. 이러한 실시예에 있어서, 개구(210)에 의해 노출되는 전도성 특징부(106)는 무전해 도금 프로세스 동안 핵형성 사이트(nucleation site)를 제공하여, 시드 층(seed layer)의 성막 없이 고 EM 저항 재료의 보텀 업 성장(bottom up growth)을 가능하게 한다. 무전해 도금 방법에서는, 유전 재료 상의 적절한 핵형성 사이트의 부족으로 인해 노출된 유전 표면[예컨대, 개구(220 및 218)의 하부 표면] 상에 전도성 재료가 성막되지 않는다. (예컨대, 시드 층 없이) 이러한 도금 방법을 이용함으로써 그리고 앞서의 높이까지 하부 부분(112B)을 형성함으로써, 결과적인 전도성 특징부(112)에서 보이드를 제거할 수 있다(또는 적어도 감소시킴)는 것을 확인하였다.
도 13에 있어서, 트렌치 개구(218), 트렌치 개구(220) 및 비아 개구(210)의 나머지는 전도성 재료로 충전되어 전도성 특징부(112) 및 전도성 라인(120)을 형성한다. 예를 들면, CVD, PECVD 또는 다른 증착 프로세스에 의해 예컨대 TaN, TaO, TiN, TiO 등을 포함하는 개구(218, 220 및 210)에 전도성 배리어 층(120A 및 112C)이 형성된다. 전도성 특징부(112) 및 전도성 라인(120)은, 구리, 알루미늄(Al), 알루미늄 구리 합금(AlCu), 금, 티타늄, 코발트, 일 합금, 또는 다른 전도성 재료와 같은 전도성 재료로 개구를 충전함으로써 생성된다. 일부 실시예에 있어서, 전도성 특징부(112) 및 전도성 라인(120)은, 예컨대 전기화학적 도금(ECP; electrochemical plating), 전기도금, 무전해 도금 또는 다른 프로세스를 통해 형성된다. 이러한 실시예에 있어서, 시드 층(도시되어 있지 않음)은 예컨대 원자 층 증착에 의해 전도성 배리어 층(120A/112C) 위에 형성된다. 시드 층은 도금 프로세스를 위한 핵형성 사이트를 제공한다. 우선 고 EM 저항 재료(112C)로 비아 개구(210)를 부분적으로 충전함으로써, 전도성 특징부(112)의 나머지 부분을 형성하는 종횡비는 낮아지며, 이에 따라 도금 동안 보이드의 형성 위험이 감소되고 결과적인 전도성 특징부의 EM 특징이 개선된다.
일부 실시예에 있어서, 전도성 재료(120B 및 112D)가 형성되어 개구(218 및 220)를 넘쳐 흐른다. 이러한 과도 충전(overfilling)은, 예컨대 개구(218 및 220)가 완전히 충전되었음을 보장하기 위해 사용된다. 잉여 재료는 연삭, 화학 기계적 연마(CMP; Chemical Mechanical Polish), 연마, 에칭 또는 다른 삭감 프로세스에 의해 제거된다. 잉여 재료의 제거에 의해 또한 하드 마스크(204)가 제거될 수 있으며, 일부 실시예에서는 심지어 희생 층(202)이 원하는 깊이로 감소되게 된다. 평탄화 이후에, 전도성 특징부(112) 및 전도성 라인(120)의 상부 표면은 희생 층(202)의 상부 표면과 함께 실질적으로 평탄하게 된다.
도 14 내지 도 16은 일부 실시예에 따라 다층 유전체(multilayer dielectric)를 형성하는 다양한 중간 단계를 도시한 것이다. 도 14에 있어서, 희생 층(202)은 예컨대 에칭 프로세스를 이용하여 제거된다. 상기 에칭 프로세스는, 에칭 중단 층(110C) 또는 전도성 라인(120)/전도성 특징부(112)보다 빠른 속도로 희생 층(202)을 선택적으로 에칭하는 화학적 에천트(etchant)를 이용하는 것을 포함할 수 있다. 따라서, 에칭 중단 층(110C)은 희생 층(202)을 제거하는 동안 아래에 위치하는 유전체 층[예컨대, 층(110D)]의 추가적인 에칭을 방지하기 위해 사용될 수 있다. 희생 층(202)의 제거에 의해 전도성 라인(120) 및 전도성 특징부(112)의 상부 측벽이 노출된다.
도 15에 있어서, 강화 층(110B)이 에칭 중단 층(110D) 위에 성막되며, 강화 층(110B)은 전도성 특징부(112)/전도성 라인(120)의 측벽을 따라 연장될 수 있다. 강화 층(110B)은 유전체 층(110D)보다 양호한 구조적 완결성을 갖는 유전 재료를 포함할 수 있다. 예를 들면, 강화 층(110B)은 일 실시예에서 USG를 포함한다. 강화 층(110B)의 성막 프로세스에 의해, 이웃한 특징부들[예컨대, 전도성 특징부(112) 및 전도성 라인(120)] 사이의 종횡비가 높은(예컨대, 1보다 큼) 영역에서 보이드(116)가 형성될 수 있다. 예를 들어, 강화 층(110B)의 성막은 CVD 등과 같은 불량 단계 커버 등각 프로세스(poor step coverage conformal process)를 포함할 수 있다. 보다 구체적으로, 강화 층(110B)의 재료에 의해 개구의 비교적 큰 종횡비의 결과로서 개구의 하부 및 측벽을 따라서 형성하는 것보다 더 빠르게 상측 부분에서 전도성 특징부(112)/전도성 라인(120) 사이에 개구가 형성될 수 있다. 이러한 프로세스는 개구의 상측 부분의 에지에서 오버행(overhang)의 형성을 유발하며, 성막 프로세스가 계속됨에 따라 상기 오버행은 합쳐져, 개구를 밀봉하고 보이드(116)를 형성한다. 보이드(116)는 강화 층(110B)의 k 값을 저하시켜, 유리하게는 전도성 특징부들 사이에서 기생 용량(parasitic capacitance)을 감소시킨다. 종횡비가 더 낮은 영역에서는 보이드가 형성되지 않을 수 있고, 강화 층(110B)은 에칭 중단 층(110C)의 상측 표면 상에서 두께(T7)로 형성될 수 있다. 일부 실시예에 있어서, 두께(T7)는 보이드(116)의 형성을 용이하게 하기 위해 이웃한 전도성 특징부들 사이의 거리에 따라 좌우될 수 있다. 예를 들어, 전도성 라인(120)과 전도성 특징부(112) 사이의 간격이 약 20 옹스트롬일 때, 두께(T7)는 약 10 옹스트롬일 수 있다(예컨대, 상기 간격의 폭의 절반임). 도 15에 추가로 제시되는 바와 같이, 강화 층(110B)은 전도성 특징부(112)/전도성 라인(120)의 상부 표면을 덮도록 성막될 수 있지만, 다른 실시예에서는 상기 상부 표면이 단지 부분적으로만 덮일 수도 있고 덮이지 않을 수도 있다.
후속하여, 도 16에 있어서, ELK 층(110A)이 임의의 적절한 방법(예컨대, CVD)을 이용하여 강화 층(110B)의 상부 표면 위에 성막된다. 일부 실시예에 있어서, ELK 층(110A)은 다양한 전도성 특징부를 둘러싸는 유전 재료의 k 값을 낮추기 위해 사용되어, 유리하게는 기생 용량을 감소시킨다. ELK 층(110A)이 성막된 이후에, 전도성 특징부(112) 및 전도성 라인(120)을 노출시키기 위해 평탄화 프로세스[예컨대, CMP, 에치 백(etch back) 등]가 사용될 수 있다. 따라서, 전도성 특징부(112) 및 전도성 라인(120) 주위에 다층형 유전체 층(110)이 형성될 수 있다. 유전체 층(110)은, 디바이스(200)의 구조적 완결성을 개선하기 위해 전도성 특징부의 측벽을 따라 연장되는 강화 층(110B)을 포함한다. 다층 유전체(110)의 k 값을 낮추기 위해 ELK 층(110A) 및 보이드(116)가 또한 형성될 수 있다.
도 17 및 도 18은 전도성 특징부(112) 및 전도성 라인(120) 위에서의 비평탄 보호 층(114)의 형성을 도시하고 있다. 우선, 도 17에 있어서, 강화 층(110B) 및 ELK 층(110A)이 에치 백되어, 강화 층(110B) 및 ELK 층(110A)의 상부 표면은 전도성 특징부(112) 및 전도성 라인(120)의 상부 표면보다 낮아지게 된다. 다음으로, 도 18에 있어서, 보호 층(114)이 임의의 적절한 프로세스(예컨대, CVD, PECVD 등)를 이용하여 강화 층(110B), ELK 층(110A), 전도성 특징부(112) 및 전도성 라인(120) 위에 성막된다. 일부 실시예에 있어서, 보호 층(114)이 전도성 특징부(112) 및 전도성 라인(120)의 적어도 상측 측벽을 따라 연장된다. 앞서 설명한 바와 같이, 비평탄 보호 층을 이용함으로써, 보호 층(114) 내에서의 전도성 특징부(112)/전도성 라인(120)의 전도성 재료에 대한 이온 확산 거리가 증가하게 되어, 디바이스 성능이 개선된다(예컨대, TDDB 성능이 개선됨).
도 19는 다양한 실시예에 따라 반도체 디바이스를 형성하기 위한 예시적인 프로세스 흐름을 도시한 것이다. 단계(302)에 있어서, 비아 개구[예컨대, 개구(210)]가 하나 이상의 유전체 층[예컨대, 유전체 층(110) 및/또는 다층 유전체(110A 내지 110D)]에 형성된다. 상기 비아 개구는 아래에 위치하는 전도성 특징부[예컨대, 전도성 특징부(106)]를 노출시킨다. 단계(304)에 있어서, 트렌치 개구[예컨대, 개구(218)]가 하나 이상의 유전체 층에 형성되고 비아 개구에 연결된다.
단계(306) 내지 단계(310)에 있어서, 이중 다마신 전도성 특징부[예컨대, 전도성 특징부(112)]가 형성된다. 단계(306)에 있어서, 비아 개구의 적어도 약 20%가 예컨대 무전해 도금을 이용하여 고 EM 저항 재료[예컨대, 하부 부분(112B)의 재료]로 충전된다. 단계(308)에 있어서, 전도성 배리어 층[예컨대, 전도성 배리어 층(112C)]이 트랜치 개구/비아 개구의 측벽 상에 그리고 고 EM 저항 재료 상에 성막된다. 단계(310)에 있어서, 트랜치 개구 그리고 비아 개구의 나머지가 고 EM 저항 재료와는 상이한 전도성 재료(예컨대, 구리)로 충전된다.
일부 실시예에 있어서, 이러한 프로세스 흐름은 단계(312)로 계속될 수 있으며, 여기서는 하나 이상의 유전체 층의 희생 층 부분[예컨대, 희생 층(202)]이 제거된다. 단계(314)에 있어서, 강화 층[예컨대, 강화 층(110B)]이 이중 다마신 전도성 특징부의 측벽을 따라 성막될 수 있다. 강화 층의 성막은, 이웃한 특징부들 사이의 간격이 높은 종횡비를 나타내는 영역에 있어서 강화 층에서의 보이드[예컨대 보이드(116)]의 형성을 포함할 수 있다. 단계(316)에 있어서, ELK 층[예컨대, ELK 층(110A)]이 강화 층 위에 성막된다. 일부 실시예에 있어서, 이러한 프로세스 흐름은 단계(314)로 더 계속될 수 있으며, 여기서는 하나 이상의 유전체 층의 상부 표면이 리세스(recess)된다. 단계(316)에 있어서, 비평탄 보호용 에칭 중단 층[예컨대, 에칭 중단 층(114)]이 하나 이상의 유전체 층 및 이중 다마신 전도성 특징부 위에 형성된다. 상기 비평탄 보호용 에칭 중단 층은 이중 다마신 전도성 특징부의 측벽을 따라 더 연장될 수 있다.
따라서, 앞서 설명한 실시예에서와 같이, 상호접속 층은 이중 다마신 구조를 갖는 전도성 특징부를 적어도 포함한다. 전도성 특징부의 비아 부분의 하부는 고 EM 저항 재료(예컨대, Co, Ta, TaN 등)로 형성될 수 있다. 일부 실시예에 있어서, 하부 비아 부분은 전도성 특징부의 비아 부분의 총 두께의 적어도 약 20%를 차지한다. 앞서 설명한 바와 같이 비아 부분의 하부를 구성함으로써, 예컨대 전도성 특징부에서의 보이드의 형성을 감소시켜, 개선된 EM 특징 및 디바이스 성능이 달성될 수 있다는 것을 확인하였다. 추가적으로, 강화 층은 전도성 특징부의 라인 부분의 측벽에 배치될 수 있다. 강화 층은 상호접속 층의 구조적 완결성을 개선시킬 수 있으며, 보이드 및/또는 ELK 층은 상호접속 층의 유전 상수를 낮추기 위해 강화 층 위에 증착될 수도 있고/있거나 강화 층 내에 형성될 수도 있다. 더욱이, 보호용 에칭 중단 층이 전도성 특징부 위에 성막될 수 있다. 상기 보호용 에칭 중단 층은 비평탄형일 수 있으며, 전도성 특징부의 상측 측벽을 따라 연장되어 에칭 중단 층 내에서 이온 확산 거리를 증가시킴으로써 디바이스 성능을 개선시킨다.
일 실시예에 따르면, 반도체 디바이스는 유전체 층 내의 제1 전도성 특징부, 그리고 유전체 층 위에 있으며 제1 전도성 특징부에 전기적으로 연결되는 제2 전도성 특징부를 포함한다. 제2 전도성 특징부는 이중 다마신 구조를 더 포함하며, 제2 전도성 특징부의 라인 부분 및 비아 부분 양자 내에서의 상부 부분을 포함하고, 제2 전도성 특징부의 비아 부분에서의 하부 부분을 포함한다. 상기 하부 부분은 상부 부분과 상이한 전도성 재료를 포함하며, 하부 부분의 두께는 제2 전도성 특징부의 비아 부분의 총 두께의 적어도 약 20%이다.
다른 실시예에 따르면, 디바이스는 제1 전도성 특징부를 포함하는 제1 로우 k 유전체 층, 제1 로우 k 유전체 층 위의 제2 로우 k 유전체 층, 제2 로우 k 유전체 층 위의 강화 층, 그리고 강화 층 위의 제3 로우 k 유전체 층을 포함한다. 제3 로우 k 유전체 층은 강화 층보다 낮은 유전 상수를 갖는다. 상기 디바이스는 또한 제2 로우 k 유전체 층, 강화 층 및 제3 로우 k 유전체 층을 관통하여 연장되는 제2 전도성 특징부를 포함한다. 강화 층의 일부는 제3 로우 k 유전체 층과 제2 전도성 특징부 사이에 배치된다. 상기 제2 전도성 특징부는 전도성 라인, 전도성 라인에 원만하게 연결되는 상부 전도성 비아 부분, 상부 전도성 비아 부분 및 전도성 라인의 측벽 상의 전도성 배리어 층, 그리고 상부 전도성 비아 부분과 상이한 재료를 포함하는 하부 전도성 비아 부분을 포함한다. 전도성 배리어 층은 상부 전도성 비아 부분과 하부 전도성 비아 부분 사이에 배치된다.
또 다른 실시예에 따르면, 반도체 디바이스를 형성하기 위한 방법은, 하나 이상의 유전체 층에서 비아 개구를 패터닝하는 단계, 그리고 하나 이상의 유전체 층에서의 비아 개구에 연결되는 트렌치 개구를 패터닝하는 단계를 포함한다. 비아 개구는 하나 이상의 유전체 층 아래에 제1 전도성 특징부를 노출시킨다. 상기 방법은, 하나 이상의 유전체 층에 있고 제1 전도성 특징부에 전기적으로 연결되는 제2 전도성 특징부를 형성하는 단계를 포함한다. 제2 전도성 특징부를 형성하는 단계는, 제1 전도성 재료로 비아 개구의 적어도 약 20%를 무전해 도금하는 것, 제1 전도성 재료 위에 전도성 배리어 층을 성막하는 것, 그리고 제1 전도성 재료와는 상이한 제2 전도성 재료로 비아 개구의 나머지 부분 및 트렌치 개구를 충전하는 것을 포함한다.
이상은, 당업자가 본 개시내용의 양태를 보다 양호하게 이해할 수 있도록 몇 가지 실시예의 특징을 개괄하고 있다. 당업자라면, 여기에 도입된 실시예와 동일한 목적을 달성하기 위해 및/또는 동일한 장점을 달성하기 위해, 다른 프로세스 및 구조를 설계 또는 변형하기 위한 기초로서 본 개시내용을 용이하게 이용할 수 있다는 것을 이해할 것이다. 당업자라면 또한 이러한 등가의 구성이 본 개시내용의 사상 및 범위로부터 벗어나지 않는다는 것, 그리고 당업자가 본 개시내용의 사상 및 범위로부터 벗어나지 않으면서 다수의 변경, 대체 및 변형을 행할 수 있다는 것을 이해할 것이다.

Claims (10)

  1. 반도체 디바이스로서,
    유전체 층 내의 제1 전도성 특징부;
    유전체 층 위에 있고 상기 제1 전도성 특징부에 전기적으로 연결되는 제2 전도성 특징부로서, 상기 제2 전도성 특징부는 이중 다마신 구조를 포함하며,
    상기 제2 전도성 특징부는 또한,
    상기 제2 전도성 특징부의 라인 부분 및 비아 부분 양자 내에 있는 상부 부분; 및
    상기 제2 전도성 특징부의 비아 부분에 있는 하부 부분으로서, 상기 하부 부분은 상기 상부 부분과 상이한 전도성 재료를 포함하며, 상기 하부 부분의 두께는 상기 제2 전도성 특징부의 비아 부분의 총 두께의 적어도 20%인 것인 상기 하부 부분
    을 포함하는 것인, 상기 제2 전도성 특징부; 및
    상기 제2 전도성 특징부에 인접한 제3 전도성 특징부;
    상기 유전체 층 위의 강화 층으로서, 상기 강화 층은 상기 제2 전도성 특징부와 상기 제3 전도성 특징부 사이에 배치된 보이드(void)를 포함하는 것인, 상기 강화 층;
    상기 제2 및 제3 전도성 특징부들의 상측 측벽을 따라 연장되고 상부 표면 상에 있는 보호용 에칭 중단 층
    을 포함하는 것인, 반도체 디바이스.
  2. 제1항에 있어서, 상기 제2 전도성 특징부는 상기 상부 부분의 측벽 상에 배치되는 전도성 배리어 층을 더 포함하며, 상기 전도성 배리어 층은 또한 상기 상부 부분과 상기 하부 부분 사이에 배치되는 것인 반도체 디바이스.
  3. 제1항에 있어서, 상기 상부 부분은 구리를 포함하며, 상기 하부 부분은 코발트, 탄탈, 탄탈 질화물 또는 이들의 조합을 포함하는 것인 반도체 디바이스.
  4. 제1항에 있어서, 상기 유전체 층 위로 상기 하부 부분의 두께는 상기 비아 부분의 총 두께의 20% 내지 40%인 것인 반도체 디바이스.
  5. 제1항에 있어서, 상기 하부 부분은 상기 제1 전도성 특징부 내에 부분적으로 배치되는 것인 반도체 디바이스.
  6. 제1항에 있어서,
    상기 강화 층은 상기 제2 전도성 특징부의 라인 부분의 측벽 상에 적어도 부분적으로 배치된 것인, 반도체 디바이스.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 반도체 디바이스를 형성하는 방법으로서, 상기 방법은,
    하나 이상의 유전체 층에 비아 개구를 패터닝하는 단계로서, 상기 비아 개구는 상기 하나 이상의 유전체 층 아래에서 제1 전도성 특징부를 노출시키는 것인 상기 비아 개구 패터닝 단계;
    상기 하나 이상의 유전체 층에 트렌치 개구를 패터닝하는 단계로서, 상기 트렌치 개구는 상기 비아 개구에 연결되는 것인 상기 트렌치 개구 패터닝 단계;
    상기 하나 이상의 유전체 층에 있는 제2 전도성 특징부와 제3 전도성 특징부를 형성하는 단계로서, 상기 제2 전도성 특징부는 상기 제1 전도성 특징부에 전기적으로 연결되고, 상기 제2 전도성 특징부를 형성하는 단계는,
    제1 전도성 재료로 상기 비아 개구의 적어도 20%를 무전해 도금하는 것,
    상기 제1 전도성 재료 위에 전도성 배리어 층을 성막하는 것, 그리고
    상기 제1 전도성 재료와 상이한 제2 전도성 재료로 상기 비아 개구의 나머지 부분 및 상기 트렌치 개구를 충전하는 것
    을 포함하는 것인, 상기 제2 전도성 특징부와 제3 전도성 특징부를 형성하는 단계;
    상기 제2 전도성 재료의 상부 표면보다 낮아지도록 상기 하나 이상의 유전체층들의 상부 표면을 리세싱하는 단계;
    상기 하나 이상의 유전체 층 위에 강화 층을 성막하는 단계로서, 상기 강화 층을 성막하는 단계는 상기 제2 전도성 특징부와 상기 제3 전도성 특징부 사이에 있는 상기 강화 층 내에 보이드(void)를 형성하는 단계를 포함하는 것인, 상기 강화 층을 성막하는 단계; 및
    상기 제2 전도성 재료 및 상기 하나 이상의 유전체층들의 상부 표면들 상에 보호용 에칭 중단 층을 성막하는 단계로서, 상기 보호용 에칭 중단 층은 상기 제2 및 제3 전도성 특징부들의 상측 측벽을 따라 연장되는 것인, 상기 보호용 에칭 중단 층을 성막하는 단계
    를 포함하는 것인 방법.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10340182B2 (en) * 2015-11-30 2019-07-02 International Business Machines Corporation Enhanced via fill material and processing for dual damscene integration
US9899256B2 (en) * 2016-06-29 2018-02-20 International Business Machines Corporation Self-aligned airgaps with conductive lines and vias
KR20180030280A (ko) * 2016-09-12 2018-03-22 삼성전자주식회사 배선 구조체를 갖는 반도체 소자
US10256143B2 (en) * 2016-12-14 2019-04-09 Taiwan Semiconductor Manufacturing Co., Ltd. Replacement contacts
US10304772B2 (en) 2017-05-19 2019-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with resistive element
JP6965928B2 (ja) * 2017-06-29 2021-11-10 株式会社村田製作所 高周波モジュール
US10485111B2 (en) * 2017-07-12 2019-11-19 Globalfoundries Inc. Via and skip via structures
US10777452B2 (en) * 2017-09-14 2020-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure having top and bottom vias with a barrier layer therebetween and a dielectric spacer at the bottom via
US10515852B2 (en) 2017-11-09 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with resistive element
US10340183B1 (en) * 2018-01-02 2019-07-02 Globalfoundries Inc. Cobalt plated via integration scheme
US20190363048A1 (en) * 2018-05-22 2019-11-28 Lam Research Corporation Via prefill in a fully aligned via
US11004794B2 (en) 2018-06-27 2021-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Partial barrier free vias for cobalt-based interconnects and methods of fabrication thereof
US11024537B2 (en) 2019-08-09 2021-06-01 Applied Materials, Inc. Methods and apparatus for hybrid feature metallization
US11114374B2 (en) * 2019-08-22 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Graphene enabled selective barrier layer formation
US11217481B2 (en) * 2019-11-08 2022-01-04 International Business Machines Corporation Fully aligned top vias
KR20220108864A (ko) 2021-01-27 2022-08-04 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US20220367204A1 (en) * 2021-05-12 2022-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US20230067493A1 (en) * 2021-08-30 2023-03-02 International Business Machines Corporation Top via patterning using metal as hard mask and via conductor
US20230066861A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and methods of forming the same
US11876047B2 (en) * 2021-09-14 2024-01-16 International Business Machines Corporation Decoupled interconnect structures

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009302501A (ja) 2008-06-16 2009-12-24 Internatl Business Mach Corp <Ibm> 相互接続構造体およびその形成方法（エレクトロマイグレーション耐性強化のための相互接続構造体）
US20120248608A1 (en) 2011-04-01 2012-10-04 Hui Jae Yoo Self-forming, self-aligned barriers for back-end interconnects and methods of making same
US20150325515A1 (en) 2014-05-09 2015-11-12 Qualcomm Incorporated Via material selection and processing

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1385201B1 (en) * 2002-07-24 2012-09-05 Samsung Electronics Co., Ltd. Method of fabricating dual damascene interconnections of microelectronic device
KR100690881B1 (ko) 2005-02-05 2007-03-09 삼성전자주식회사 미세 전자 소자의 듀얼 다마신 배선의 제조 방법 및 이에의해 제조된 듀얼 다마신 배선을 구비하는 미세 전자 소자
US7276796B1 (en) * 2006-03-15 2007-10-02 International Business Machines Corporation Formation of oxidation-resistant seed layer for interconnect applications
US20090093100A1 (en) * 2007-10-09 2009-04-09 Li-Qun Xia Method for forming an air gap in multilevel interconnect structure
CN101903990B (zh) 2007-12-18 2013-11-06 杨秉春 嵌入式互连系统的形成方法、双重嵌入式互连系统的形成方法及集成电路装置的形成方法
US8232200B1 (en) 2011-03-18 2012-07-31 International Business Machines Corporation Methods of forming integrated circuit devices having damascene interconnects therein with metal diffusion barrier layers and devices formed thereby
JP5857615B2 (ja) 2011-10-17 2016-02-10 富士通株式会社 電子装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009302501A (ja) 2008-06-16 2009-12-24 Internatl Business Mach Corp <Ibm> 相互接続構造体およびその形成方法（エレクトロマイグレーション耐性強化のための相互接続構造体）
US20120248608A1 (en) 2011-04-01 2012-10-04 Hui Jae Yoo Self-forming, self-aligned barriers for back-end interconnects and methods of making same
US20150325515A1 (en) 2014-05-09 2015-11-12 Qualcomm Incorporated Via material selection and processing

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