CN101903990B - 嵌入式互连系统的形成方法、双重嵌入式互连系统的形成方法及集成电路装置的形成方法 - Google Patents

嵌入式互连系统的形成方法、双重嵌入式互连系统的形成方法及集成电路装置的形成方法 Download PDF

Info

Publication number
CN101903990B
CN101903990B CN200880121432.0A CN200880121432A CN101903990B CN 101903990 B CN101903990 B CN 101903990B CN 200880121432 A CN200880121432 A CN 200880121432A CN 101903990 B CN101903990 B CN 101903990B
Authority
CN
China
Prior art keywords
conductor
layer
sacrifice layer
contact openings
preparation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200880121432.0A
Other languages
English (en)
Other versions
CN101903990A (zh
Inventor
杨秉春
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Individual
Original Assignee
Individual
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Individual filed Critical Individual
Publication of CN101903990A publication Critical patent/CN101903990A/zh
Application granted granted Critical
Publication of CN101903990B publication Critical patent/CN101903990B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76862—Bombardment with particles, e.g. treatment in noble gas plasmas; UV irradiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1052—Formation of thin functional dielectric layers
    • H01L2221/1057—Formation of thin functional dielectric layers in via holes or trenches
    • H01L2221/1063—Sacrificial or temporary thin dielectric films in openings in a dielectric
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/906—Cleaning of wafer as interim step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种接触开口(例如一贯孔)的形成方法，其中在暴露形成于基板中的导体前，于开口底侧沉积一牺牲层，以避免对构成集成电路元件的材料产生损害与污染；所述暴露可于导体中形成、或不形成凹部。本发明也提供一种在导体中具有凹部的接触开口的形成方法，其中在暴露导体后、但在导体中形成凹部前沉积一牺牲层，以避免产生与凹部形成相关的主要损害和污染。通过在利用本发明所形成的接触开口上形成一沟槽特征，即可形成一双重嵌入特征。通过在本发明所形成的各种嵌入互连特征上进行其他嵌入式工艺步骤，可形成如单一嵌入平面连接柱、单一嵌入嵌入式连接柱、与具有平面连接柱或嵌入式连接柱的各种双重嵌入式互连系统。

Description

嵌入式互连系统的形成方法、双重嵌入式互连系统的形成方法及集成电路装置的形成方法
本申请主张享有于2007年12月18日提交的名称为“用于制造集成电路设备以增加完善性、性能和可靠性的高产出和高效能方法”美国临时专利申请案第61/014,686号的优先权，该专利申请的全部内容在此引用作为参考。 
技术领域
本发明一般是与集成电路元件的制造有关；特别是，本发明提供了一种进阶的嵌入式工艺(damascene process)。 
背景技术
近年来，许多元件制造商是利用嵌入式互连系统来进行集成电路元件的制造。相较于包括铝系合金层的沉积与其等离子刻蚀(亦即反应性离子刻蚀、干式刻蚀、或图案化刻蚀)的铝合金是互连的制造方式而言，嵌入式的制造方式则包括将导体填充至经等离子刻蚀的嵌入特征中，嵌入特征表面是衬以一传导衬层。在典型的嵌入式工艺中，是于嵌入特征中填充铜(Cu)以作为导体。 
虽然各种嵌入式工艺已用于微电子工业多年，但在已知嵌入式工艺中仍存在各种问题，例如集成电路(IC)元件效能、可靠度、成品率与产量等，而不断缩减的集成电路维度使这些问题更为显著。 
已知嵌入式工艺中所出现的许多这种问题都与已知嵌入式工艺对构成一嵌入式互连系统的材料(如层间介电层(ILD)、导体与传导衬层)产生污染与损害密切相关。在下文中将说明各嵌入式工艺的多种其他独特问题，包括污染与损害相关问题。 
在制造接触开口(例如用以形成单一和双重嵌入式互连系统而制造的贯 孔)制造工艺期间，当暴露位于接触开口的底侧(换言之，“在接触开口底部”以及“在连接柱底部”)的导体时便会发生材料损害与污染。除非另行指明，否则在本发明中，用语“在连接柱底部”即代表“在贯孔底侧”。 
暴露导体的第一个工艺为已知嵌入特征成形(damascene-feature-forming)工艺中的阻障层开启工艺(即连接柱开口工艺)，其中，当沉积于导体上方的介电层的最后部分(例如连接柱刻蚀终止层(via ESL)的最后部分)于一贯孔的底侧被蚀穿(例如“贯孔底部”)时，形成于基板的导体即暴露至反应性及具能量的环境。 
注意，嵌入特征(包括由本发明所制成，例如单一嵌入接触孔与包括沟槽和贯孔的双重嵌入特征)一般是通过嵌入特征成形工艺而形成于一介电层内，该介电层沉积于具有一下层导体的基板上。通过在嵌入特征中填充导体(无论是与形成于基板中的导体相同或不同的导体)，即可制造出多种嵌入式互连系统。 
填充至嵌入特征中的导体(即上层导体)与下层导体(其是已经形成于基板中的最上方的导体)都包括至少一种导体材料，其选自包括纯金属材料(如铜与钨)、合金材料(如铜合金与铝合金)、金属硅化物(如硅化镍)、金属氧化物(如二氧化锡)、金属氮化物(如氮化钽)、金属碳化物(如碳化钽TaC)、金属硼化物(如硼化钛TiB2)、金属碳氮化合物(如碳氮化钽TaNC)、以及经掺杂硅的群组。 
接触孔洞与贯孔是彼此相关的，在某些情况下，孔洞与开口可彼此交替；基板是一硅(Si)晶圆或一玻璃板、或其他材料本体(例如砷化镓晶圆)。基板也可包括其他非导体的元件，例如半导体元件(包括晶体管)。介电层包括单一介电材料层或多重介电层的复合物；多重介电层的复合物包括一或多层层间介电层(ILD)以及非层间介电层之一或多层其他介电层；每一层层间介电层包括一二氧化硅或一材料层，其中该材料层的介电常数低于二氧化硅。前述其他介电层各具有从包括盖层、介电质扩散阻障层、钝化层、化学机械 研磨(CMP)终止层以及刻蚀终止层(ESL)(例如连接柱刻蚀终止层(via ESL)与沟槽刻蚀终止层(trench ESL))的群组中所选出之一或多种功能。 
图1示例说明了一种已知双重嵌入特征，其连接柱刻蚀终止层(via ESL)105已经从连接柱的底侧(即连接柱底部)完全移除，因此，形成于基板中的最上方导体的上表面Mx(即101)会在阻障层开启工艺之后暴露。应注意，在本文中，此一导体也可称为下层导体。双重嵌入特征包括在介电层内所形成的沟槽119与接触开口(亦即贯孔117)，该介电层包括了层间介电层107、111以及其他非层间介电层的其他介电层105、109、113。在本文中，其他介电层105、109与113分别称为连接柱刻蚀终止层(via ESL)，沟槽刻蚀终止层(trench ESL)以及化学机械研磨终止层(CMP stop layer)。沟槽刻蚀终止层109的上表面构成了沟槽底部123，而化学机械研磨终止层113则构成场区域(field area)114。在这些其他介电层中每一层都具有如其名称所指的一或多种功能，如前文所述者。在连接柱底部未余留介电层的嵌入特征用于制造已知的双重嵌入式互连系统，其各具有一嵌入式连接柱或一平面连接柱。注意，如图1所示的嵌入特征可以用于以下将详细描述的本发明具体实施例。前述介电层105、107、109、111与113中每一层都可以是单一材料层或多重材料层的复合物。 
在形成具有平面贯孔或嵌入式贯孔的已知嵌入式互连系统时，需要在阻障层开启工艺期间完全移除贯孔底部的贯孔刻蚀终止层，因而下层导体Mx101的上表面通常会被无意地蚀除，而在阻障层开启工艺期间凹陷，如图1所示(见位置127处)。 
问题(1)由导体材料所产生的层间介电层污染：在通过阻障层开启工艺刻蚀导体101时，层间介电层107、111会受到构成导体Mx 101的材料污染，这是因为导体材料(例如：铜(Cu))会以刻蚀后残留物(post etch residues，PERs)的形式而在后续重新沉积，其富含于层间介电层121、125表面上的导体材料中。如果导体材料是铜，其可快速扩散到层间介电层材料中，因而产 生IC可靠性的问题(例如：介电击穿(dielectric breakdown))。即使导体材料包含不同于铜的金属，其迁移至层间介电层时仍会产生相同的问题。 
问题(2)由卤素与含卤素的化学物质所造成的污染和损害：其次，若在阻障层开启工艺中使用含卤素的化学物质，则导体Mx的表面127与内部部分115在阻障层开启工艺中会受到卤素原子的污染；当其发生于铜质导体的表面上时，会形成无法以热驱动蒸发机制所移除的铜卤化物，而对嵌入式互连系统的性能和可靠性产生不利影响。虽然在传导衬层沉积之前，可于预洁净工艺中使用化学物质较少的延长等离子(例如氢等离子与氨(NH3)等离子)来移除铜的卤化物中的卤素，但仍会对导体产生氢相关问题，例如氢化铜与氢氧化铜。由于层间介电层会暴露至预洁净工艺的化学物质中，因此含有氢的等离子都会对层间介电层产生问题，特别是对于低K的介电质，如FlareTM、SiLKTM、以及掺杂碳的硅酸盐玻璃。 
问题(3)已知嵌入特征成形工艺中阻障层开启工艺的化学物质选择有限：对于连接柱底部的下层导体(Mx)所产生的另一种损害为，若阻障层开启工艺中使用含氧的等离子化学物质，导体会发生氧化；这是因为在已知嵌入式工艺中，阻障层开启工艺使导体暴露至制成化学物质中。因此，在已知嵌入特征成形工艺的阻障层开启工艺中无法使用氧化的化学物质，即使其可提供多种有利价值(如良好的特征轮廓控制性以及高刻蚀率)。 
问题(4)难以移除持续产生的刻蚀后残留物(post etch residues，PERs)：在阻障层开启工艺期间，伴随着所不欲的导体材料回蚀的贯孔刻蚀终止层所产生的另一个问题在于移除持续产生且富含金属的刻蚀后残留物(例如：有机金属聚合物的残留物(如含Mx的元素的碳氢聚合物))有其困难性，例如湿式清洗化学物质而不产生例如底部切除(undercut)、ILD剥离(lift-off)、临界维度损失(CD loss)、导体腐蚀、以及有机金属的形成等问题。因此，在嵌入特征成形工艺中暴露下层导体会导致湿式清洗去除工艺缓慢、复杂且花费成本，亦使元件性能降低、产生无用的特征轮廓、降低元件可靠度、使产能 与元件的成品率降低。 
产生上述问题的根本原因是，在传统的阻障层开启工艺中完全移除了介电层的最后一层(即连接柱刻蚀终止层)。为缓解此问题，在已知嵌入特征成形工艺中已仔细进行连接柱开启工艺，以抑制导体的回蚀；然而，几乎不可能完全移除介电层而完全不回蚀导体Mx 101。因此，在本发明的范畴中，提出了一种可以避免或缓解前述问题的嵌入特征成形工艺。 
除上述问题之外，下文也说明了已知嵌入特征成形工艺所产生的已知嵌入式工艺的其他问题。在一已知嵌入式工艺中，如图1所示的嵌入特征供予后续的工艺步骤以于单一嵌入连接柱形成的情况中产生一连接柱、或在产生双重嵌入式互连系统的情况中产生连接柱以及比形成于基板中的下层导体101高一层(one-level)的上一层互连线路。 
已知嵌入式工艺所形成的连接柱主要可以区分为平面连接柱或是嵌入式连接柱。在嵌入式工艺的任何步骤中有意避免移除下方导体材料时是已形成已知的平面连接柱。然应注意，已知嵌入式工艺所形成的平面连接柱可能会无意地稍微嵌入基板的导体中，这是因为在前述已知嵌入特征成形工艺期间，无可避免地会回蚀到导体。 
参照图2A所示的已知双重嵌入式互连系统，其包括一平面连接柱(Vx203a)与一上层导体(Mx+1201)，两者都覆以一传导衬层205且形成于基板中所形成的下层导体Mx 101上方。然而，用于制造此一嵌入式互连系统的嵌入式工艺将产生下列许多问题。下文同时说明了具有平面连接柱的互连系统的其他潜在问题。 
问题(5)预洁净工艺的选择有限且效率不彰：一般而言，和缓的氢等离子预洁净工艺已于沉积传导衬层205之前进行，以移除连接柱底部的下层导体101上表面的污染物；其是因为任何一种增强的预洁净工艺(如氩气溅射)都会因喷溅射的导体材料(例如铜)而对嵌入特征表面产生污染。这表示由于有限的选择，在贯孔底部沉积传导衬层前该导体的表面无法充分洁净。嵌 入特征中不断缩减的临界维度会使和缓的预洁净工艺的问题更严重。；同时，任何延长的氢等离子预洁净工艺会损害层间介电层的材料(例如：FlareTM与SiLKTM)，因而使嵌入特征的临界维度(如沟槽的宽度和连接柱的直径)增大。 
问题(6)平面连接柱的电性与机械不佳问题：在用于产生具有平面连接柱的嵌入式互连系统的嵌入式工艺方案中，由于在预洁净工艺的后不再进一步移除平面连接柱203a底部的导体上表面的污染与损害物质，因此无法通过预洁净工艺移除的任何污染或损害可在传导衬层205与下方导体101间的边界线207处取得，如图2A中所示，因而产生电性问题(如较高的连接柱电阻)以及其他热应力-机械应力问题(如连接柱回拉)，其会因嵌入式工艺的升温循环与化学机械研磨工艺所造成的热应力与机械压力而更加恶化。 
问题(7)因形成空洞所致的平面连接柱断接的潜在问题：当连接柱(未示)中或下方导体101中因各种原因(例如铜的电迁移(EM))而形成空洞(见图2B)，会产生另一个问题。如图2B所示，当导体Mx 101内具有的空洞209的大小足以使连接柱203a自Mx断接时，平面连接柱便无法从Mx 101传载足够的电流至Mx+1201、或从Mx+1201到Mx 101。当晶粒(die)中未接地的空洞数量增加(如图2B所示)时，平面连接柱的断接问题就会变得更加严重。 
问题(8)平面连接柱潜在的低成品率与高生产成本问题：另外，由于前述因素，用于形成具有平面连接柱的互连系统的嵌入式工艺会面临低生产成品率的问题，这是造成高生产成本的主要原因之一。 
理想制造的嵌入式连接柱可消除与平面连接柱相关的前述问题(见图2C与图2D所示，其说明了一种具有理想制造的嵌入式连接柱的双嵌入式互连系统示例)。理想制造的嵌入式连接柱是指由理想嵌入式工艺所形成的连接柱，其不致对构成具嵌入式连接柱的嵌入式互连系统的材料造成明显的损害或污染。这种理想的嵌入式连接柱的形成亦属于本发明的范畴。 
由于在理想的嵌入式连接柱形成期间，任何存在于沿着如图2A所示的传导衬层205与下方导体101间的边界线207处的连接柱底部的损害和污染材 料都可以被实质移除，因而可消除前述电性性能不佳的问题。同时，将连接柱203b的顶端211延伸到Mx并以三维方式嵌入Mx中，也可显著地降低连接柱的机械脆弱度，特别是相较于以二维方式连接下方导体的平面连接柱而言。另外，即使在连接柱或导体中存在大空洞213(其大小与图2B所示的空洞209相同)，嵌入式连接柱仍可传载电流，如图2D所示，因而改善集成电路元件的可靠性。更甚者，当平面连接柱的电传导区域215的区域未接地(如图2E所示)，此区域将急遽减小。通过嵌入连接柱，即可增大电传导区域217，如图2F所示。 
然而，通过形成嵌入式连接柱已知嵌入式工艺难以形成理想的嵌入式连接柱。诸多可能原因之一为已知嵌入式连接柱形成工艺(亦即击穿工艺，punch-through process)会回蚀连接柱底部已经沉积好的传导衬层以及形成于基板中的导体的一部分，因而对构成嵌入式互连系统的材料造成污染和损害。除了损害与污染的问题之外，已知嵌入式工艺具有下述的其他固有问题。 
图3A至图3D说明了一种示例嵌入式工艺，其是选择以解释关于已知击穿工艺的损害与污染。在此示例工艺中，是通过溅射法来沉积传导衬层，其包括一传导扩散阻障层以及一粘着层；在已知嵌入式互连系统的制造中，溅射法是最广泛使用的PVD法其中之一。即使图3A至图3D所示的工艺与与业界中所使用的已知击穿工艺略有不同，但仍可于已知工艺中实施其许多工艺步骤。 
图3A所示为通过溅射方式(但未同时再次溅射)沉积于未接地的连接柱图样上的沉积传导扩散阻障层311。溅射方式通常会在连接柱117与沟槽119入口处分别形成外伸结构305与309，以及在连接柱底部形成厚阻障材料沉积层301。外伸结构通常会在连接柱底部侧壁303上与沟槽底部侧壁307上产生薄化的扩散阻障层，接着使铜扩散穿透其间。大量存在的外伸传导扩散阻障物质305、309以及连接柱底部处的厚传导扩散阻障材料301会造成高互连电阻的问题。 
为了解决因溅射沉积的传导扩散阻障层固有的顺向性(conformality)不佳所产生的问题，且为于下方导体中形成凹部以形成嵌入入式连接柱，在已知嵌入式工艺中是于传导衬层沉积期间或之后、或传导衬层沉积期间与之后进行各种加强的回蚀工艺。已经可以预期的是，加强的回蚀工艺将回蚀在305、309与301处的厚传导衬层，且回蚀(溅射)的材料是重新分布以使薄传导扩散阻障层303与307强化。 
然而，为形成连接柱而通过在连接柱底部的导体中形成凹部时，任何成长或已成长的传导衬层的加强回蚀会产生各种严重的问题，如图3B所示。 
问题(9)因物理损害导致所含物质的完善性损失：加强回蚀会因为对传导扩散阻障层作大幅度的严重轰击而伤害其完善性。同时，在蚀穿传导阻障层之后，加强回蚀会在阻障层薄化处局部形成微沟槽，例如沟槽底部角落323a与连接柱底部角落323b、323c；此问题是因一或多种因素而产生，例如材料表面不均匀分布的电荷、集中的离子流自外伸处反射而导向通道与沟槽的底部角落、以及基板上过度形成的偏压。举例而言，若构成介电层103的材料的键结力要明显弱于传导扩散阻障材料的键结力，则基板介电层103中的微沟槽323c的深度会变大；当形成时，这些微沟槽一旦形成，便可使铜扩散穿透其间而达介电层103与107。由于微沟槽通常都太窄且太深，因此后续以溅射方式所沉积的材料层(例如粘着层331，见图3C)无法将其共形地密封。沉积厚粘着层作为传导扩散阻障层，例如钽与氮化钽TaNx，以尝试密封该微沟槽可以增加整个互连系统的电阻。 
问题(10)因回蚀的材料所造成的污染：导体中形成一凹部的加强回蚀工艺的第二个问题在于，因回蚀的副产物所产生的污染会导致此层完善性的损失。由于此一回蚀工艺是于传导扩散阻障沉积期间或之后进行，因此回蚀工艺的副产物会重新沉积在阻障表面(例如含有扩散阻障311、ILD层103与107以及下方导体Mx 101的材料的复合物杂质粒子325)，如图3B所示。举例而言，若导体中含有铜，铜原子会自导体101回蚀并重新沉积在传导扩 散阻障层的表面而形成杂质粒子325；在此粒子325中的铜原子受到回蚀工艺中具有能量的离子的连续严重轰击而深入结合至传导扩散阻障层内。深入结合的铜原子极可能扩散穿过传导扩散阻障层而到达ILD层。在此情形下，ILD层的特性与完善性会逐渐恶化。 
问题(11)沟槽与连接柱入口处的磨面：进一步而言，增强的回蚀工艺会导致在沟槽入口区域329或在连接柱入口区域326处、或在此两者上的ILD层的(faceting)磨面。如第三B图所示，扩散阻障层系于沟槽入口处经磨面327。在沟槽入口329处的磨面会使邻近互连线路之间的距离减少，因而导致其间的电流泄漏与信号干扰增加。同时，在连接柱入口处的磨面可使相邻的连接柱(图中未示)彼此合并。 
问题(12)回蚀工艺的不均匀效果：在溅射沉积(PVD-成长)的传导扩散阻障层上进行回蚀工艺的另外一个问题在于其效果不稳定。具体而言，当嵌入特征(例如连接柱)的深宽比(aspect ratio)改变时，回蚀的效果(例如导体Mx 101中所形成的凹部的深度、微沟槽形成的严重程度、以及磨面的角度)会随基板上晶粒内的特征而改变，且这种改变是无法加以控制的。不均匀性的最明显效果为导致元件制程成品率严重降低，其与凹部深度的不均匀性有关；这是因为当回蚀所形成的凹部深度随连接柱而改变、导致传导扩散阻障层位于许多连接柱的底部穿透时，这些连接柱中所形成的最终连接柱会基于许多原因而呈现出无法容许的高连接柱电阻。 
在回蚀工艺的效果中的明显不均匀性是源于溅射沉积的传导扩散阻障层的顺向性的大幅变化，其对于晶粒中所形成的嵌入特征的深宽比变化极为敏感。应知与传导扩散层的顺向性不佳有关的拓扑异常(例如外伸结构305与309)对于回蚀工艺的结果有极为明显的影响。 
问题(13)阻障材料及其沉积方法的选择有限：传导扩散阻障层的沉积工艺从顺向性不佳的溅射沉积方法变成顺向性较高的对应方法有助于解决回蚀工艺效果中的明显不均匀性，这是因为顺向性较高的扩散阻障层的拓扑特 征并不会随着晶粒中形成的嵌入特征的深宽比改变而有太大的变异。另外，使用可改善传导扩散阻障层的顺向性的阻障沉积方式与产业界的技术趋势一致，该技术趋势是要求将导扩散阻障层尽可能的低厚度以及高度顺向性，以降低在嵌入特征中的传导衬层所占据的体积；这种理想材料层的其中一种为以等离子增强的原子层沉积(PEALD)方式所成长的钽碳氮化物(其可缩写为TaCN或TaNC)层。 
然而，用于形成具有嵌入式连接柱的嵌入式互连系统的已知嵌入式工艺(亦即击穿工艺)无法使用顺向性非常高的材料层作为传导扩散阻障层，这是因为沉积于沟槽底部123(见图1)上的高顺向性扩散阻障层可在沉积于连接柱底部表面127上的扩散阻障层被击穿时完全清除(由于在这两个位置的阻障厚度相同之故)；但是，在为减少整个互连系统的整体介电常数而未沉积沟槽ESL109的嵌入式工艺方案中，这是极度有问题的。在此情形下，填充于嵌入特征内的任何上层导体都会泄漏通过沟槽底部，从前述沟槽底部通过用以在该导体形成一凹槽的强度回蚀工艺会移除传导扩散阻障层会。 
因此，已知嵌入式工艺必须继续仰赖溅射沉积(PVD)方式来进行扩散阻障层沉积，以在沟槽底部123上沉积出比在连接柱底部表面127上更厚的膜层，以避免沟槽底部上的阻障层的损害，尽管所沉积扩散阻障的顺性向不佳会产生前述问题。 
在选择扩散阻障材料时，已知击穿工艺会产生其他潜在问题。通过使用具最高效能的传导扩散阻障层，扩散阻障层的厚度可达最小，因而在嵌入特征中可存在较大体积而供导体填充，其符合产业界的技术趋势。为增进传导扩散材料阻障层的效能，其必须包括具高键结力的材料；因此，已知技术中用于形成嵌入式连接柱的方式的明显问题在于，当材料的键结力增加时，要于连接柱底部击穿传导扩散阻障层更为困难，这表示在用于形成具嵌入式连接柱的互连系统的已知嵌入式工艺(亦即击穿工艺)中，无法使用高键结力的传导扩散阻障层，例如高氮浓度的氮化钽(如以PVD方式成长的TaNy，0.1 ≤y)以及以PEALD方式形成的TaCN层。 
提出一种能够提出一种能够在具嵌入式连接柱的形成中使用高顺向性且高效能的传导扩散阻障层而不会导致前述问题的嵌入式互连系统的可行方法是落于本发明的范畴中。 
问题问题(14)粘着层的导体-附着特性损失：关于已知嵌入式工艺的击穿方式的另一问题在于粘着层的沉积工艺期间会受到杂质污染。在图3C说明了沉积在传导扩散阻障层311上的粘着层331，其在作为嵌入式连接柱制造的准备步骤的凹部成形工艺步骤中已经加强回蚀。 
由于在已知嵌入式工艺中，用于材料层成长的大部分PVD工艺都使用高能量的离子种类，其通常会从位于成长层下方的膜层中汲取元素，并将元素加入成长层中；因此，成长于受复合杂质粒子325污染的传导扩散阻障层327上的粘着层331会轻易受到其所汲取的杂质粒子325的成分污染。 
因为粘着层在维持于一般高纯度状态时运作较佳，故，受污染的粘着层并无法有效吸附或抓取与其重迭的导体材料层334(例如铜种子)；因此，受污染的粘着层会产生导体层334的剥落或集结，如图3D所示。 
一旦在嵌入式工艺中发生种子层剥落或集结的情形，后续通过电化学工艺来进行导体沉积便会因电性路径不连续(例如受污染的粘着层上剥落或集结的铜种子层)而失效。 
在使用IC元件时，粘着层的污染也会导致铜互连的快速失效，这是因为粘着材料对于铜的吸附力丧失或降低，使得铜原子电子迁移(EM)变得更加容易发生。前述问题难以通过稍微改变已知嵌入式工艺的顺序与参数而获得解决。稍微改变已知嵌入式工艺的的例子可参考由Chung et al.提出的美国专利公开号第2005/0106865号专利，其中一传导扩散阻障层和一粘着层是连续地沉积，接着对这两层同时进行击穿工艺以在连接柱底部形成一凹部，然后沉积另一层粘着层。 
发明内容
本发明提供一种用于形成一接触开口的方法，其包括： 
a.于一基板上沉积一介电层，所述基板具有一导体，所述导体具有一厚度； 
b.于所述导体上的所述介电层内刻蚀一预备开口，其中所述刻蚀一预备开口是于所述导体暴露于所述预备开口的底部前停止，使得所述介电层的一部分保留于所述预备开口底部的所述导体上，所述预备开口具有一侧壁与一底部，所述刻蚀一预备开口是以使所述预备开口的所述底部的至少一部分覆盖于所述导体上的方式进行； 
c.在所述刻蚀一预备开口后，于所述介电层的表面上沉积一牺牲层，所述介电层的表面包括其上表面以及所述预备开口的所述侧壁与所述底部的表面； 
d.在所述沉积一牺牲层期间或之后、或在所述沉积一牺牲层期间与之后，进行回蚀以暴露位于所述预备开口底部的至少所述导体，所述暴露至少所述导体是单独移除存在于所述预备开口底部的基板上的材料而不在所述基板上形成一凹部，或移除存在于所述基板上的所述材料与位于所述预备开口底部的所述导体的至少一部分而至少于所述预备开口底部的所述导体中形成一凹部，所述牺牲层在所述暴露至少所述导体期间保护所述介电层的表面，除了构成所述预备开口的所述底部表面以外的部分；以及 
e.在所述暴露至少所述导体之后进行一残留物移除工艺，所述残留物移除工艺是单独移除在所述暴露至少所述导体期间所形成的残留物，或移除所述残留物与余留于所述介电层上的所述牺牲层的一部分， 
藉此形成了通过所述介电层的一接触开口，所述接触开口具有余留于其表面上的所述牺牲层的一部分，或不含余留于其表面上的牺牲层，无论是至少在在所述预备接触开口底部的所述导体中形成一凹部，或是未在所述所述 预备接触开口底部的所述导体中形成一凹部，且其在所述刻蚀一预备开口、所述暴露至少所述导体与所述残留物移除工艺期间避免发生对至少所述介电层的损害与污染。 
本发明又提供一种用于形成一接触开口的方法，其同时于一基板内所形成的一导体中形成一凹部，其包括： 
a.于一基板上沉积一介电层，所述基板具有一导体，所述导体具有一厚度； 
b.刻蚀一开口，其具有一侧壁与一底部，且通过沉积于所述导体上的所述介电层，所述刻蚀一开口因而暴露所述开口底部的所述导体，所述刻蚀一开口并未在所述导体中形成凹部，所述刻蚀一开口是以使所述开口的所述底部的至少一部分覆盖于所述导体上的方式进行； 
c.在所述刻蚀一开口后，至少于所述介电层的表面上沉积一牺牲层，所述介电层的表面包括其上表面以及所述开口的侧壁表面； 
d.在所述沉积一牺牲层期间或之后、或在所述沉积一牺牲层期间与之后，进行导体的回蚀以至少在位于所述开口底部的导体形成一凹部，所述形成凹部是从位于所述开口的底部的所述导体的上部移除污染物，所述牺牲层在所述至少在所述导体中形成凹部期间保护所述介电层的所述表面；以及 
e.在所述形成凹部之后进行一残留物移除工艺，所述残留物移除工艺是单独移除在所述形成凹部期间所形成的残留物，或移除所述残留物与余留于所述介电层上的所述牺牲层的一部分， 
藉此，通过所述介电层的一接触开口是与至少在位于所述接触开口底部的导体中所形成的一凹部一起形成，同时移除在所述刻蚀一开口期间引入所述导体的污染物，且同时至少在所述形成凹部期间保护至少所述介电层的所述表面不受污染和损害。 
本发明又提供一种用于形成一双重嵌入式互连系统的方法，所述双重嵌入式互连系统具有一嵌入式连接柱或一平面连接柱，所述方法包括： 
a.于一基板上沉积一介电层，所述基板具有一下层导体，所述下层导体具有一厚度；
b.刻蚀一预备双重嵌入特征，其包括在所述介电层内的一预备沟槽与一预备贯孔，其中所述刻蚀一预备贯孔是在所述下层导体暴露于所述预备贯孔的底部前停止，所述预备贯孔位于所述预备沟槽下方，各所述预备贯孔与所述预备沟槽具有一侧壁与一底部，所述刻蚀一预备双重嵌入特征是以使所述预备贯孔的所述底部的至少一部分覆盖于所述下层导体上的方式进行； 
c.在所述刻蚀一预备双重嵌入特征后，于所述介电层的表面上沉积一牺牲层，所述介电层的表面包括其上表面，以及所述预备沟槽与所述预备贯孔的所述侧壁与所述底部的表面； 
d.在所述沉积一牺牲层期间或之后、或在所述沉积一牺牲层期间与之后，进行回蚀以暴露位于所述预备贯孔底部的至少所述下层导体，所述暴露至少所述下层导体单独移除覆盖所述下层导体的材料，或移除覆盖所述下层导体的材料与在所述预备贯孔底部的所述下层导体的至少一部分，所述移除所述下层导体的至少一部分是至少于所述下层导体中形成一凹部，所述牺牲层在所述暴露至少所述下层导体期间保护介电层表面构成所述预备贯孔的底部以外的部分，在所述暴露至少所述下层导体期间，残留物是形成并余留在所述牺牲层上方； 
e.在所述暴露至少所述下层导体之后，进行一残留物移除工艺，藉以形成一最终双重嵌入特征，其包括一最终沟槽与一最终贯孔，其中所述残留物移除工艺单独移除所述残留物、或移除所述残留物与余留在所述介电层上方的所述牺牲层的至少一部分，藉此，所述最终双重嵌入特征是衬以所余留的牺牲层的至少一部分、或未衬以牺牲层； 
f.于所述最终双重嵌入特征上以及暴露于所述最终贯孔底部的所述下层导体的表面上沉积一或多层传导衬层，暴露于所述最终贯孔底部的所述下层导体是具有一凹部或不具凹部； 
g.在所述最终双重嵌入特征内、或在所述最终双重嵌入特征与所述最终贯孔底部的所述下层导体内所形成的所述凹部内填充一上层导体，于所述最终双重嵌入特征内填充所述上层导体是形成一种具有一平面贯孔的双重嵌入式互连系统，于所述最终双重嵌入特征与所述凹部内填充所述上层导体是形成一种具有一嵌入式连接柱的双重嵌入式互连系统； 
h.平面化所述上层导体的上表面，所述上层导体是形成高于所述下层导体的一上层互连线路， 
藉此一起形成了通过所述介电层的一双重嵌入式互连系统与高于所述下层导体的所述上层互连线路，其中所述双重嵌入式互连系统具有嵌入于所述下层导体中的一嵌入式连接柱或未嵌入于所述下层导体中的一平面连接柱，且其避免发生对所述介电层、所述传导衬层、所述下层导体与构成所述双重嵌入式互连系统的其他材料的损害与污染，实现了多种其他有利价值。 
通过本发明的较佳实施例，可克服、减轻、或避免已知嵌入式工艺中的至少一种前述问题，且本发明的较佳实施例提供了不同方法来使用牺牲层而形成嵌入特征与嵌入式互连系统。 
附图说明
本发明得以通过下列附图及详细说明，得以更深入的了解： 
图1说明了在进行一阻障开口工艺之后所形成的已知双重嵌入特征(现有技术)。 
图2A说明了以二维方式与下方导体接触的接地平面连接柱。 
图2B说明了电性路径的不连续性，其是以二维方式与下方导体接触的接地平面连接柱的问题之一。 
图2C说明了以三维方式与下方导体101接触的接地嵌入式连接柱。 
图2D说明了如何通过形成嵌入式连接柱来避免不连续的电性路径的问题。 
图2E说明了当连接柱未接地时，平面连接柱203a与下方导体101之间的导电通道215减少。 
图2F说明了将连接柱203b嵌入导体中，藉以增大未接地连接柱和下方导体101之间的导电通道217。 
图3A说明了以PVD方式在具有未接地连接柱的双重嵌入特征上方所沉积的沉积传导扩散阻障层的拓扑特征(现有技术)。 
图3B说明了在嵌入式工艺中，为击穿以PVD方式于具有未接地连接柱的双重嵌入特征上方已沉积的沉积传导扩散阻障层而进行的激进回蚀产生的潜在问题。 
图3C说明了在粘着层331的沉积期间可能发生的潜在问题(现有技术)。 
图3D说明了由受污染的粘着层所产生的的不连续种子层334的潜在问题。 
图4说明了本发明中通过执行刻蚀一预备双重嵌入结构的工艺而得的一示例预备双重嵌入特征，其中在该连接柱底部的连接柱刻蚀终止层(via ESL)于并未完全移除；该工艺包含等离子蚀刻与剥除工艺。 
图5A说明了本发明的一示例牺牲层，其包括三层子层，且其是沉积于一嵌入特征上，其中该嵌入特征具有位于连接柱底部的保留的连接柱刻蚀终止层(via ESL)。 
图5B说明了在本发明中，通过回蚀工艺而暴露连接柱底部的导体之后的情形。 
图5C说明了如何通过一示例选择性刻蚀机制而于残留物移除工艺化学中移除回蚀工艺的残留物。 
图5D说明了在本发明中形成于一接地连接柱底部的凹部511，沟槽侧壁与贯孔侧壁是被该牺牲层余留的子层503、505所覆盖。 
图6A说明了本发明中沉积在一双重嵌入特征上的牺牲层601，其中该双重嵌入特征是因形成沟槽与贯孔的ILD层的损害而产生临界维度(Critical  Dimension，CD)损失。 
图6B说明了在本发明中如何通过进行一或多次额外的回蚀工艺来调整牺牲层的顺向性，藉以使牺牲层601可恢复临界维度的损失。 
图7A是根据本发明而说明一传导扩散阻障701沉积在衬以牺牲层的保留子层503最终双重嵌入特征表面上、以及连接柱底部处的导体内凹部表面上。 
图7B说明了在本发明中于连接柱底部进行的衬层回蚀工艺所产生的薄化传导扩散阻障701。 
图7C说明了本发明中沉积于薄化传导阻障701上的粘着层705实例。 
图7D说明了本发明的一示例种子层709，其是以PVD方法而沉积于粘着层上，后续进行一种子层回蚀工艺以调整其顺向性。 
图8是根据本发明的一实施例，说明在回复CD损失之后用于制造具有一嵌入式连接柱的嵌入互连的嵌入式工艺流程实施例。 
附图标号： 
101导体                    103介电层 
105连接柱蚀刻终止层        107介电层 
109介电层                  111介电层 
113介电层                  114场区域 
115导体的内部部分          117贯孔 
119沟槽                    121介电层 
123沟槽底部                125介电层 
127表面                    201导体 
203a连接柱                 203b连接柱 
205传导衬层                207边界线 
209空洞                    211连接柱的顶端 
213空洞                    215电传导区域 
217电传导区域              301阻障材料 
303连接柱底部侧壁          305外伸结构 
307沟槽底部侧壁            309外伸结构 
311传导扩散阻障层          323a沟槽底部角落 
323b微沟槽                 323c连接柱底部角落 
325杂质粒子                326贯孔入口区域 
327传导扩散阻障层          329沟槽入口区域 
331粘着层                  334导体层 
401连接柱蚀刻终止层        503第一子层 
505第二子层                507第三子层 
511凹部                    513残留物 
601牺牲层                  701传导扩散阻障层 
704薄点                    705粘着层 
709种子层 
具体实施方式
在详细说明本发明之前，应知如非另行指明，否则本发明并不限于特定的IC元件，而是可以广泛地应用在其他相关的领域上。同时应知本文中所使用的专业术语只是为描述特定实施例之用，而非用以限制本发明的范畴。须注意的是，在本文与权利要求中所使用的单数形式“一”与“所述”亦包括复数的对应词汇“至少一”或“至少所述”，除非在上下文中清楚指明。因此，举例而言，“一前驱物”包括“至少一前驱物”，因而涵盖了包括了二或多种前驱物。如非另行指明，用于描述本发明或解释本发明的背景技术的附图并非以真实比例加以绘制。附图中的多种特征并非绘制以显示特征的实际形状或尺寸，而是用于说明与附图中所示的主题相关的一般概念。 
本发明一般是与集成电路元件的制造有关。本发明特别是关于为了以高成品率和高产率来制造具较佳效能与可靠性的进阶集成电路元件所需的方法、嵌入特征与嵌入式互连系统，其可避免或缓解构成嵌入式互连系统的材料的损害与污染，并可实现其他的技术优势。本发明较佳是应用于铜(Cu) 或铜合金互连，但也可应用于包含其他金属(例如铝与钨)、金属合金(例如铝-铜合金)与金属硅化物的其他互连，例如金属(例如铝与钨)、金属合金(例如铝-铜合金)与金属硅化物。 
以下参照本发明的具体实施例来说明用于形成双重嵌入式互连系统的嵌入式工艺，其中该双重嵌入式互连系统具有铜导体以作为基板(其具有任一种类的导体)上的互连材料。本发明也可以应用于其他的嵌入式互连系统，例如在元件区域上形成有钨柱以作为接触金属的单一嵌入接触。本发明另可应用于嵌入特征的制造，例如单一嵌入接触开口以及在接触开口底部的基板中所形成的下方导体内具有凹部或没有凹部的双重嵌入开口。本文所提出的具体实施例仅为说明产生与使用本发明的特定方式，因而并不限制本发明的范畴。 
图2C、图2D和图2F说明了具有以较佳实施例的嵌入式工艺(新颖嵌入式工艺)所产生的嵌入式连接柱的双重嵌入式互连系统的较佳实施例。用于形成此一嵌入式互连系统的具体实施例的新颖嵌入式工艺说明于图4至图8中。通过重复执行新颖嵌入式工艺，即可产生一多层嵌入式互连系统。如下文所述且如该领域技术人士所知，特定方法与互连系统结构的各种变化皆不背离本发明的精神与范畴。 
在实施例中，首先提出一种新颖嵌入特征形成(damascene-feature-forming)工艺，其属于新颖嵌入式工艺的一部分。此一新颖嵌入特征成形工艺包括：于基板上沉积一介电层；刻蚀一预备双重嵌入特征；在介电层的表面上沉积一牺牲层；暴露在基板底部的至少一导体；以及执行残留物移除工艺。 
前述的刻蚀一预备双重嵌入特征包括一等离子刻蚀工艺以及一去除工艺；等离子刻蚀工艺亦称为反应性离子刻蚀(RIE)、干式刻蚀、或图样化刻蚀工艺，其一般包括选自下述群组之一或多种工艺：沟槽刻蚀工艺、连接柱刻蚀工艺(亦即接触开口刻蚀工艺)、以及阻障开启(亦即连接柱开启)工艺。在新颖嵌入特征成形工艺中，等离子刻蚀工艺包括沟槽刻蚀工艺、连接柱刻 蚀工艺、以及不完全的阻障开启工艺；不完全的阻障开启工艺指的是位于连接柱底部的连接柱刻蚀终止层并未完全移除的等离子刻蚀工艺。在工艺的具体实施例中，去除工艺包括一灰化工艺或湿式洁净工艺(wet clean process)、或同时具备这两者；湿式洁净工艺会被执行来是用于移除刻蚀后残留物(post etch residue，PER)或灰化后残留物(post ashing residue，PAR)、或同时移除这两者，其使用一或多种湿式刻蚀剂。 
因此，在新颖嵌入特征成形工艺里，在执行预备双重嵌入特征(包含为完成之阻障开口工艺)之蚀刻步骤后，沉积于基板中所形成的下层导体上的介电层并不会被蚀穿于连接柱底部，以形成一预备贯孔(亦即预备接触开口)，其具有余留于连接柱底部上的一部分介电层，接着在该预备双重嵌入特征上沉积牺牲层，接着于连接柱底部暴露该导体。较佳为，介电层的余留部分是沉积在基板中所形成的导体表面上的一部分或全部连接柱刻蚀终止层。在该暴露导体的工艺中，该介电层的保留部分随后较佳地终将通过使用至少一种惰性气体的等离子溅射刻蚀工艺(其是多种异向性刻蚀技术的其中一种)来回蚀。 
图4说明了在执行预备双重嵌入特征蚀刻步骤后，余留在连接柱底部的薄连接柱刻蚀终止层(via ESL)105的薄部分401的示例预备双重嵌入特征，其是在形成于基板中的导体(亦即下层导体101)之后进行本发明的新颖嵌入特征形成工艺。由附图可知，一多重介电层的复合物沉积于具有下层导体(Mx，x＝0或x＞0)的基板上，其是形成于基板中最上方的导体。预备双重嵌入特征刻蚀工艺刻蚀了一预备沟槽119与一预备贯孔117，其稍后分别形成不同于Mx的上层互连线路(Mx+1)与连接柱(Vx)；预备贯孔的刻蚀早于沟槽的刻蚀，反之亦然。通过重复进行该新颖嵌入式工艺，可以制造多层相嵌互连系统。 
用以形成一预备双重嵌入特征的双重嵌入特征刻蚀工艺步骤是以使预备贯孔底部的至少一部分与下层导体重迭的方式进行。可使用一或多次等离子刻蚀工艺来刻蚀预备双重嵌入特征，其各使用选自下述群组的一或多种气体， 包括：氦、氩、氙、氪、氖、氢原子、氢分子、氮原子、氮分子、含一氧化碳、二氧化碳等化合物气体的氮、氧原子、氧分子、臭氧、与水的群组以及一主要刻蚀剂气体的群组中所选出的至少一种气体，其中该主要刻蚀剂气体的群组包括卤素气体、含有化合物气体但不含硫原子的卤素、含卤素的硫化物气体、以及不含卤素的硫化物气体。 
在本发明的各种较佳实施例中，牺牲层沉积于具有接触开口的嵌入特征的表面上，该接触开口主要用于保护构成该嵌入特征的介电层，使其不受到用以暴露接触开口底部的导体的工艺步骤所产生的污染与损害；牺牲层是在暴露位于接触开口底部的导体之前沉积。无论是在导体中形成或不形成凹部，皆可进行导体的暴露。嵌入特征包括单一嵌入贯孔(亦即接触开口)以及具有贯孔的预备双重嵌入特征。即使该导体已经在接触开口底部暴露超过一次以上，可在该嵌入特征上沉积牺牲层以避免其进一步受到将进一步暴露位于接触开口底部的导体的工艺的损害和污染。 
牺牲层在室温时是一固态材料层，其内部可具有孔洞或不具孔洞。根据牺牲层在目的上的定义，任何包括作为传导衬层的材料层都可以作为牺牲层，只要其主要目的是用于保护构成嵌入特征的介电层(例如ILD层)不受后续于接触开口底部暴露导体时所产生的污染与损害。应注意的是，传统的传导衬层的主要目的在于阻挡导体材料扩散通过其间而到其他位置，或用以抓取吸附导体材料、或同时进行这两项目的。由于在形成具嵌入式连接柱的嵌入式互连系统的已知嵌入式工艺(击穿工艺)中，部分传导衬层(特别是部分传导扩散阻障层)是在暴露连接柱底部的导体前就已经沉积，因此需要厘清牺牲层与传导扩散阻障层之间的差异。下文将进一步说明此一差异。 
相较于已知并未暴露在残留物移除工艺(将在随后的段落解释)的传导衬层，本发明中所使用的牺牲层(包括可以用来作为传导衬层的牺牲层)通常会暴露在残留物移除工艺，其是用以在暴露导体后移除残留在介电层表面上的残留物、或在暴露接触开口底部的下层导体之后仍余留的部分牺牲层或 残留物。对牺牲层进行残留物移除工艺使得牺牲层与本发明或已知嵌入式工艺中所使用的任何传导衬层有所差异。 
另外，可以在沉积牺牲层之后再彻底地移除牺牲层，也使得本发明牺牲层迥异于该传导衬层，该传导衬层的主要体积在沉积后维持不变直到利用它的嵌入式工艺结束。 
牺牲层在用于暴露下层导体的回蚀工艺后有余留，其都能进一步保护介电层不受残留物移除工艺后续工艺(例如残留物移除工艺、预洁净工艺以及传导衬层的沉积工艺)的环境所影响。 
牺牲层较佳为包括从包括硅、氧、碳、氮、氢、氟、氯、溴、碘、硼、磷、锗与砷的群组中所选出的一或多种元素；更具体而言，牺牲层是由各种硅化合物材料、未掺杂的硅材料、掺杂硅的材料，各种含锗材料、各种锗化合物材料、各种碳材料(如类钻石碳(DLC))、各种碳化合物材料、各种含硼材料、各种硼化合物材料、各种含磷材料、各种磷化合物材料、各种含砷材料、各种砷化合物材料、各种芳香烃聚合物、其他有机聚合物(如聚胺、有机硅氧烷与聚苯氨醚)中的其中一或多种材料所组成。 
硅化合物材料包括未掺杂的硅氧化物(例如氧化硅与二氧化硅)、经掺杂的硅氧化物(例如碳掺杂的硅酸盐玻璃、氢掺杂的氧化硅)、氟氧化硅、BSG、PSG、BPSG、有机硅玻璃、各种旋涂玻璃、具有化学键结硅的旋涂无机材料、具有化学键结硅的旋涂有机材料、具有化学键结硅的旋涂复合材料、硅的碳氧化物(如碳氧化硅)、含氢的硅碳氧化物、硅氮化物(如氮化硅与四氮化三硅)、含氢的硅氮化物、硅的氮氧化物(如氮氧化硅)、含氢的硅氮化物、硼化硅、硅的碳化物(如碳化硅)、硅的碳氮化物(如碳氮化硅)、含氢的硅碳氮化物、硅的碳氮氧化物(如碳氮氧化硅)、以及含氢碳氮氧硅化物的硅氧化合物(如碳氮氢氧化硅)。 
当传导衬层必须为导电性时，牺牲层即不需为导电性，其是因组成差异而致；此现象亦使牺牲层与传导衬层有所区别。 
牺牲层可包括具有固定特性的一单一材料层、在成长方向中具有逐渐改变特性的一材料层、或具有变化特性的多重材料层；这些特性包括晶相结构、微结构、顺向性、组成与材料性质。材料的特性(例如湿式刻蚀率与对离子轰击的抵抗性)主要是由材料的晶相结构、微结构与组成决定。通过调校材料沉积工艺的参数即可控制牺牲层的特性。较佳为，牺牲层包括具变化特性的多重材料层，且此多重材料层中每一层都构成牺牲层中的一子层。牺牲层使用从包括物理气相沉积法、化学沉积法及旋涂法的群组中所选出的一或多种方法而沉积；然而，较佳是使用化学沉积法(C/D)来沉积牺牲层例如等离子增强化学气相沉积法与原子层沉积法。必须注意的是，在本发明中化学沉积法主要是定义为使用一或多种气体前驱物的材料层沉积方法。C/D法的实例包括各种CVD方法与各种ALD方法。注意在本文中化学沉积法(C/D)的简写与临界维度(CD)的简写是不一样的。在本发明的一具体实施例中，有机金属硅化物(MO)气体可和含成孔剂的前驱物(porogen-containing precursor)一起用于化学沉积法(C/D)中，以形成具脆弱的低K值或脆弱的超低k(ULK)值材料的牺牲层。 
在沉积牺牲层之前，可进行从包括湿式洁净工艺、除气工艺、等离子洁净工艺、等离子致密化工艺、与硅烷化工艺的群组中所选出的一或多种预处理工艺以预处理介电层；若在残留物移除工艺之后仍有一或多层牺牲层子层余留，则需进行多次预处理工艺，以将其整合到嵌入式互连系统的最终结构里。 
在其他实施例中，在完成等离子刻蚀以形成一预备贯孔、或一预备贯孔与一预备沟槽之后，即可沉积牺牲层，而不进行嵌入特征成形工艺中的去除工艺，使得牺牲层可沉积在具有刻蚀后残留物(PER)或灰化后残留物(PAR)的嵌入特征上。当用于暴露导体的工艺以及移除所有余留牺牲层的残留物移除工艺都进行完毕，即可于其他实施例情况中去除刻蚀后残留物(PER)或灰化后残留物(PAR)。 
在另一实施例中，在连接柱底部以完全的阻障开启制程完全移除沉积于 基板上的所有介电层之后，即可于嵌入特征上沉积一牺牲层，因此可于连通柱底部暴露导体。接着暴露该导体以通过牺牲层在位于连通柱底部的导体上形成一凹部。例如在本发明具体实施例中，牺牲层是沉积在如图1所示的现有技术嵌入特征上。通过此方法，藉此方式可于形成凹部的步骤中避免介电层表面(例如贯孔与沟槽的侧壁)受到严重损伤与污染，即使这些由完全的阻障开启工艺所造成的损害与污染是如前述般无法避免。 
图5A说明了示例牺牲层，其由沉积于图4所示的预备嵌入特征上的三层子层所组成。牺牲层的第一子层503包括具高顺向性的氧化物薄层(厚度小于10nm，较佳为小于1nm)，例如任何品质的二氧化硅(SiO2)。第一子层是沉积以保护易受SiH4等离子或NH3等离子影响的ILD材料107、111，其中SiH4等离子或NH3等离子是形成于牺牲层的第二子层505所需的化学物质。除以二氧化硅层最为牺牲层的第一子层503之外，也可沉积任何其他适当的材料层以产生有利价值(例如CD回复)，其将于下文中详细说明。 
第二子层较佳为顺向性佳的氮化硅薄层(厚度小于10nm，最好是小于1nm)，以于用于暴露下方导体的回蚀完成后，使其厚度可于残留清除工艺的等向性湿式洁净化学或等向性干式刻蚀化学中均匀降低。在此较佳实施例中，选择利用牺牲层的第二子层的较低刻蚀率(低于欲沉积在第二子层上的第三子层的刻蚀率)。包括正形氧化层503的第一子层以及包括氮化硅(SiN)层505的第二子层的较佳沉积方法可以是ALD或其他进阶的化学沉积法(C/D)，其是用于以逐层方式成长材料层。必须注意的是，余留的连接柱刻蚀终止层401仍会保护下方导体Mx 101的表面，使其免受沉积牺牲层的子层的过程中所带来的可能损害与污染。 
牺牲层的第三子层507较佳是二氧化硅(SiO2)层，其是以多种CVD工艺(C/D法的变化方式)其中一种沉积而成，包括PECVD方法)。第三子层507在场区域(如图4所示的114处)与沟槽底部(如图4所示的123处)上具有比在连接柱底部(如图4所示的401处)更厚的厚度，因此在用于暴露 连接柱底部的下方导体的回蚀工艺期间，构成场区域与预备嵌入特征的沟槽底部的材料会受到牺牲层中第三子层的最佳保护。包括PECVD方法的CVD方法是用于沉积第三子层的较佳沉积方式，因为可利用CVD方法轻易地在场域和沟槽底部沉积出比沉积于连接柱底部区域者更厚的膜层，并避免在沟槽与连接柱入口周围沉积出外伸的沉积物，其与对应的PVD方式不同。理论上，在残留物移除工艺中，第三子层507在等向性湿式洁净化学或等向性干式刻蚀化学中展现出比牺牲层的第二子层505快速的刻蚀率。 
图5B绘示了已由用于暴露至少在连接柱底部的下层导体的回蚀工艺成形的嵌入特征的截面图；其中用语“至少”是用于涵盖连接柱未接地的情形。在此例中，通过回蚀工艺而暴露至少导体，无论在连接柱底部的其他基板材料是否已经暴露。在图5B所示的接地连接柱的情形中，则只有下层导体通过回蚀工艺而暴露。 
在此一较佳实施例中，暴露导体包括移除所有与下层导体重迭的材料，以及移除连接柱底部的下层导体的一部分，以于导体中形成一凹部511。在其他实施例中，暴露是单独移除暴露于导体上的材料，而不会在下层导体中形成任何凹部。 
应注意，虽然在此较佳实施例中，用来暴露导体的回蚀工艺是于沉积牺牲层之后才会进行，但是在其他实施例中，其也可在沉积牺牲层期间、或在沉积牺牲层期间与之后进行。 
在用于暴露至少下层导体的回蚀工艺期间，残留物513会形成并重新沉积在余留的牺牲层表面上。残留物513包括各种组成，例如Cu导体101的材料(当Mx 101包含Cu或Cu合金时)、连接柱刻蚀终止层105的元素、牺牲层的元素、ILD 103的元素(如果连接柱未接地，如图7A所示)、以及其与回蚀工艺的化学物之间反应所产生的副产物。 
在预备接触开口或双重嵌入特征上沉积一牺牲层后所进行的暴露导体工艺期间形成残留物，该残留物包括来自暴露于导体暴露工艺的材料表面的溅 射材料，以及来自导体暴露工艺化学物质或来自暴露于导体暴露工艺的材料表面、或两者的反应副产物。这些残留物通常停留在在导体暴露工艺后余留的牺牲层表面。 
图5B说明了原始牺牲层的余留子层正保护介电层免受污染物513、残留物、以及回蚀工艺的不良环境影响，其亦说明了牺牲层的第三子层507已经在凹部形成期间有效保护牺牲层的第一子层503和第二子层505，虽然其已于场区域和沟槽底部区域上磨面与薄化。 
为暴露至少下层导体而进行的回蚀工艺是通过一或多次等离子工艺而行，其各使用从包括氦、氩、氙、氪、氖、氢原子、氢分子、氮原子、氮分子、含氮的化合物气体、一氧化碳、二氧化碳、氧原子、氧分子、臭氧、与水的群组以及一主要刻蚀剂气体的群组中所选出的至少一种气体，其中该主要刻蚀剂气体的群组包括卤素气体、含有卤素但不含硫原子的化合物气体、含卤素的硫化物气体、以及不含卤素的硫化物气体。 
较佳为，为暴露至少下层导体而进行的回蚀工艺是通过一溅射刻蚀所进行，其使用从包括氦、氩、氪、氙与氖的群组中选出的一或多种惰性气体所组成的等离子，且恰从存在于下层导体上的材料被完全回蚀前的时刻开始进行。 
形成于预备贯孔底部的下层导体中的凹部深度范围是介于与下层导体材料的原子单层相当的深度以及与下层导体的厚度的100％相当的深度之间。较佳为，形成于连接柱底部的下层导体中的凹部深度范围较佳是介于下层导体的厚度的5％至50％之间。 
当用于暴露导体的回蚀工艺完成之后，是通过一湿式洁净工艺或一等离子洁净工艺、或两者而实施残留物移除工艺；也可以在回蚀工艺结束之后再执行残留物移除工艺。 
用于湿式洁净工艺的化学较佳为包括一或多种化学物质，其选自包括B2O3、Br2、CH3COOH、Ce(SO4)2、Ce(SO3)3、CrO3、CsOH、Cu(NO3)2、FeSO4、 FeCl3、Fe(NO3)3、H2O、H2O2、H2N4、H2SO4、H3PO4、HNO3、HF、H2S、HCl、HClO4、HI、HBr、I2、KI、KOH、KH2PO4、KMnO4、KNO3、K2Fe(CN)6、K2Cr2O7、K3Fe(CN)6、K4Fe(CN)6、NaOH、NaOCl、Na2HPO4、Na2O、Na2O2、NaNO2、NH3、NH4F、NH4OH、NH2(CH2)NH2、N2H8C2、NHF、N2H4、(NH4)2S2O4、O3、乙烯醇(vinylacetate)、乙二醇单甲基醚酯(dipropylene glycol monom ethyle theracetate)、乙烯-二氨(ethylene-diamine)、二溴乙烯(ethylenedibromide)、乙二酸(oxalic acid dihydrate)、无水草酸(anhydrous oxalic acid)、柠檬酸(citric acid)、三氯甲苯(benzotriazole)、丙酮(propanol)、儿茶酚(pyrocatechol)、甲基醇(polypropyleneglycol)、对苯醌(parabenzoquinon)、酒石酸(tartaric acid)、乙醇(ethanol)、甲醇(methanol)、与异丙醇(isopropanol)的群组。 
为残留物移除工艺而进行的等离子洁净工艺的化学包括从包括氦、氩、氙、氪、氖、氢原子、氢分子、氮原子、氮分子、含氮的化合物气体、一氧化碳、二氧化碳、氧原子、氧分子、臭氧、与水的群组以及属于一主要刻蚀剂气体的群组的气体中所选出的一或多种气体，其中该主要刻蚀剂气体的群组包括卤素气体、含有卤素但不含硫原子的化合物气体、含卤素的硫化物气体、以及不含卤素的硫化物气体。 
在一实施例中，残留物移除工艺会一起移除残留物513以及在用于暴露导体于连接柱底部的回蚀工艺后所余留的牺牲层整体或其一部分。在另一实施例中，残留物移除工艺只会单独移除残留物513，而不移除在回蚀工艺后所余留的任何牺牲层部分。 
一种较佳的残留物移除工艺为剥离(lifting-off)机制，亦即选择性刻蚀机制，如图5C所示。由于回蚀工艺所产生的副产物会重新沉积在第三子层上(亦即CVD的二氧化硅，SiO2)，因此残留物移除工艺最好能使用任何可以比溶解含氮化硅(SiN)的牺牲层上第二子层505更快溶解第三子层507的湿式刻蚀剂；举例而言，当使用氢氧化钾(KOH)溶液时，第三子层(在此实施例中即PECVD的二氧化硅，SiO2)的刻蚀率约为200A/min，而第二子层 (也就是氮化硅，SiN)的刻蚀率约为2A/min。即使当所有余留的第三子层在经过将嵌入特征浸泡在氢氧化钾溶液30秒后可以被剥除，使用氢氧化钾溶液的残留物移除工艺可能需要持续进行，直到氮化硅层的厚度降低至一所需厚度为止(例如0至3埃，埃是10-100m)，以消除或缓解相对较高k值的材料对微电子元件性能的不利影响。以此方法，余留在保留的氮化硅薄层下的第一子层可在此种较佳的残留物移除工艺后保持完整无损(如图5D所示)。需注意的是，也可进行另一种加强的湿式洁净工艺，其使用稀释后的氟化氢(100∶1的HF)以提升第二子层(也就是氮化硅层)的移除率，进而改善残留物移除工艺的产能效率。通过适当地设计牺牲层的沉积以及残留物移除工艺，牺牲层的子层将可以被选择性地移除或以任何其他较佳方式进行处理。 
图5D绘示了利用新颖嵌入特征成形工艺所产生的最终双重嵌入特征以及在连接柱底部之导体中的凹部511。此双重嵌入特征包括一最终沟槽119与一最终贯孔117，其皆衬以牺牲层的余留子层，在位于贯孔底部导体中具有凹部。通过利用本发明的方法来形成嵌入特征，即可避免前述的已知嵌入特征成形工艺中问题(1)到问题(4)的发生。 
更具体而言，前述问题(1)是关于因导体材料所造成的ILD污染，在本发明的工艺实施例中，此问题可因介电层在用于暴露下层导体的回蚀工艺中会被覆盖于牺牲层下而避免。通过本发明的较佳实施例，其中使用卤素或含卤素的化学物质的等离子刻蚀工艺是于连接柱刻蚀终止层被蚀穿之前终止，并以溅射刻蚀来进行进一步回蚀以暴露下层导体，而溅射刻蚀是使用惰性气体等离子；藉此可有效避免如前述问题(2)所揭示的因卤素或含卤素的化学物质所带来的污染与损害。即使下层导体受污染，也可在较佳的凹部形成回蚀步骤中实体移除其受污染部分。因为可以避免导体的污染，所以在本发明的嵌入式工艺实施例中，不需要在传导衬层沉积之前进行任何会伤害许多进阶ILD材料与导体的延长预洁净工艺，因此消除了延长的预洁净工艺对ILD与导体造成损害的问题。此外，在新颖嵌入式工艺中，在连接柱刻蚀终止层 的最后一层被蚀穿前，可使用任何种类的阻障开启等离子刻蚀工艺来进行特征轮廓控制与刻蚀率提升，无需考虑导体的损害与污染，因而解决了问题(3)中关于已知嵌入特征成形工艺的问题。 
在一较佳实施例中，因为连接柱刻蚀终止层最后会使用惰性气体溅射而完全蚀穿，故在本发明的较佳实施例中不会形成持续的PER(例如富含导体的聚合物)，已知嵌入特征成形工艺中的前述问题(4)得以避免，其提供了前述的有利优势。即使有任何持续的聚合物形成，其于使用剥离机制的较佳实施例中的残留物移除工艺步骤中也可轻易移除。由于凹部可在连接柱底部的导体中通过本发明的较佳实施例中名为新颖嵌入式工艺的方法轻易形成，所以关于具有平面连接柱的嵌入互连的所有问题(亦即前述问题(5)至问题(8))亦可通过本发明而轻易避免轻易避免。 
相较于已知用以形成具嵌入式连接柱的嵌入式互连系统的嵌入式工艺(亦即已知击穿工艺)，该已知工艺中最初顺向性不佳的PVD成长的传导扩散阻障层在位于连通柱底部导体中形成凹部时由于离子激烈的轰击而受损害，而利用具有较佳拓扑特性的牺牲层(见图5A)，例如在本发明较佳具体实施例中，在嵌入特征表面上沉积传导衬层之前，在连通柱底部具有小于以PVD方式成长的传导扩散阻障层(见图3A)的厚度，因此避免微沟槽的形成以及对传导扩散阻障层的物理损害。因此本发明提供一种已知嵌入式贯孔形成工艺(例如击穿工艺)的前述问题(9)的解决方法。 
因为已知击穿工艺中用于形成凹部的高能离子轰击会在下层导体中形成凹部时搅动在成长或已经成长的传导扩散阻障层下方的各种材料，因此传导扩散阻障层可能会被一或多种重新溅射的材料污染，例如下层导体(例如铜)、基板介电材料、以及沟槽底部材料。这种污染会伤害扩散阻障层物质的完善性，且接着伤害后续沉积在传导扩散阻障层上的粘着层，导致导体材料扩散的问题以及粘着层失效的问题。通过在传导衬层沉积前先于导体内形成一凹部，并在沉积任何传导衬层前移除污染物(例如由残留物移除工艺所余留的 残留物)，即可避免与传导衬层的污染有关的问题(如前述问题(10)与问题(14))。 
在已知击穿工艺中，磨面的问题(如前述问题(11))会因为在顺向性不佳的传导扩散阻障层上进行延长且激烈的离子轰击以于导体中形成凹部而产生，但是通过选择在连接柱底部厚度较小的适当牺牲层，利用新颖嵌入特征成形工艺便可以让这个磨面的问题得到适当的解决，如第五A图与第五B图所示。 
在已知击穿工艺中所产生的回蚀工艺的不均匀效果(如前述问题(12))也可通过新颖嵌入特征成形工艺获得解决，这是因为有许多种选择可用于沉积牺牲层(其拓扑特性展现出深宽比相依性远小于已知击穿工艺中所使用的PVD成长的传导扩散阻障层)。嵌入特征衬层的拓扑特性随着嵌入特征的深宽比的改变而变动的幅度越小，则用于凹部形成的回蚀工艺的效果(例如凹部深度)即更为均匀。可提供牺牲层的合适沉积方法的其中之一是化学沉积方法，其牺牲层拓扑特性并不会随着嵌入特征的深宽比而改变，例如间歇性化学气相沉积CVD。这种传导扩散阻障层的材料与拓扑特性的选择有限为已知击穿工艺中多种独特问题之一，其是源于凹部是在沉积传导扩散阻障层之后始形成于下层导体(前述问题(14))中；因为没有进行严苛的回蚀工艺来从连接柱底部移除扩散阻障层以形成导体的凹部，新颖嵌入式工艺较不受到在形成凹部中例如该扩散阻障层的键结力和顺向性等特性的影响。因此本发明提供了一种可解决几乎所有现有技术嵌入式工艺的问题。本发明更多优势将在以下有更多揭露。 
即使通过调整牺牲层的子层的沉积工艺或残留物移除工艺、或两者，就可轻易地完成牺牲层上所有子层的移除，但基于各种优点而言，较佳方式仍为余留一些子层于牺牲层上。 
其中一个优点在于余留的牺牲层可保护介电层(例如ILD层)。举例而言，保护ULK ILD层于使用还原等离子的预洁净工艺，可降低IC装置的所有介 电接触。 
本发明的另一项优点为可利用余留牺牲层来回复临界维度损失(CD损失)，如图6A与图6B所示。为了回复此CD损失，需进行一额外回蚀工艺，以于牺牲层沉积形成之后、以及在用于暴露至少下层导体的回蚀工艺之前，调整该牺牲层的一或多层子层的顺向性。 
用于调整牺牲层的顺向性的额外回蚀工艺包括选择自含非等向性等离子刻蚀工艺与等向性等离子刻蚀工艺的群组的一或多次工艺。较佳为，此额外回蚀工艺包括至少一次非等向性等离子刻蚀工艺，其使用从包括氦、氩、氙、氪、氖、氢原子、氢分子、氮原子、氮分子、含氮的化合物气体、一氧化碳、二氧化碳、氧原子、氧分子、臭氧、与水的群组以及一主要刻蚀剂气体的群组中所选出的至少一种气体，其中该主要刻蚀剂气体的群组包括卤素气体、含有卤素但不含硫原子的化合物气体、含卤素的硫化物气体、以及不含卤素的硫化物气体。 
上述顺向性调整亦有助于增进为暴露导体而行的回蚀工艺，这是因为当顺向性不佳时，牺牲层的拓扑特性对回蚀工艺有反向影响。 
图6A与图6B说明了为经额外回蚀工艺调整顺向性之后的牺牲层601如何回复CD损失。图6A绘示了沉积在贯孔与沟槽的受损侧壁上的牺牲层。牺牲层601较佳包括低K或ULK的介电层材料。通过执行一额外回蚀工艺，CD损失可由牺牲层601的余留部分回复，如图6B所示。 
在新颖嵌入式工艺中，残留物移除工艺的后续步骤为传导衬层沉积步骤，其中一或多层传导衬层会沉积在最终双重嵌入特征和暴露于最终贯孔底部的下层导体表面上。此外，暴露于该最终贯孔底部的下层导体可具有凹部或不具任何凹部。所述一或多层传导衬层中每一层都包括一传导扩散阻障层或一粘着层、或同时兼具两者。在较佳实施例中，传导衬层较佳包括在粘着层下方的传导扩散阻障层。 
在传导衬层的沉积前，可先进行除气工艺或预洁净工艺、或进行两者。 由于在本发明的新颖嵌入特征成形工艺中并未形成任何强硬的有机金属聚合物，因此只需要轻微的预洁净。如果在沉积含二氧化硅的牺牲层503的第一子层前就对介电层表面进行除气工艺的预处理，且该表面被余留的子层503密封，则在传导衬层沉积前只需要进行短暂的除气工艺。 
图7A说明了本发明的较佳实施工艺，其中传导扩散阻障层701是沉积于最终双重嵌入特征的表面以及凹部511的表面上。如图7A所示的嵌入特征不含具氮化硅的高K值牺牲层505。注意嵌入特征的贯孔是没有接地的。 
图7A所示的传导扩散阻障层较佳是包括以等离子增强C/D法所沉积、具有高顺向性的一碳氮化钽(TaCN)层，其使用了一或多种含氮的有机金属钽(MO)气体等离子。此传导扩散阻障层较佳为通过使用循环且循序的等离子增强C/D工艺进行沉积，例如等离子增强间歇CVD法，其是进行循环且循序之前驱物递送步骤、膜层沉积步骤、以及自沉积材料中移除杂质的步骤。传导扩散阻障层的厚度最好是小于2nm。扩散阻障层能这么薄的原因在于，在新颖嵌入式工艺中，该扩散阻障层并未受到传导材料的实体损害和污染，因而能够维持其最高完善性，特别是在凹部形成的回蚀工艺步骤中。 
在一实施例中，在一或多次衬层沉积工艺进行期间或之后、或在进行期间与之后，都可进行一或多次衬层回蚀工艺，藉以在将上层导体填充到最终双重嵌入特征前进行最少一次的传导扩散阻障层的顺向性调整。图7B说明了较佳实施例，其中传导扩散阻障层701是经一或多次回蚀工艺的回蚀以进行顺向性调整。使连接柱底部的阻障层薄化可降低连接柱电阻；然而，在衬层回蚀工艺后，如阻障层厚度太薄，会使铜原子能从某一层自由移动穿越阻障层而到另一层，因而在构成互连系统的导体材料内形成空洞；同时，其使导体材料通过薄点(thin spot)703而扩散到基板介电层103中。沟槽底部704的扩散层厚度也需控制为最佳值以避免导体材料扩散通过其间。 
在另一较佳实施例中，可沉积含TaNx材料的传导衬层来取代多重层，TaNx材料的氮浓度为x，其中x大于0，且等于或小于0.1。含TaNx材料的传 导衬层的厚度最好能低于或约为3nm。较佳为，含TaNx材料的单层传导衬层的氮浓度在其整体厚度中是呈现不均匀的分布，使得衬层与最终双重嵌入特征接触的一侧上的氮浓度较高、而衬层表面侧的氮浓度较低。此TaNx层可同时作为传导扩散阻障层与粘着层之用。 
一旦沉积了适当传导扩散阻障层，即可在其上方沉积粘着层705，如图7C所示。在较佳实施例中，可通过PEALD或通过使用钽卤化物气体(伴随着氢气与氩气)的C/D方法来沉积钽或TaNx材料层以作为粘着层。在另一较佳实施例中，可通过PVD的钽或PVD的TaNx工艺来沉积粘着层705，同时进行在粘着层沉积工艺期间或之后、或期间与之后所进行的衬层回蚀工艺，以调整粘着层的顺向性。 
如图7D所示，接着沉积种子层709以作为后续导体填充工艺中的种子，其中导体填充工艺包括如电化学沉积(ECD)的铜填充工艺。种子层可以通过进行选自包括化学沉积(C/D)法、物理气相沉积(PVD)法、以及电化学沉积(ECD)法的群组中的一或多次工艺而沉积。种子层的沉积也可与种子回蚀工艺一起进行，以于其沉积工艺期间或之后、或期间与之后，通过使用至少一种的高能化且离子化气体(如加速的氩离子)来进行顺向性的调整；此一种子层沉积为填充上层导体的工艺的一部分。 
填充于最终双重嵌入特征与凹部内的上层导体包括一或多种导体材料，其选自包括如铜与钨的纯金属材料、如铜合金与铝合金的合金材料、如硅化镍的金属硅化物、如二氧化锡的金属氧化物、如氮化钽的金属氮化物、如碳化钽的金属碳化物、如硼化钛的金属硼化物、如碳氮化钽的金属碳氮化合物、以及经掺杂硅的一群组。 
在在导体填充工艺后，较佳接着利用化学机械研磨(CMP)法对上层导体的上表面进行平面化工艺；通过对该上层导体的上表面进行平面化工艺，可在连接柱(较佳为嵌入下层导体中)上方形成比下层导体高的上层互连线路。 
图8是根据本发明的一实施例，说明利用包括三层子层的牺牲层以制造具有嵌入式连接柱的嵌入互连的嵌入式工艺的流程，其可同时回复CD损失、避免材料损害与污染、并提高元件效能。在此示例实施例中，首先形成具有余留在下层导体(Mx)上连接柱底部处的薄连接柱刻蚀终止层(ESL)的预备双重嵌入特征，以防止该嵌入特征及该导体预备双重嵌入特征蚀刻步骤中受到污染和损害(见步骤801)。接着在具有嵌入特征的基板上进行除气工艺(其为一种污染物移除工艺)，以移除挥发性杂质(见步骤803)。余留的连接柱刻蚀终止层会在除气工艺(其是前述介电层预处理工艺之一)和后续的牺牲层沉积工艺期间中保护导体Mx免受伤害与污染。进行其他的介电层预处理工艺以密封孔隙及/或修复构成该嵌入特征的ILD材料上的损害，接着沉积含一或多种ULK材料的牺牲层的第一子层后。在沉积了含一或多种ULK材料的牺牲层的第一子层后，在该牺牲层的第一子层沉积期间中或之后、或期间与之后进行一次额外回蚀工艺以移除不需要的部分，因此回复嵌入特征的CD损失(见步骤805)。接着，沉积牺牲层的第二子层(见步骤807)，在残留物移除工艺(见步骤813)中，其刻蚀率是牺牲层中三子层间最小者。由于第二子层的刻蚀率是最小的，因此在用于暴露导体的凹部形成的回蚀工艺(见步骤811)中所形成的任何残留物与牺牲层的第三子层都会在残留物移除工艺(见步骤813)中一起被完全移除(其中凹部是形成于导体中)。由于第二子层的刻蚀率最小，因此可以稳定方式移除。接着在第二子层上沉积牺牲层的第三子层(见步骤809)。较佳为，第三子层在连接柱底部的阶梯覆盖率具有小于1，较佳为小于0.5的阶梯覆盖率，因而在后续凹部形成工艺中的凹部回蚀工艺(见步骤811)中，第三子层在连接柱底部比在沟槽底部与场区域更早被蚀穿。在此方式中，凹部会形成于连接柱底部的导体中，特别是在保护嵌入特征的场区域与沟槽底部时。一旦完成凹部形成工艺，在沉积传导衬层之前(见步骤819与821)，在本实施例包括沉积传导扩散阻障层与沉积粘着层，较佳是进行选择性除气工艺(见步骤815)以及预洁净工艺(见步骤817)。 在传导衬层沉积期间或之后、或沉积期间与之后，可进行衬层回蚀工艺(见步骤819与821)以回蚀传导衬层，藉以调整其顺向性。接着在传导衬层上沉积种子层，并且在其沉积期间或之后、或期间与之后在一PVD腔室中同时进行种子层回蚀工艺(见步骤823)。通过进行剩余的其他嵌入式工艺步骤(例如ECD铜填充与CMP步骤)，即可产生具有嵌入式连接柱Vx与上层导体Mx+1、且此两者都覆以传导衬层的新颖嵌入式互连系统(见步骤825)。通过重复执行如图8所示的工艺并且伴随进行其他嵌入式工艺步骤(例如光阻沉积与显影步骤)，可形成一种高成品率且低成本的高效能多层次嵌入式互连系统。 

Claims (78)

1.一种用于形成一嵌入式互连系统的方法，其包括：
a.于一基板上沉积一介电层，所述基板具有一导体，所述导体具有一厚度；
b.于所述导体上的所述介电层内刻蚀一预备接触开口，其中所述刻蚀一预备接触开口是于所述导体暴露于所述预备接触开口的底部前停止，使得所述介电层的一部分保留于所述预备接触开口底部的所述导体上，所述预备接触开口具有一侧壁与一底部，所述刻蚀一预备接触开口是以使所述预备接触开口的所述底部的至少一部分覆盖于所述导体上的方式进行；
c.在所述刻蚀一预备接触开口后，于所述介电层的表面上沉积一牺牲层，所述介电层的表面包括其上表面以及所述预备接触开口的所述侧壁与所述底部的表面；
d.在所述沉积一牺牲层期间或之后、或在所述沉积一牺牲层期间与之后，进行回蚀以暴露位于所述预备接触开口底部的至少所述导体，所述暴露至少所述导体是单独移除存在于所述预备接触开口底部的基板上的材料而不在所述基板上形成一凹部，或移除存在于所述基板上的所述材料与位于所述预备接触开口底部的所述导体的至少一部分而至少于所述预备接触开口底部的所述导体中形成一凹部，所述牺牲层在所述暴露至少所述导体期间保护所述介电层的表面，除了构成所述预备接触开口的所述底部表面以外的部分；以及
e.在所述暴露至少所述导体之后进行一残留物移除工艺，所述残留物移除工艺是单独移除在所述暴露至少所述导体期间所形成的残留物，或移除所述残留物与余留于所述介电层上的所述牺牲层的一部分，
藉此形成了通过所述介电层的一最终接触开口，所述最终接触开口具有余留于其表面上的所述牺牲层的一部分，或不含余留于其表面上的牺牲层，无论是至少在在所述预备接触开口底部的所述导体中形成一凹部，或是未在所述所述预备接触开口底部的所述导体中形成一凹部，且其在所述刻蚀一预备开口、所述暴露至少所述导体与所述残留物移除工艺期间避免发生对至少所述介电层的损害与污染。
2.如权利要求1所述的方法，其中所述介电层包括一单一介电质材料层或一多重介电层复合物。
3.如权利要求1所述的方法，其中所述介电层包括一多重介电层复合物。
4.如权利要求3所述的方法，其中所述多重介电层复合物包括一或多层层间介电层以及与所述层间介电层不同的一或多层其他介电层，所述一或多层其他介电层各具有从包括一盖层、一介电质扩散阻障层、一钝化层、一化学机械研磨终止层以及刻蚀终止层的功能的群组中所选出之一或多种功能。
5.如权利要求1所述的方法，其中所述刻蚀一预备开口是通过使用一或多次等离子刻蚀工艺而进行，其各使用从包括氦、氩、氙、氪、氖、氢原子、氢分子、氮原子、氮分子、含氮的化合物气体、一氧化碳、二氧化碳、氧原子、氧分子、臭氧、与水的群组以及一主要刻蚀剂气体的群组中所选出的至少一种气体，其中所述主要刻蚀剂气体的群组包括卤素气体、含有卤素但不含硫原子的化合物气体、含卤素原子的硫化物气体、以及不含卤素原子的硫化物气体。
6.如权利要求1所述的方法，其中所述刻蚀一预备接触开口在恰沉积于所述导体上方的一刻蚀终止层被刻蚀通过前即终止，藉此，恰余留在所述导体上的所述刻蚀终止层的一部分可保护在所述预备接触开口底部的所述导体免于受到所述刻蚀一预备接触开口与所述沉积一牺牲层的工艺的损害和污染。
7.如权利要求1所述的方法，其中所述牺牲层于室温下是一固体材料层，所述牺牲层中具有孔洞或不具孔洞，所述牺牲层主要保护所述介电层不受所述沉积一牺牲层之一或多种后续工艺所造成的损害与污染。
8.如权利要求1所述的方法，其中所述牺牲层包括从包括硅、氧、碳、氮、氢、氟、氯、溴、碘、硼、磷、锗与砷的群组中所选出的一或多种元素。
9.如权利要求1所述的方法，其中所述牺牲层包括具有固定特性的一单一材料层、在成长方向中具有逐渐改变特性的一材料层、或具有变化特性的多重材料层，所述特性包括晶相结构、微结构、顺向性、组成与材料性质。
10.如权利要求1所述的方法，其中所述牺牲层包括具有变化特性的多重材料层，所述多重材料层的每一层都作为所述牺牲层的一子层。
11.如权利要求1所述的方法，其中所述牺牲层是使用从包括物理气相沉积法、化学沉积法及旋涂法的群组中所选出的一或多种方法而沉积。
12.如权利要求1所述的方法，其中所述牺牲层是使用一化学沉积法而沉积。
13.如权利要求1所述的方法，还包括：在所述暴露至少所述导体前进行一额外回蚀，以调整所述牺牲层于各个位置处的阶梯覆盖率，所述额外回蚀是在用于所述暴露至少所述导体的所述回蚀以外进行，藉此，可使用具有一调整阶梯覆盖率的一牺牲层而实现各种有利价值，所述有利价值包括：恢复临界维度损失与增进用于所述暴露至少所述导体的所述回蚀。
14.如权利要求1所述的方法，还包括：在所述沉积一牺牲层之前，以从包括湿式洁净工艺、除气工艺、等离子洁净工艺、等离子致密化工艺、与硅烷化工艺的群组中所选出的一或多种预处理工艺来预处理所述介电层。
15.如权利要求1所述的方法，其中用于暴露在所述预备接触开口底部的至少所述导体的所述回蚀是于所述沉积一牺牲层之后进行。
16.如权利要求1所述的方法，其中用于暴露至少所述导体的所述回蚀是通过使用一或多次等离子工艺而进行，其各使用从包括氦、氩、氙、氪、氖、氢原子、氢分子、氮原子、氮分子、含氮的化合物气体、一氧化碳、二氧化碳、氧原子、氧分子、臭氧、与水的群组以及一主要刻蚀剂气体的群组中所选出的至少一种气体，其中所述主要刻蚀剂气体的群组包括卤素气体、含有卤素但不含硫原子的化合物气体、含卤素的硫化物气体、以及不含卤素的硫化物气体。
17.如权利要求1所述的方法，其中用于暴露至少所述导体的所述回蚀是通过一溅射刻蚀所进行，其使用从包括氦、氩、氪、氙与氖的群组中选出之一或多种惰性气体所组成的等离子，且恰从存在于所述导体上的所述材料被完全回蚀前的时刻开始进行。
18.如权利要求1所述的方法，其中用于暴露至少所述导体的所述回蚀是持续到位于所述预备接触开口底部的所述导体上方的所述材料被完全移除之后，藉此，一凹部形成于至少所述预备接触开口的底部的所述导体中。
19.如权利要求18所述的方法，其中形成于所述预备接触开口底部的所述导体中的所述凹部的深度范围是介于与构成所述导体的材料的一原子单层相当的深度以及与所述导体的所述厚度的100%相当的深度之间。
20.如权利要求18所述的方法，其中形成于所述预备接触开口底部的所述导体中的所述凹部的深度范围是介于所述导体的所述厚度的5%至50%之间。
21.如权利要求1所述的方法，其中所述残留物移除工艺是通过一湿式洁净工艺或一等离子洁净工艺、或两者而实施。
22.如权利要求21所述的方法，其中所述湿式洁净工艺的化学包括一或多种化学物质，其选自包括B2O3、Br2、CH3COOH、Ce(SO4)2、Ce(SO3)3、CrO3、CsOH、Cu(NO3)2、FeSO4、FeCl3、Fe(NO3)3、H2O、H2O2、H2N4、H2SO4、H3PO4、HNO3、HF、H2S、HCl、HClO4、HI、HBr、I2、KI、KOH、KH2PO4、KMnO4、KNO3、K2Fe(CN)6、K2Cr2O7、K3Fe(CN)6、K4Fe(CN)6、NaOH、NaOCl、Na2HPO4、Na2O、Na2O2、NaNO2、NH3、NH4F、NH4OH、NH2(CH2)NH2、N2H8C2、NHF、N2H4、(NH4)2S2O4、O3、乙烯醇、乙二醇单甲基醚酯、乙烯-二氨、二溴乙烯、乙二酸、无水草酸、柠檬酸、三氯甲苯、丙酮、儿茶酚、甲基醇、对苯醌、酒石酸、乙醇、甲醇、与异丙醇的群组。
23.如权利要求21所述的方法，其中用于所述残留物移除工艺而进行的所述等离子洁净工艺的化学物质包括从包括氦、氩、氙、氪、氖、氢原子、氢分子、氮原子、氮分子、含氮的化合物气体、一氧化碳、二氧化碳、氧原子、氧分子、臭氧、与水的群组以及属于一主要刻蚀剂气体的群组的气体中所选出的一或多种气体，其中所述主要刻蚀剂气体的群组包括卤素气体、含有卤素但不含硫原子的化合物气体、含卤素的硫化物气体、以及不含卤素的硫化物气体。
24.如权利要求21所述的方法，其中所述残留物移除工艺仅移除所述残留物，而不移除在所述暴露所述导体后所余留的所述牺牲层的任何部分。
25.如权利要求1所述的方法，其中所述残留物移除工艺一起移除在所述暴露所述导体后所余留的所述牺牲层的整体或其一部分。
26.如权利要求1所述的方法，还包括：于所述刻蚀一预备接触开口之后，在余留在所述介电层表面上的一后刻蚀残留物上方沉积所述牺牲层。
27.如权利要求1所述的方法，还包括：在所述刻蚀一预备接触开口之前或之后，以及所述沉积一牺牲层之前，于所述预备接触开口上方形成一沟槽，藉此可后续形成包括一沟槽与一贯孔的一双重嵌入特征，其是与至少形成在位于所述预备接触开口的底部的基板上导体中的凹部一起形成，或在位于所述预备接触开口的底部的基板上导体中无凹部形成。
28.如权利要求1所述的方法，其中形成于所述基板上的所述导体包括一或多种导体材料，其选自包括如铜与钨的纯金属材料、如铜合金与铝合金的合金材料、如硅化镍的金属硅化物、如二氧化锡的金属氧化物、如氮化钽的金属氮化物、如碳化钽的金属碳化物、如硼化钛的金属硼化物、如碳氮化钽的金属碳氮化合物、以及经掺杂硅的一群组。
29.如权利要求1所述的方法，还包括：
在所述最终接触开口的表面上与在所述预备接触开口底部的暴露导体上沉积一传导衬层；
单独在所述最终接触开口中、或在所述最终接触开口与所述凹部中填充一上层导体；以及
平面化所述上层导体，藉此形成一单一嵌入接触，其是嵌入或不嵌入在所述预备接触开口的底部的所述基板中所形成的所述导体中。
30.如权利要求29所述的方法，其中形成在所述最终接触开口内的所述上层导体包括一或多种导体材料，其选自包括如铜与钨的纯金属材料、如铜合金与铝合金的合金材料、如硅化镍的金属硅化物、如二氧化锡的金属氧化物、如氮化钽的金属氮化物、如碳化钽的金属碳化物、如硼化钛的金属硼化物、如碳氮化钽的金属碳氮化合物、以及经掺杂硅的一群组。
31.如权利要求1所述的方法，还包括在刻蚀一预备开口后进行一去除工艺，所述去除工艺包括一湿式洁净工艺或一灰化工艺，或两者。
32.一种用于形成一嵌入式互连系统的方法，其同时于一基板内所形成的一导体中形成一凹部，其包括：
a.于一基板上沉积一介电层，所述基板具有一导体，所述导体具有一厚度；
b.刻蚀一预备接触开口，其具有一侧壁与一底部，且通过沉积于所述导体上的所述介电层，所述刻蚀一预备接触开口因而暴露所述预备接触开口底部的所述导体，所述刻蚀一预备接触开口是以使所述预备接触开口的所述底部的至少一部分覆盖于所述导体上的方式进行；
c.在所述刻蚀一预备接触开口后，至少于所述介电层的表面上沉积一牺牲层，所述介电层的表面包括其上表面以及所述预备接触开口的侧壁表面；
d.在所述沉积一牺牲层期间或之后、或在所述沉积一牺牲层期间与之后，进行导体的回蚀以至少在位于所述预备接触开口底部的导体形成一凹部，所述形成凹部是从位于所述预备接触开口的底部的所述导体的上部移除污染物，所述牺牲层在所述至少在所述导体中形成凹部期间保护所述介电层的所述表面；以及
e.在所述形成凹部之后进行一残留物移除工艺，所述残留物移除工艺是单独移除在所述形成凹部期间所形成的残留物，或移除所述残留物与余留于所述介电层上的所述牺牲层的一部分，
藉此，通过所述介电层的一最终接触开口是与至少在位于所述预备接触开口底部的导体中所形成的一凹部一起形成，同时移除在所述刻蚀一预备接触开口期间引入所述导体的污染物，且同时至少在所述形成凹部期间保护至少所述介电层的所述表面不受污染和损害。
33.如权利要求32所述的方法，其中所述介电层包括一单一介电质材料层或一多重介电层复合物。
34.如权利要求32所述的方法，其中所述牺牲层于室温下是一固体材料层，所述牺牲层中具有孔洞或不具孔洞，所述牺牲层主要保护所述介电层不受所述沉积一牺牲层后续的一或多种后续工艺所造成的损害与污染。
35.如权利要求32所述的方法，其中所述牺牲层包括从包括硅、氧、碳、氮、氢、氟、氯、溴、碘、硼、磷、锗与砷的群组中所选出的一或多种元素。
36.如权利要求32所述的方法，其中用于再次暴露至少所述导体的所述回蚀是通过使用一或多次等离子刻蚀工艺而进行，其各使用从包括氦、氩、氙、氪、氖、氢原子、氢分子、氮原子、氮分子、含氮的化合物气体、一氧化碳、二氧化碳、氧原子、氧分子、臭氧、与水的群组以及一主要刻蚀剂气体的群组中所选出的至少一种气体，其中所述主要刻蚀剂气体的群组包括卤素气体、含有卤素但不含硫原子的化合物气体、含卤素的硫化物气体、以及不含卤素的硫化物气体。
37.如权利要求32所述的方法，其中用于至少在所述导体形成一凹部的所述回蚀是通过一溅射刻蚀所进行，其使用从包括氦、氩、氪、氙与氖的群组中选出的一或多种惰性气体所组成的等离子，且恰从存在于所述导体上的所述牺牲层被完全回蚀前的时刻开始进行，藉此可于所述回蚀期间避免有害污染物从所述回蚀的化学物迁移至所述导体。
38.如权利要求32所述的方法，其中在所述预备接触开口的底部的所述导体中所形成的所述凹部的深度是介于所述导体材料的一层原子层的深度以及所述导体的厚度的100%之间。
39.如权利要求32所述的方法，其中形成于所述预备接触开口底部的所述导体中的所述凹部的深度范围是介于所述导体的厚度的5%至50%之间。
40.如权利要求32所述的方法，其中所述残留物移除工艺是单独移除所述残留物，而不移除在所述形成一凹部之后所述牺牲层余留的任何部分。
41.如权利要求32所述的方法，其中所述残留物移除工艺是一起移除所述残留物与在所述形成一凹部之后所余留的所述牺牲层的一部分。
42.如权利要求32所述的方法，还包括：在于所述介电层表面上刻蚀一预备接触开口之后余留的一后刻蚀残留物上沉积所述牺牲层。
43.如权利要求32所述的方法，还包括：在刻蚀一预备开口之前或之后，以及在沉积一牺牲层之前，于所述预备接触开口上方形成一沟槽，藉此可后续形成包括一沟槽与一贯孔的一双重嵌入特征，其是与至少形成在位于所述预备接触开口的底部的基板上导体中的凹部一起形成。
44.如权利要求43所述的方法，还包括：
在所述双重嵌入特征表面上与在所述预备接触开口底部的所述导体中所形成的凹部表面上沉积一传导衬层；
在所述双重嵌入特征中和所述凹部中填充一上层导体；以及
平面化所述上层导体，
藉此形成一双重嵌入互连系统，其具有的一接触是嵌入所述导体中。
45.如权利要求32所述的方法，还包括：在所述沉积一牺牲层之前，利用一或多道预处理工艺来预处理该介电层，其中所述预处理工艺系由湿式洁净工艺、除气工艺、等离子洁净工艺、等离子致密化工艺、与硅烷化工艺所组成。
46.如权利要求32所述的方法，其中形成于所述基板中的所述导体包括一或多种导体材料，其选自包括如铜与钨的纯金属材料、如铜合金与铝合金的合金材料、如硅化镍的金属硅化物、如二氧化锡的金属氧化物、如氮化钽的金属氮化物、如碳化钽的金属碳化物、如硼化钛的金属硼化物、如碳氮化钽的金属碳氮化合物、以及经掺杂硅的一群组。
47.如权利要求32所述的方法，还包括：
在所述最终接触开口的表面上与形成在所述接触开口底部的所述导体的凹部上沉积一传导衬层；
在所述最终接触开口中与所述凹部中填充一上层导体；以及
平面化所述上层导体，藉此形成一单一嵌入接触，其是嵌入所述导体中。
48.如权利要求47所述的方法，其中所述上层导体包括一或多种导体材料，其选自包括如铜与钨的纯金属材料、如铜合金与铝合金的合金材料、如硅化镍的金属硅化物、如二氧化锡的金属氧化物、如氮化钽的金属氮化物、如碳化钽的金属碳化物、如硼化钛的金属硼化物、如碳氮化钽的金属碳氮化合物、以及经掺杂硅的一群组。
49.如权利要求32所述的方法，还包括：在所述刻蚀一预备接触开口后进行一去除工艺，所述去除工艺包括一湿式清洁工艺或一灰化工艺，或两者。
50.一种用于形成一双重嵌入式互连系统的方法，所述双重嵌入式互连系统具有一嵌入式连接柱或一平面连接柱，所述方法包括：
a.于一基板上沉积一介电层，所述基板具有一下层导体，所述下层导体具有一厚度；
b.刻蚀一预备双重嵌入特征，其包括在所述介电层内的一预备沟槽与一预备贯孔，所述预备贯孔位于所述预备沟槽下方，各所述预备贯孔与所述预备沟槽具有一侧壁与一底部，所述刻蚀一预备双重嵌入特征是以使所述预备贯孔的所述底部的至少一部分覆盖于所述下层导体上的方式进行；
c.在所述刻蚀一预备双重嵌入特征后，于所述介电层的表面上沉积一牺牲层，所述介电层的表面包括其上表面，以及所述预备沟槽与所述预备贯孔的所述侧壁与所述底部的表面；
d.在所述沉积一牺牲层期间或之后、或在所述沉积一牺牲层期间与之后，进行回蚀以暴露位于所述预备贯孔底部的至少所述下层导体，所述暴露至少所述下层导体单独移除覆盖所述下层导体的材料，或移除覆盖所述下层导体的材料与在所述预备贯孔底部的所述下层导体的至少一部分，所述移除所述下层导体的至少一部分是至少于所述下层导体中形成一凹部，所述牺牲层在所述暴露至少所述下层导体期间保护介电层表面构成所述预备贯孔的底部以外的部分，在所述暴露至少所述下层导体期间，残留物是形成并余留在所述牺牲层上方；以及
e.在所述暴露至少所述下层导体之后，进行一残留物移除工艺，藉以形成一最终双重嵌入特征，其包括一最终沟槽与一最终贯孔，其中所述残留物移除工艺单独移除所述残留物、或移除所述残留物与余留在所述介电层上方的所述牺牲层的至少一部分，藉此，所述最终双重嵌入特征是衬以所余留的牺牲层的至少一部分、或未衬以牺牲层；
f.于所述最终双重嵌入特征上以及暴露于所述最终贯孔底部的所述下层导体的表面上沉积一或多层传导衬层，暴露于所述最终贯孔底部的所述下层导体是具有一凹部或不具凹部；
g.在所述最终双重嵌入特征内、或在所述最终双重嵌入特征与所述最终贯孔底部的所述下层导体内所形成的所述凹部内填充一上层导体，填充所述上层导体是因而形成一种具有一平面贯孔的双重嵌入式互连系统，或是形成一种具有一嵌入式连接柱的双重嵌入式互连系统；
h.平面化所述上层导体的上表面，所述上层导体是形成高于所述下层导体的一上层互连线路，
藉此一起形成了通过所述介电层的一双重嵌入式互连系统与高于所述上层互连线路，其中所述双重嵌入式互连系统具有嵌入于所述下层导体中的一嵌入式连接柱或未嵌入于所述下层导体中的一平面连接柱，且其避免发生对所述介电层、所述传导衬层、所述下层导体与构成所述双重嵌入式互连系统的其他材料的损害与污染，实现了多种其他有利价值。
51.如权利要求50所述的方法，其中所述介电层包括一单一介电质材料层或一多重介电层复合物。
52.如权利要求50所述的方法，其中所述介电层包括一多重介电层复合物。
53.如权利要求52所述的方法，其中所述多重介电层复合物包括一或多层层间介电层以及与所述层间介电层不同的之一或多层其他介电层，各所述一或多层其他介电层具有从包括一盖层、一介电质扩散阻障层、一钝化层、一化学机械研磨终止层以及如一连接柱刻蚀终止层与一沟槽刻蚀终止层的一刻蚀终止层的功能的群组中所选出之一或多种功能。
54.如权利要求50所述的方法，其中所述刻蚀一预备双重嵌入特征是通过使用一或多次等离子刻蚀工艺而进行，其各使用从包括氦、氩、氙、氪、氖、氢原子、氢分子、氮原子、氮分子、含氮的化合物气体、一氧化碳、二氧化碳、氧原子、氧分子、臭氧、与水的群组以及一主要刻蚀剂气体的群组中所选出的至少一种气体，其中所述主要刻蚀剂气体的群组包括卤素气体、含有卤素但不含硫原子的化合物气体、含卤素的硫化物气体、以及不含卤素的硫化物气体。
55.如权利要求50所述的方法，其中刻蚀所述预备贯孔在沉积于所述下层导体上方的一刻蚀终止层被刻蚀通过前即终止，藉此，沉积在所述下层导体上的所述刻蚀终止层的一余留部分可保护在所述预备贯孔底部的所述下层导体免于受到所述刻蚀一预备双重嵌入特征与所述沉积一牺牲层的工艺的损害和污染。
56.如权利要求50所述的方法，其中所述牺牲层于室温下是一固体材料层，所述牺牲层中具有孔洞或不具孔洞，所述牺牲层主要保护所述介电层不受所述沉积一牺牲层的一或多种后续工艺所造成的损害与污染。
57.如权利要求50所述的方法，其中所述牺牲层包括从包括硅、氧、碳、氮、氢、氟、氯、溴、碘、硼、磷、锗与砷的群组中所选出的一或多种元素。
58.如权利要求50所述的方法，其中所述牺牲层包括具有固定特性的一单一材料层、在成长方向中具有逐渐改变特性的一材料层、或具有变化特性的多重材料层，所述特性包括晶相结构、微结构、顺向性、组成与材料性质。
59.如权利要求50所述的方法，其中所述牺牲层包括具有变化特性的多重材料层，所述多重材料层的每一层都作为所述牺牲层的一子层。
60.如权利要求50所述的方法，其中所述牺牲层是使用从包括物理气相沉积法、化学沉积法及旋涂法的群组中所选出的一或多种方法而沉积。
61.如权利要求60所述的方法，其中所述牺牲层较佳是使用一化学沉积法而沉积。
62.如权利要求50所述的方法，还包括：在所述暴露至少所述下层导体前进行一额外回蚀，以调整所述牺牲层于各个位置处的阶梯覆盖率，所述额外回蚀是在用于所述暴露至少所述下层导体的所述回蚀以外进行。
63.如权利要求50所述的方法，还包括：在所述沉积一牺牲层之前，以从包括湿式洁净工艺、除气工艺、等离子洁净工艺、等离子致密化工艺、与硅烷化工艺的群组中所选出的一或多种预处理工艺来预处理所述介电层。
64.如权利要求50所述的方法，其中用于暴露在所述预备贯孔底部的至少所述下层导体的所述回蚀是于所述沉积一牺牲层之后进行。
65.如权利要求50所述的方法，其中用于暴露至少所述下层导体的所述回蚀是通过使用一或多次等离子工艺而进行，其各使用从包括氦、氩、氙、氪、氖、氢原子、氢分子、氮原子、氮分子、含氮的化合物气体、一氧化碳、二氧化碳、氧原子、氧分子、臭氧、与水的群组以及一主要刻蚀剂气体的群组中所选出的至少一种气体，其中所述主要刻蚀剂气体的群组包括卤素气体、含有卤素但不含硫原子的化合物气体、含卤素的硫化物气体、以及不含卤素的硫化物气体。
66.如权利要求50所述的方法，其中用于暴露至少所述下层导体的所述回蚀是通过一溅射刻蚀所进行，其使用从包括氦、氩、氪、氙与氖的群组中选出之一或多种惰性气体所组成的等离子，且恰从存在于所述下层导体上的所述材料被完全回蚀前的时刻开始进行。
67.如权利要求50所述的方法，其中，进行用于暴露至少所述下层导体的所述回蚀以移除存在于所述预备贯孔底部的所述下层导体上方的所述材料以及所述下层导体的至少一部分，藉此在所述预备接触贯孔的底部的所述导体中形成一凹部。
68.如权利要求67所述的方法，其中形成于所述预备贯孔底部的所述下层导体中的所述凹部的深度范围是介于与构成所述导体的材料的一原子单层相当的深度以及与所述导体的所述厚度的100%相当的深度之间。
69.如权利要求67所述的方法，其中形成于所述预备贯孔底部的所述下层导体中的所述凹部的深度范围是介于所述导体的所述厚度的5%至50%之间。
70.如权利要求50所述的方法，其中所述残留物移除工艺是通过一湿式洁净工艺或一等离子洁净工艺、或两者而实施。
71.如权利要求70所述的方法，其中所述湿式洁净工艺的化学包括一或多种化学物质，其选自包括B2O3、Br2、CH3COOH、Ce(SO4)2、Ce(SO3)3、CrO3、CsOH、Cu(NO3)2、FeSO4、FeCl3、Fe(NO3)3、H2O、H2O2、H2N4、H2SO4、H3PO4、HNO3、HF、H2S、HCl、HClO4、HI、HBr、I2、KI、KOH、KH2PO4、KMnO4、KNO3、K2Fe(CN)6、K2Cr2O7、K3Fe(CN)6、K4Fe(CN)6、NaOH、NaOCl、Na2HPO4、Na2O、Na2O2、NaNO2、NH3、NH4F、NH4OH、NH2(CH2)NH2、N2H8C2、NHF、N2H4、(NH4)2S2O4、O3、乙烯醇、乙二醇单甲基醚酯、乙烯-二氨、二溴乙烯、乙二酸、无水草酸、柠檬酸、三氯甲苯、丙酮、儿茶酚、甲基醇、对苯醌、酒石酸、乙醇、甲醇、与异丙醇的群组。
72.如权利要求70所述的方法，其中用于所述残留物移除工艺而进行的所述等离子洁净工艺的化学物质是包括从包括氦、氩、氙、氪、氖、氢原子、氢分子、氮原子、氮分子、含氮的化合物气体、一氧化碳、二氧化碳、氧原子、氧分子、臭氧、与水的群组以及属于一主要刻蚀剂气体的群组的气体中所选出的一或多种气体，其中所述主要刻蚀剂气体的群组包括卤素气体、含有卤素但不含硫原子的化合物气体、含卤素的硫化物气体、以及不含卤素的硫化物气体。
73.如权利要求50所述的方法，其中所述残留物移除工艺是单独移除残留物，而不移除在所述暴露所述下层导体后所余留的所述牺牲层的任何部分。
74.如权利要求50所述的方法，其中所述残留物移除工艺较佳为一起移除所述残留物与在所述暴露所述导体后所余留的所述牺牲层的整体或一部分。
75.如权利要求50所述的方法，还包括：在所述刻蚀一预备双重嵌入特征后，在余留在所述介电层的所述表面上的刻蚀后残留物表面上沉积一牺牲层。
76.一种用于形成一集成电路装置的方法，其包括：在一预备嵌入式特征上方沉积一牺牲层，所述预备嵌入式特征包括至少一预备贯孔，所述预备嵌入式特征是形成在沉积于一基板上的一介电层中，所述基板具有形成于其中的一导体。
77.如权利要求76所述的方法，还包括：暴露在所述预备贯孔的底部的所述导体；所述牺牲层保护所述嵌入式特征不受所述暴露的伤害或污染或两者，所述暴露所述导体在所述牺牲层上方留下残余物。
78.如权利要求77所述的方法，还包括：移除所述残余物，藉此形成一最终嵌入式特征，所述最终嵌入式特征包括至少一最终贯孔。
CN200880121432.0A 2007-12-18 2008-12-18 嵌入式互连系统的形成方法、双重嵌入式互连系统的形成方法及集成电路装置的形成方法 Expired - Fee Related CN101903990B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US1468607P 2007-12-18 2007-12-18
US61/014,686 2007-12-18
PCT/US2008/087553 WO2009079657A2 (en) 2007-12-18 2008-12-18 High yield and high throughput method for the manufacture of integrated circuit devices of improved integrity, performance and reliability

Publications (2)

Publication Number Publication Date
CN101903990A CN101903990A (zh) 2010-12-01
CN101903990B true CN101903990B (zh) 2013-11-06

Family

ID=40796146

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200880121432.0A Expired - Fee Related CN101903990B (zh) 2007-12-18 2008-12-18 嵌入式互连系统的形成方法、双重嵌入式互连系统的形成方法及集成电路装置的形成方法

Country Status (4)

Country Link
US (1) US8207060B2 (zh)
KR (1) KR101231019B1 (zh)
CN (1) CN101903990B (zh)
WO (1) WO2009079657A2 (zh)

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7651942B2 (en) * 2005-08-15 2010-01-26 Infineon Technologies Ag Metal interconnect structure and method
US7977244B2 (en) * 2006-12-18 2011-07-12 United Microelectronics Corp. Semiconductor manufacturing process
US8703605B2 (en) * 2007-12-18 2014-04-22 Byung Chun Yang High yield and high throughput method for the manufacture of integrated circuit devices of improved integrity, performance and reliability
US20090291562A1 (en) * 2008-05-20 2009-11-26 Lam Research Corporation Helium descumming
JP5331443B2 (ja) * 2008-10-29 2013-10-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
CN102446812B (zh) * 2010-10-14 2014-06-04 中芯国际集成电路制造(上海)有限公司 一种金属互连方法
JP5728221B2 (ja) * 2010-12-24 2015-06-03 東京エレクトロン株式会社 基板処理方法及び記憶媒体
KR20130051717A (ko) * 2011-11-10 2013-05-21 에스케이하이닉스 주식회사 반도체 소자 제조 방법
CA3202964A1 (en) 2011-12-06 2013-06-13 Delta Faucet Company Ozone distribution in a faucet
CN104126220B (zh) 2011-12-20 2017-06-20 英特尔公司 保形低温密闭性电介质扩散屏障
US8941089B2 (en) * 2012-02-22 2015-01-27 Adesto Technologies Corporation Resistive switching devices and methods of formation thereof
KR101412775B1 (ko) * 2012-07-27 2014-07-02 서울대학교산학협력단 다공성 탄소 및 이의 제조방법
US9030013B2 (en) * 2012-09-21 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures comprising flexible buffer layers
US8633117B1 (en) 2012-11-07 2014-01-21 International Business Machines Corporation Sputter and surface modification etch processing for metal patterning in integrated circuits
US8912093B2 (en) * 2013-04-18 2014-12-16 Spansion Llc Die seal layout for VFTL dual damascene in a semiconductor device
US20150069608A1 (en) * 2013-09-11 2015-03-12 International Business Machines Corporation Through-silicon via structure and method for improving beol dielectric performance
US9721802B2 (en) * 2013-10-03 2017-08-01 Applied Materials, Inc. LED based optical source coupled with plasma source
US9847289B2 (en) * 2014-05-30 2017-12-19 Applied Materials, Inc. Protective via cap for improved interconnect performance
CN104032304A (zh) * 2014-06-12 2014-09-10 中国科学院上海技术物理研究所 一种用于碲镉汞材料的腐蚀液及配制方法
US9887129B2 (en) * 2014-09-04 2018-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with contact plug
US9793212B2 (en) 2015-04-16 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming same
US10199230B2 (en) * 2015-05-01 2019-02-05 Applied Materials, Inc. Methods for selective deposition of metal silicides via atomic layer deposition cycles
US9685383B2 (en) 2015-05-13 2017-06-20 United Microelectronics Corp. Method of forming semiconductor device
US9425087B1 (en) * 2015-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming semiconductor device structure
US10332790B2 (en) 2015-06-15 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with interconnect structure
DE102016100282B4 (de) * 2015-10-20 2020-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Verbindungsstruktur und Verfahren zu ihrer Herstellung
US10541204B2 (en) 2015-10-20 2020-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure and method of forming the same
US11458214B2 (en) 2015-12-21 2022-10-04 Delta Faucet Company Fluid delivery system including a disinfectant device
CN107591357B (zh) * 2016-07-07 2020-09-04 中芯国际集成电路制造(北京)有限公司 互连结构及其制造方法
CN107731730B (zh) * 2016-08-12 2020-03-10 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US10892184B2 (en) 2016-09-30 2021-01-12 Intel Corporation Photobucket floor colors with selective grafting
JP7191023B2 (ja) * 2016-12-22 2022-12-16 アプライド マテリアルズ インコーポレイテッド 下位構造材料に直接ｒｆ曝露しない共形の気密性誘電体封入のためのｓｉｂｎ膜
US11183390B2 (en) * 2017-08-15 2021-11-23 Nokomis, Inc. Method of enhancing a DLC coated surface for enhanced multipaction resistance
US10685870B2 (en) 2017-08-30 2020-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
DE102018104644A1 (de) 2017-08-30 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterbauteil und sein herstellungsverfahren
US11434095B2 (en) 2018-02-23 2022-09-06 International Test Solutions, Llc Material and hardware to automatically clean flexible electronic web rolls
KR20200029835A (ko) * 2018-09-11 2020-03-19 삼성전자주식회사 반도체 소자의 배선 형성 방법 및 이에 의한 반도체 소자의 배선
US10825723B2 (en) * 2018-10-25 2020-11-03 Samsung Electronics Co., Ltd. Semiconductor device and method for making the same
US11037822B2 (en) 2019-05-08 2021-06-15 International Business Machines Corporation Svia using a single damascene interconnect
US11756811B2 (en) 2019-07-02 2023-09-12 International Test Solutions, Llc Pick and place machine cleaning system and method
US11211242B2 (en) 2019-11-14 2021-12-28 International Test Solutions, Llc System and method for cleaning contact elements and support hardware using functionalized surface microfeatures
US11318550B2 (en) 2019-11-14 2022-05-03 International Test Solutions, Llc System and method for cleaning wire bonding machines using functionalized surface microfeatures
CN110676216A (zh) * 2019-12-03 2020-01-10 长江存储科技有限责任公司 一种互连结构及其形成方法
US11488859B2 (en) * 2019-12-27 2022-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11035898B1 (en) * 2020-05-11 2021-06-15 International Test Solutions, Inc. Device and method for thermal stabilization of probe elements using a heat conducting wafer
US11823910B2 (en) * 2020-07-31 2023-11-21 Tokyo Electron Limited Systems and methods for improving planarity using selective atomic layer etching (ALE)
US20220293471A1 (en) * 2021-03-10 2022-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Fin Field-Effect Transistor Device and Method
CN114758987A (zh) * 2022-06-15 2022-07-15 浙江创芯集成电路有限公司 互连结构的形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1501471A (zh) * 2002-11-01 2004-06-02 国际商业机器公司 互连结构及其形成方法
JP2007294625A (ja) * 2006-04-25 2007-11-08 Sony Corp 半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6635565B2 (en) * 2001-02-20 2003-10-21 United Microelectronics Corp. Method of cleaning a dual damascene structure
KR100475931B1 (ko) * 2002-07-02 2005-03-10 매그나칩 반도체 유한회사 반도체 소자의 다층 배선 형성방법
US7129162B2 (en) * 2002-12-30 2006-10-31 Texas Instruments Incorporated Dual cap layer in damascene interconnection processes
US7122462B2 (en) * 2003-11-21 2006-10-17 International Business Machines Corporation Back end interconnect with a shaped interface
US20050118796A1 (en) * 2003-11-28 2005-06-02 Chiras Stefanie R. Process for forming an electrically conductive interconnect
US7319071B2 (en) * 2004-01-29 2008-01-15 Micron Technology, Inc. Methods for forming a metallic damascene structure
JP2006032864A (ja) * 2004-07-21 2006-02-02 Sony Corp 多層配線構造と多層配線構造を有する半導体装置とこれらの製造方法
US20060148243A1 (en) * 2004-12-30 2006-07-06 Jeng-Ho Wang Method for fabricating a dual damascene and polymer removal
US7217663B2 (en) * 2005-01-18 2007-05-15 Taiwan Semiconductor Manufacturing Company Via hole and trench structures and fabrication methods thereof and dual damascene structures and fabrication methods thereof
US7651942B2 (en) * 2005-08-15 2010-01-26 Infineon Technologies Ag Metal interconnect structure and method
US7709370B2 (en) * 2007-09-20 2010-05-04 International Business Machines Corporation Spin-on antireflective coating for integration of patternable dielectric materials and interconnect structures

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1501471A (zh) * 2002-11-01 2004-06-02 国际商业机器公司 互连结构及其形成方法
JP2007294625A (ja) * 2006-04-25 2007-11-08 Sony Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
WO2009079657A2 (en) 2009-06-25
KR101231019B1 (ko) 2013-02-07
KR20100089902A (ko) 2010-08-12
US20090197404A1 (en) 2009-08-06
US8207060B2 (en) 2012-06-26
WO2009079657A3 (en) 2009-10-08
WO2009079657A8 (en) 2009-12-17
CN101903990A (zh) 2010-12-01

Similar Documents

Publication Publication Date Title
CN101903990B (zh) 嵌入式互连系统的形成方法、双重嵌入式互连系统的形成方法及集成电路装置的形成方法
CN100395880C (zh) 半导体结构及其制造方法
US8703605B2 (en) High yield and high throughput method for the manufacture of integrated circuit devices of improved integrity, performance and reliability
US7378350B2 (en) Formation of low resistance via contacts in interconnect structures
US9214543B2 (en) Integration of bottom-up metal film deposition
TW441015B (en) Dual-damascene interconnect structures and methods for fabricating same
US6962869B1 (en) SiOCH low k surface protection layer formation by CxHy gas plasma treatment
US7314828B2 (en) Repairing method for low-k dielectric materials
KR100599434B1 (ko) 반도체 소자의 금속배선 형성방법
KR20040003232A (ko) 반도체 소자의 다층 배선 형성방법
CN102044475A (zh) 互连结构及其形成方法
CN100392825C (zh) 一种去除晶片表面上蚀刻残留物的方法
JP2007165428A (ja) 半導体装置の製造方法
TWI251898B (en) Damascene process for fabricating interconnect layers in an integrated circuit
US6812140B2 (en) Method for contact profile improvement
US20080318414A1 (en) Method of manufacturing semiconductor device
TW202111870A (zh) 用於混成特徵金屬化之方法與設備
TW473829B (en) An improved method of depositing a conformal h-rich Si3N4 layer onto a patterned structure
US20050112856A1 (en) Seed layer treatment
TWI451493B (zh) 低介電常數材料與金屬製程整合方法
TWI437664B (zh) 用於製造積體電路元件以增加完善性、性能和可靠性的高產出和高效能方法
JP2007116167A (ja) 特徴画成部を形成する方法
US20040005783A1 (en) Method of reworking tungsten particle contaminated semiconductor wafers
CN101604683B (zh) 一种用于互连的气隙结构及其制造方法
KR100407682B1 (ko) 반도체 소자의 금속배선 형성방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20131106

Termination date: 20171218