KR20130051717A - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 30nm 이하 비트 라인 형성 시, 텅스텐 식각에 대한 하드 마스크의 선택비를 증가시킬 수 있는 반도체 소자의 형성 방법에 관한 것으로, 이를 위해 본 발명은 기판 상에 절연막 및 금속막을 포함하는 피식각층을 형성하는 단계; 상기 피식각층 상에 하드 마스크막 패턴을 형성하는 단계; 상기 하드 마스크막 패턴 상부에 형성된 오버행 형상의 제 1 영역과, 상기 하드 마스크막 패턴의 측벽에 형성된 제 2 영역을 구비하는 보호막 패턴을 형성하는 단계; 상기 제 1 영역을 식각 배리어로 상기 피식각층의 절연막을 식각하는 단계; 및 상기 제 2 영역을 식각 배리어로 상기 피식각층의 금속막을 식각하는 단계를 포함하는 반도체 소자의 형성 방법을 제공한다.

Description

반도체 소자 제조 방법 {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 기술에 관한 것으로, 특히, SPT 공정을 이용한 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 디자인 룰(design rule)이 감소함에 따라 반도체 소자를 구성하는데 요구되는 패턴의 최소 피치(minimum pitch)도 크게 감소하고 있다. 그러나, 패턴을 구현하는데 사용되는 리소그래피(lithography) 공정의 해상도는 디자인 룰의 감소를 뒷받침하지 못하고 있다.
특히, 30nm급 이하의 패턴을 형성하는데 필요한 153nm 파장대의 엑시머 레이저(excimer laser)나 더 짧은 파장의 EUV(Extreme Ultra Violet)급 리소그래피 기술은 아직 개발 중으로 실제 패턴 형성에 이용되기 어려운 실정이다. 이에, SPT(Pacer Patterning Technology) 공정을 이용하여 한계 해상력 이하의 피치를 갖는 미세 패턴을 형성하는 방법이 도입되었다.
특히, SPT 스킴을 이용하여 비트 라인을 형성하는 경우, 기판 상에 산화막을 형성하고 이를 패터닝하여 비트 라인용 금속막, 예를 들어 텅스텐(W)막을 형성한다. 또한, 상기 텅스텐(W)막을 패터닝하기 위해 산화막으로 이루어진 제 1 하드 마스크막과, 상기 산화막을 패터닝하기 위해 카본막으로 이루어진 제 2 하드 마스크막으로 이루어진 이중 구조의 하드 마스크막을 이용한다.
상기 이중 구조의 하드 마스크막을 이용하여 산화막과 텅스텐(W)막을 식각하는 경우, 먼저 카본막의 제 2 하드 마스크막을 식각배리어로 상기 산화막을 식각하고, 이 후, 산화막의 제 1 하드 마스크막을 식각배리어로 상기 텅스텐(W)막을 식각하게 된다.
그런데, 상기 제 2 하드 마스크막으로 상기 산화막을 식각할 때, 동일 산화막으로 이루어진 상기 제 1 하드 마스크막의 양측면이 보호받지 못하여 후속 식각에서 하드 마스크로의 기능을 수행하지 못하게 된다. 따라서, 도 1과 같이, 제 1 하드 마스크막(12)이 기판(10) 상의 피식각층인 텅스텐막(11)을 식각할 때, 상기 텅스텐막(11)이 완전히 식각되지 못하여 분리되지 않는다.
이를 해결하기 위해서는, 상기 이중 구조의 하드 마스크의 높이 증가가 필수불가결하지만 SPT를 사용하는 스택 구조 상 막 높이(film height)의 증가는 막 리프팅(film lifting)에 취약하여 적절한 방법이 될 수 없는 상황이다.
이렇게 소자의 고집적화에 따라 패턴이 미세해짐에 따라 30nm 이하 급 패턴형성 시 식각 물질 간 마진이 줄어듦에 따라 반도체 소자의 불량을 초래하는데 미치는 바가 커진다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 30nm 이하 비트 라인 형성 시, 텅스텐 식각에 대한 하드 마스크의 선택비를 증가시킬 수 있는 반도체 소자의 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 형성 방법은 기판 상에 절연막 및 금속막을 포함하는 피식각층을 형성하는 단계; 상기 피식각층 상에 하드 마스크막 패턴을 형성하는 단계; 상기 하드 마스크막 패턴 상부에 형성된 오버행 형상의 제 1 영역과, 상기 하드 마스크막 패턴의 측벽에 형성된 제 2 영역을 구비하는 보호막 패턴을 형성하는 단계; 상기 제 1 영역을 식각 배리어로 상기 피식각층의 절연막을 식각하는 단계; 및 상기 제 2 영역을 식각 배리어로 상기 피식각층의 금속막을 식각하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 30nm 이하 비트 라인 형성 시, 텅스텐 식각에 대한 하드 마스크의 선택비를 증가시킬 수 있어 반도체 소자의 고집적화와 수율 향상을 이룰수 있다.
도 1은 종래의 문제점을 설명하기 위한 공정 단면도이다.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 SPT 스킴을 이용하여 비트 라인을 형성하는 방법을 설명하기 위한 공정 단면도이다.
도 3a 내지 도 3d는 본 발명의 일실시예를 설명하기 위한 평면도이다.
도 4a 및 도 4b는 본 발명의 공정 후의 소자 단면을 촬영한 사진이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2g 본 발명의 일실시예에 따른 SPT 스킴을 이용하여 비트 라인을 형성하는 방법을 설명하기 위한 공정 단면도들이다. 도 3a 내지 도 3e는 각각 도 2a, 2c, 2e, 2f 공정 후를 도시한 평면도들이다. 또한, 도 4a 및 도 4b는 각각 도 2e와 도 2f의 공정 후의 소자 단면을 촬영한 사진이다.
도 2a에 도시된 바와 같이, 기판(20) 상에 피식각층(21)을 형성한다.
이 때, 도 3a와 같이, 상기 피식각층(21)은 기판(20) 상에 SNC 분리막인 절연막인 산화막(21A)을 증착하고, 라인-타입의 스토리지 노드 콘택(SNC)을 X축 방향으로 형성한 후 비트라인용 텅스텐막(21B)을 채워줌으로써 형성된다.
다음으로, 도 2b에 도시된 바와 같이, 상기 피식각층(21) 상에 제 1 하드 마스크막(22), 제 2 하드 마스크막(23) 및 반사방지막(24)을 차례로 형성하고, 이어서, 반사방지막(24) 상에 감광막 패턴(25)을 형성한다. 이 때, 상기 제 1 하드 마스크막(22)은 카본막, 상기 제 2 하드 마스크막(23)은 산화막으로 구성될 수 있다. 또한, 상기 반사방지막(24)은 실리콘 질산화막(SiON)으로 구성될 수 있다.
이어서, 도 2c에 도시된 바와 같이, 상기 감광막 패턴(25)을 식각배리어로 반사방지막(24) 및 제 2 하드 마스크막(23)을 식각하여 제 2 하드 마스크 패턴(23A)을 형성하고, 상기 제 2 하드 마스크 패턴(23A)을 식각배리어로 상기 제 1 하드 마스크막(22)을 식각하여 제 1 하드 마스크 패턴(22A)을 형성한다. 상기 제 2 하드 마스크 패턴(23A)이 형성되는 시점에서 감광막 패턴(25) 및 반사방지막(24)은 모두 제거될 수 있다.
이 때, 도 3b와 같이, Y축 방향으로 비트라인용 텅스텐막(21B)이 채워질 부분을 제외한 부분에 상기 감광막 패턴(25)을 이용하여 상기 제 1 하드 마스크 패턴(22A) 및 제 2 하드 마스크 패턴(23A)을 형성할 수 있다.
이어서, 도 2d에 도시된 바와 같이, 상기 감광막 패턴(25) 및 반사방지막(24)이 모두 제거된 후, 상기 제 1 하드 마스크 패턴(22A) 위에 남아 있는 제 2 하드 마스크 패턴(23A)을 산소(O2)를 이용하여 스트립한다.
이어서, 도 2e에 도시된 바와 같이, 상기 공정 후의 결과물 전면에 보호막(26)을 형성한다. 이 때, 도 3c를 참조하면, 상기 보호막(26)은 스텝 커버러지가 좋지 않고 상부에 오버행이 생기는 PVD 방식으로 피식각층(21) 및 상기 제 1 하드 마스크 패턴(22A)의 프로파일을 따라 결과물 전면에 형성된다. 바람직하게는, 상기 보호막(26)은 상기 제 1 하드 마스크 패턴(22A)의 측면 대 상부(SIDE/TOP) 스텝 커버러지가 약 1:4 이상이 되도록 형성될 수 있다. 또한, 바람직하게는, 상기 보호막(26)은 티타늄 질화막(TiN)으로 구성될 수 있다.
이어서, 도 2f에 도시된 바와 같이, 상기 보호막(26)을 부분 식각하여 보호막 패턴(26A)을 형성한다. 이 때, 상기 보호막(26) 중, 상기 제 1 하드 마스크 패턴(22A) 상에 형성된 오버행 영역 및 상기 피식각층(21) 상부에 형성된 영역만 식각되도록 하고, 상기 제 1 하드 마스크 패턴(22A)의 측면에 형성된 보호막의 식각은 최소화하는 방식으로 공정이 수행된다. 도 3d를 참조하면, 제 1 하드 마스크 패턴(22A)의 상부와 측면을 따라 상기 보호막 패턴(26A)이 형성되어 있음을 알 수 있다.
바람직하게는, 상기 공정은 ICP 타입의 장비에서 압력 조건은 15mT ~ 30mT, TCP는 600Ws ~ 800Ws, 바이어스 전압은 0~20Wb의 상태에서 주로 염소(Cl2) 가스를이용하여 수행될 수 있다.
참고로, 도 4a는 상기 보호막(26)을 형성한 공정 후의 소자 단면을 촬영한 사진이고, 도 4b는 상기 보호막(26)의 오버행 부분을 식각하고 보호막 패턴(26A)이 형성된 후의 소자 단면을 촬영한 사진이다.
상기 부분 식각 공정 결과, 상기 보호막 패턴(26A)은 상기 제 1 하드 마스크 패턴(22A)의 상부 부분에 형성된 오버행 영역(27) 및 상기 제 1 하드 마스크 패턴(22A)의 측벽 부분에 형성된 보호 영역(28)으로 구분된다. 후속 공정에서, 상기 오버행 영역(27)은 피식각층(21)의 산화막(21A)를 식각하는 하드 마스크로 동작하고, 상기 보호 영역(28)은 제 1 하드 마스크 패턴(22A)를 보호하는 보호막으로 동작한다.
이어서, 상기 보호막 패턴(26A)의 오버행 영역(27)을 식각배리어로 하여 SNC 분리막인 피식각층(21)의 산화막(21A)을 식각한다. 이 때, 상기 보호막 패턴(26A)의 보호 영역(28)이 상기 제 1 하드 마스크 패턴(22A)를 보호하여 산화막으로 구성된 제 1 하드 마스크 패턴(22A)의 식각을 최소화 한다. 바람직하게는, 상기 오버행 영역(27)을 식각배리어로 하여 산화막(21A)을 식각할 시에는, 탑소스(Top Source) 파워는 500~800Ws, 바이어스 파워는 200~300Vb인 조건에서 주로 C4F8/C4F6 가스를 사용할 수 있다.
이 후, 황산(H2SO4)과 과산화수소(H2O2)를 혼합한 황산과산화수소 혼합액를 이용하여 실시되는 SPM(Sulfuric acid and Hydro-Peroxide Mixture) 세정 공정으로 상기 보호막 패턴(26A)을 선택적으로 제거한다.
이어서, 도 2g에 도시된 바와 같이, 상기 제 1 하드 마스크 패턴(22A)을 식각배리어로 하여 피식각층(21)의 텅스텐막(21B)을 식각하여 비트 라인(21C)을 형성한다. 이 때, 바람직하게는, 탑소스(Top Source) 파워는 500~800Ws, 바이어스 파워는 100~200Vb 정도 사용하여 주로 CL2/NF3/SiCL4 가스를 사용할 수 있다.
상기 공정 진행 후 남아있는 상기 제 1 하드 마스크 패턴(22A)는 케미컬을 이용하여 제거한다.
상기와 같이, 본 발명의 일실시예에 따르면, 비트 라인용 텅스텐막을 식각하기 위한 하드 마스크 형성 시에 최종적으로 패터닝된 하드 마스크 상에 스텝 커버리지 특성을 이용한 PVD로 증착된 보호막을 형성함으로써 하드 마스크의 선택비를 증가시킬 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
20: 기판 21: 피식각층
21A: 산화막 21B: 텅스텐막
22: 제 1 하드 마스크막 23: 제 2 하드 마스크막
24: 반사 방지막 25: 감광막 패턴
26: 보호막

Claims (18)

  1. 기판 상에 절연막 및 금속막을 포함하는 피식각층을 형성하는 단계;
    상기 피식각층 상에 하드 마스크막 패턴을 형성하는 단계;
    상기 하드 마스크막 패턴 상부에 형성된 오버행 형상의 제 1 영역과, 상기 하드 마스크막 패턴의 측벽에 형성된 제 2 영역을 구비하는 보호막 패턴을 형성하는 단계;
    상기 제 1 영역을 식각 배리어로 상기 피식각층의 절연막을 식각하는 단계; 및
    상기 제 2 영역을 식각 배리어로 상기 피식각층의 금속막을 식각하는 단계
    를 포함하는 반도체 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 보호막 패턴을 형성하는 단계는,
    상기 피식각층 및 하드 마스크막 패턴의 전면의 프로파일을 따라 보호막을 증착하는 단계; 및
    상기 증착된 보호막을 부분 식각하여 보호막 패턴을 형성하는 단계
    를 포함하는 반도체 소자의 형성 방법.
  3. 제 2 항에 있어서,
    상기 보호막을 증착하는 단계는,
    상부에 오버행이 생기는 PVD 방식으로 수행하는 반도체 소자의 형성 방법.
  4. 제 2 항에 있어서,
    상기 보호막은 티타늄 질화막(TiN)으로 형성하는 반도체 소자의 형성 방법.
  5. 제 2 항에 있어서,
    상기 보호막 패턴을 형성하는 단계는,
    ICP 타입의 장비에서 압력 조건은 15mT ~ 30mT, TCP는 600Ws ~ 800Ws, 바이어스 전압은 0~20Wb의 상태에서 염소(Cl2) 가스를 이용하여 수행되는 반도체 소자의 형성 방법.
  6. 제 1 항에 있어서,
    상기 보호막 패턴은 상기 하드 마스크 패턴의 측면 대 상부 스텝 커버러지가 약 1:N (N은 양의 정수)이 되도록 형성하는 반도체 소자의 형성 방법.
  7. 제 6 항에 있어서,
    상기 N은 4 이상인 반도체 소자의 형성 방법.
  8. 제 1 항에 있어서,
    상기 피식각층의 절연막을 식각하는 단계는,
    탑소스(Top Source) 파워는 500~800Ws, 바이어스 파워는 200~300Vb인 조건에서 주로 C4F8/C4F6 가스를 사용하는 반도체 소자의 형성 방법.
  9. 제 1 항에 있어서,
    상기 피식각층의 금속막을 식각하는 단계는,
    탑소스(Top Source) 파워는 500~800Ws, 바이어스 파워는 100~200Vb 정도 사용하여 주로 CL2/NF3/SiCL4 가스를 사용하는 반도체 소자의 형성 방법.
  10. 제 1 항에 있어서,
    상기 피식각층을 형성하는 단계는,
    상기 기판 상에 상기 절연막을 증착하는 단계;
    상기 절연막 내에 라인-타입의 콘택을 X축 방향으로 형성하는 단계; 및
    상기 금속막으로 상기 콘택을 채우는 단계
    를 포함하는 반도체 소자의 형성 방법.
  11. 제 1 항에 있어서,
    상기 절연막은 SNC 분리막용 절연막이고, 상기 금속막은 비트라인용 금속막인 반도체 소자의 형성 방법.
  12. 제 1 항에 있어서,
    상기 절연막은 산화막이고, 상기 금속막은 텅스텐막인 반도체 소자의 형성 방법.
  13. 제 1 항에 있어서,
    상기 절연막과 상기 하드 마스크막 패턴은 동일 물질로 구성된 반도체 소자의 형성 방법.
  14. 제 1 항에 있어서,
    상기 하드 마스크막 패턴을 형성하는 단계는,
    상기 피식각층 상에 제 1 하드 마스크막 및 제 2 하드 마스크막을 차례로 형성하는 단계;
    상기 제 2 하드 마스크막 상에 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각배리어로 제 2 하드 마스크막을 식각하여 제 2 하드 마스크 패턴을 형성하고, 상기 제 2 하드 마스크 패턴을 식각배리어로 상기 제 1 하드 마스크막을 식각하여 하드 마스크 패턴이 되는 제 1 하드 마스크 패턴을 형성하는 단계;
    상기 감광막 패턴을 제거하는 단계; 및
    상기 제 2 하드 마스크 패턴을 제거하는 단계
    를 포함하는 반도체 소자의 형성 방법.
  15. 제 14 항에 있어서,
    상기 제 1 하드 마스크막은 산화막으로 형성되고, 상기 제 2 하드 마스크막은 카본막으로 형성되는 반도체 소자의 형성 방법.
  16. 제 14 항에 있어서,
    상기 제 2 하드 마스크 패턴을 제거하는 단계는,
    산소(O2)를 이용하여 제거하는 반도체 소자의 형성 방법.
  17. 제 14 항에 있어서,
    상기 제 2 하드 마스크 상에 반사방지막을 형성하는 단계
    를 더 포함하는 반도체 소자의 형성 방법.
  18. 제 11 항에 있어서,
    황산과산화수소 혼합액를 이용하여 실시되는 SPM(Sulfuric acid and Hydro-Peroxide Mixture) 세정 공정으로 상기 보호막 패턴을 선택적으로 제거하는 단계
    를 더 포함하는 반도체 소자의 형성 방법.
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