KR20060039571A - 금속 배선 형성 방법 - Google Patents

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Abstract

공정 축소로 인한 원가 절감이 가능하며, 수율 향상이 가능한 금속 배선 형성 방법에 관한 것으로, 본 발명의 실시예에 따른 방법은, 하부 구조물이 형성된 반도체 기판 위에 식각 정지막, 금속간 절연막, 반사 방지 코팅막 및 마스크 패턴을 순차적으로 형성하는 단계; 상기 마스크 패턴을 이용하여 반사 방지 코팅막을 타겟 식각하는 단계; 상기 마스크 패턴을 이용한 습식 식각을 실시하여 상기 금속간 절연막을 설정 두께만큼 제거함으로써 트랜치를 형성하는 단계; 상기 마스크 패턴을 이용한 건식 식각을 실시하여 잔류 금속간 절연막 및 식각 정지막을 제거함으로써 비아홀을 형성하는 단계; 및 상기 마스크 패턴을 제거하는 단계;를 포함한다.
듀얼다마신, 습식 식각, 단순화, 금속 배선, 비아, 트랜치

Description

금속 배선 형성 방법{FABRICATION METHOD OF METAL LINE}
도 1a 내지 도 1e는 본 발명의 실시예에 따른 금속 배선 형성 방법을 나타내는 공정도이다.
본 발명은 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 공정 축소로 인한 원가 절감이 가능하며, 수율 향상이 가능한 금속 배선 형성 방법에 관한 것이다.
반도체 집적회로가 고속화/고집적화 되면서 근래에는 금속 배선의 미세화 및 다층화가 이루어지고 있고, 배선 지연(RC Signal Delay)을 축소하기 위하여 구리, 낮은 유전상수(k) 물질이 도입되고 있으며, 또한 디자인 룰(Design Rule) 축소에 따른 금속 패터닝(metal patterning)의 어려움 등으로 인해 배선 형성 공정에 있어서 금속 에칭 및 절연체 갭 충전 단계를 제거할 수 있는 다마신(Damascene) 공정이 개발되었다. 이러한 다마신 공정은 싱글(single) 및 듀얼(dual) 공정이 있는데, 듀얼 다마신 공정을 이용한 종래의 금속 배선 형성 방법을 설명하면 다음과 같다.
하부 금속막 위에 식각 정지막, 금속간 절연막 및 반사 방지 코팅막을 순차 적으로 형성하고, 반사 방지 코팅막 위에 비아 마스크를 형성하며, 이 비아 마스크를 이용한 건식 식각 공정을 실시하여 반사 방지 코팅막 및 금속간 절연막을 선택적으로 식각한 후, 애싱(ashing) 공정을 실시하여 상기 패턴을 제거함으로써 비아홀을 형성한다.
이어서, 상기 비아홀 내부를 희생막인 노블락(Novolac)으로 완전히 채운 다음, 상기 노블락을 일정 깊이만큼 리세스(recess)시키고, 전면에 반사 방지 코팅막을 형성한 후 트랜치 마스크를 형성하며, 이 마스크을 이용한 건식 식각 공정을 실시하여 트랜치를 형성한다.
이후, 애싱 공정을 실시하여 트랜치 마스크 및 비아홀 내부의 잔류 노블락을 제거한다. 그리고, 비아홀에 의해 노출되는 식각 정지막을 제거하여 비아홀 및 트랜치로 이루어지는 다마신 패턴을 완성하고, 상기 다마신 패턴 내부에 장벽 금속막을 형성하며, 전도성 물질, 예컨대 구리를 다마신 패턴에 매립한 후 평탄화하여 금속 배선을 형성한다.
이와 같이, 비아홀을 먼저 형성한 후 트랜치를 형성하는 종래의 금속 배선 형성 방법은 비아홀 및 트랜치를 형성하기 위한 마스크 패턴을 각각 형성해야 하므로, 마스크 패턴 제거를 위한 애싱 공정과 마스크를 이용한 건식 식각 공정을 2회씩 각각 실시해야 하며, 노블락을 사용하는 등 금속 배선을 형성하기 위한 공정수가 많아 생산성이 낮은 문제점이 있다.
또한, 종래의 금속 배선 형성 방법은 트랜치 마스크를 제거하기 위한 애싱 공정시에 노블락이 불완전하게 제거되는 경우 식각 방지막이 불완전하게 제거되고, 이로 인해 콘택 저항이 상승되어 소자 특성이 열화되는 등의 문제점이 있다.
본 발명은 상기한 문제점을 해결하기 위한 것으로, 한 개의 마스크 패턴으로도 비아홀 및 트랜치를 모두 형성할 수 있어 공정 축소로 인한 원가 절감이 가능하며, 수율 향상이 가능한 금속 배선 형성 방법을 제공함을 목적으로 한다.
상기한 본 발명의 목적은,
마스크 패턴을 이용한 습식 식각 공정을 실시하여 금속간 절연막에 일정 깊이의 트랜치를 형성한 후, 상기 마스크 패턴을 이용한 건식 식각 공정을 실시하여 잔류 금속간 절연막을 제거함으로써 비아홀을 형성하는 금속 배선 형성 방법에 의해 달성할 수 있다.
보다 구체적으로 본 발명은,
하부 구조물이 형성된 반도체 기판 위에 식각 정지막, 금속간 절연막, 반사 방지 코팅막 및 마스크 패턴을 순차적으로 형성하는 단계;
상기 마스크 패턴을 이용하여 반사 방지 코팅막을 타겟 식각하는 단계;
상기 마스크 패턴을 이용한 습식 식각을 실시하여 상기 금속간 절연막을 설정 두께만큼 제거함으로써 트랜치를 형성하는 단계;
상기 마스크 패턴을 이용한 건식 식각을 실시하여 잔류 금속간 절연막 및 식각 정지막을 제거함으로써 비아홀을 형성하는 단계; 및
상기 마스크 패턴을 제거하는 단계;
를 포함하는 금속 배선 형성 방법을 포함한다.
본 발명의 바람직한 실시예에 의하면, 상기 습식 식각은 불소계 용액, 예컨대 BHF 또는 케미컬을 에천트(etchant)로 사용하며, 건식 식각은 반응성 이온 에칭으로 이루어진다.
이하, 첨부도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 1a 내지 1e는 본 발명의 실시예에 따른 금속 배선 형성 방법의 공정 단계를 도시한 것이다.
먼저, 도 1a는 하부 구조물, 예컨대 모스 트랜지스터(10) 및 하부 금속 배선(12)이 형성된 반도체 기판 위에 식각 정지막(14), 금속간 절연막(16), 반사 방지 코팅막(18) 및 마스크 패턴(20)이 형성된 상태를 도시하고 있다.
상기한 금속간 절연막(16)이 산화물 또는 산화물에 기초하였거나 낮은 유전상수(k)를 갖는 유기물이라면, 식각 정지막(14)은 질화실리콘(silicon nitride) 등으로 형성할 수 있다.
그리고, 상기한 금속간 절연막(16)은 제1 및 제2 절연층(16a,16b)으로 이루어질 수 있다.
상기 제1 절연층(16a)은 일반적으로 배선 구조 내에서 사용되는 임의의 절연체, 예를 들어, 이산화실리콘(SiO2)이나 플루오르화 폴리이미드(fluorinated polyimide), 플루오르화 규산염 유리(fluorinated silicate glass), 비결정질 플루오르화 탄소(amorphous-fluorinated carbon) 등의 낮은 유전상수(k) 재료, 폴리아 릴에테르(polyarylether) 계열로 알려진 재료, 파릴린-AF4(parylene-AF4), 산화 실리콘(silicon oxide)으로부터 유도되는 낮은 유전상수(k) 재료(예컨대, 블랙 다이아몬드), 플로우필(FlowFill) 등으로 형성할 수 있다.
그리고, 제2 절연층(16b)은 제1 절연층(16a)과 관련하여 언급하였듯이 이산화실리콘이나 낮은 유전상수(k)를 갖는 재료 등과 같이 배선 구조에 사용되는 절연체로 이루어지며, 제1 절연층(16a)과 제2 절연층(16b)의 재료는 동일한 재료일 필요는 없다.
상기 마스크 패턴(20)은 반사 방지 코팅막(18) 위에 포토레지스트를 도포하고, 이를 노광 및 현상하는 것에 의해 형성하며, 이 패턴(20)의 윈도우(W)는 비아홀의 위치와 폭을 규정한다.
상기한 마스크 패턴(20)을 형성한 후, 건식 식각 공정, 예컨대 반응성 이온 식각을 실시하여 반사 방지 코팅막(18)을 타겟 식각한다. 도 1b에는 식각이 완료된 상태가 도시되어 있다.
건식 식각 공정을 완료하면, 도 1b에 도시한 바와 같이 일부의 제2 절연층(16b)이 노출되는데, 이후에는 불소계 용액, 예컨대 BHF 또는 케미컬을 이용한 습식 식각 공정을 실시하여 트랜치(22)를 형성한다. 도 1c에는 트랜치(22)가 형성된 상태가 도시되어 있는바, 습식 식각 공정의 특성으로 인해 상기 트랜치(22)는 항아리 형상으로 형성된다. 이때, 상기 마스크 패턴(20) 하부의 반사 방지 코팅막(18)은 제거되지 않는다.
트랜치(22)를 형성한 후에는 상기한 마스크 패턴(20)을 이용한 건식 식각 공 정을 실시하여 트랜치(22)의 하부에 잔류하는 제1 절연층(18a) 및 식각 정지막(14)을 제거한다. 이와 같이 하면 비아홀(24)이 형성된다. 따라서, 비아홀(24) 및 트랜치(22)로 이루어지는 다마신 패턴(26)이 형성된다.
이후, 애싱 공정을 실시하여 상기한 마스크 패턴(20)을 제거한다. 상기한 마스크 패턴(20)이 제거된 상태가 도 1e에 도시되어 있다.
도시하지는 않았지만, 이후에는 상기 다마신 패턴의 내부에 장벽 금속막을 형성한 후, 전도성 물질, 예컨대 알루미늄, 알루미늄 합금, 구리, 구리 합금 또는 다른 여러 종류의 금속을 사용하여 다마신 패턴을 매립한 후, 이를 평탄화하여 금속 배선을 형성한다. 여기에서, 상기 전도성 물질은 화학적 기상 증착(CVD: Chemical Vapor Deposition), 물리적 기상 증착(PVD: Physical Vapor Deposition), CVD/PVD의 결합, 전기도금(electroplating), 그리고 무전해 도금(electro-less plating) 등의 방법을 사용하여 매립할 수 있다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
이상에서 상세히 설명한 바와 같이 본 발명은 한 개의 마스크 패턴을 이용하여 트랜치 및 비아홀을 모두 형성할 수 있으므로, 마스크 패턴의 증착 및 제거 공정을 축소할 수 있고, 또한 노블락 형성 공정을 제거할 수 있다.
따라서, 금속 배선을 형성하기 위한 전체적인 공정수를 축소할 수 있으며, 상기 노블락으로 인해 발생하는 수율 저하 등의 문제점을 해결할 수 있다.

Claims (3)

  1. 하부 구조물이 형성된 반도체 기판 위에 식각 정지막, 금속간 절연막, 반사 방지 코팅막 및 마스크 패턴을 순차적으로 형성하는 단계;
    상기 마스크 패턴을 이용하여 반사 방지 코팅막을 타겟 식각하는 단계;
    상기 마스크 패턴을 이용한 습식 식각을 실시하여 상기 금속간 절연막을 설정 두께만큼 제거함으로써 트랜치를 형성하는 단계;
    상기 마스크 패턴을 이용한 건식 식각을 실시하여 잔류 금속간 절연막 및 식각 정지막을 제거함으로써 비아홀을 형성하는 단계; 및
    상기 마스크 패턴을 제거하는 단계;
    를 포함하는 금속 배선 형성 방법.
  2. 제 1항에 있어서,
    상기 습식 식각은 불소계 용액을 에천트(etchant)로 사용하는 금속 배선 형성 방법.
  3. 제 2항에 있어서,
    상기 불소계 용액이 BHF인 것을 특징으로 하는 금속 배선 형성 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100939409B1 (ko) * 2008-01-21 2010-01-28 주식회사 하이닉스반도체 반도체 소자의 다마신 패턴 형성 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130051717A (ko) * 2011-11-10 2013-05-21 에스케이하이닉스 주식회사 반도체 소자 제조 방법
US8883638B2 (en) * 2012-01-18 2014-11-11 United Microelectronics Corp. Method for manufacturing damascene structure involving dummy via holes

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6444588B1 (en) * 1999-04-26 2002-09-03 Micron Technology, Inc. Anti-reflective coatings and methods regarding same
KR100350811B1 (ko) * 2000-08-19 2002-09-05 삼성전자 주식회사 반도체 장치의 금속 비아 콘택 및 그 형성방법
KR100342306B1 (ko) * 2000-09-05 2002-07-02 윤종용 트랜지스터 및 이의 형성 방법
KR100545202B1 (ko) * 2003-10-06 2006-01-24 동부아남반도체 주식회사 캐패시터 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100939409B1 (ko) * 2008-01-21 2010-01-28 주식회사 하이닉스반도체 반도체 소자의 다마신 패턴 형성 방법
US7759232B2 (en) 2008-01-21 2010-07-20 Hynix Semiconductor Inc. Method of forming damascene patterns of semiconductor devices

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