JP2002521821A - 集積回路用インタコネクト構造の製造方法 - Google Patents

集積回路用インタコネクト構造の製造方法

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JP2002521821A JP2000561658A JP2000561658A JP2002521821A JP 2002521821 A JP2002521821 A JP 2002521821A JP 2000561658 A JP2000561658 A JP 2000561658A JP 2000561658 A JP2000561658 A JP 2000561658A JP 2002521821 A JP2002521821 A JP 2002521821A
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Abstract

(57)【要約】 １つのステップにおいて、完全なビアを形成するデュアルダマシン技術。即ち、基板（３００）上に第１の絶縁層（３０２）を堆積し、第１の絶縁層（３０２）上にエッチングストップ層（３０４）を堆積し、エッチングストップ層（３０４）上に第２の絶縁層（３０６）を堆積する方法。次に、（１つまたは複数の）究極的なビアの寸法位置に従って現像且つパターン化されるフォトレジストを塗布することによって、ビアマスク（３０８）を形成する。その後、例えば、反応性イオンエッチングを用いて、第１の絶縁層（３０２）、エッチングストップ層（３０４）及び第２の絶縁層（３０６）を１つのステップにおいてエッチングしてもよい。これら３つの層を貫通して形成されるホール（３１２）は、最終的なビアの直径を有する。その後、トレンチが、マスクされて、第２の絶縁層（３０６）にエッチングされる。トレンチのエッチングは、エッチングストップ層によって、止められる。ビアとトレンチがメタライゼーションされてインタコネクト構造を形成する。この技術は、マルチレベルインタコネクト構造を作成するために、繰り返されることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は集積回路製造のためのメタライゼーションプロセスおよびインタコ
ネクトプロセスに関し、特に、集積回路内にインタコネクト構造を製造するため
の改良されたデュアルダマシンプロセスに関する。
【０００２】
【従来の技術】
ダマシン技術は、現代の集積回路製造で利用されている金属エッチング、絶縁
体ギャップ充填、および平坦化に対する切迫した要求に対応して開発されてきた
。ダマシン技術を使用する主な利点は、インタコネクト構造を製造するプロセス
における金属エッチングと絶縁体ギャップ充填のステップが不要になることであ
る。銅のエッチングは難しいので、産業でメタライゼーションの材料としてアル
ミニウムから銅に移動するにつれて、金属エッチングステップをなくすことが重
要になる。
【０００３】 ダマシンプロセスには、シングルとデュアルの２種類がある。図１A〜１Gで示
したようにインタコネクト構造製造用シングルダマシンプロセスでは、第１の絶
縁体１０２を基板１００上に堆積し、例えば反応性イオンエッチング（RIE）を
用いて絶縁体１０２内にビア１０４をエッチングする。次に、金属堆積によって
金属層１０６をビア１０４に充填する。プラグは、例えば、ケミカルメカニカル
ポリシング(CMP）によって平坦化されて、「プラグ」１０８を形成する。その後
、第２の絶縁体１１０を第１の絶縁体１０２上に堆積し、RIEプロセスを用いて
１つ以上のトレンチ１１２を第２の絶縁層１１０を貫通してエッチングする。次
に、金属堆積プロセスを用いて金属層をトレンチ１１２に充填してインターコネ
クションラインを形成し、さらにCMPによって平坦化する。このようにして、複
数のインタコネクトライン１１６を形成してプラグ１０８を相互に接続する。
【０００４】 インターコネクションを形成する従来のデュアルダマシン方法では、ビアとト
レンチに同時に金属を充填するので、製造プロセスにおいてはメタライゼーショ
ンと平坦化のステップが少ない回数で済む。デュアルダマシンプロセスではライ
ンとビアの両方を同時にメタライゼーションするので、このような構造では金属
プラグと金属ラインとの間のインターフェースを必要としない。
【０００５】 り詳細には、デュアルダマシン技術では、図２A〜２Eで示したように、ビアと
トレンチの深さを加算したものに等しい厚さの絶縁体２０２を基板２００上に堆
積する。ビアマスクの形状をしたマスク２０４を絶縁体２０２上に堆積し、１つ
以上のビア２０６を絶縁体を貫通してエッチングする。次にマスクを除去し、第
２のマスク２０４を形成する。このマスクはトレンチマスクである。次に、１つ
以上のトレンチ２１０を絶縁体２０２のほぼ中間に達する深さにエッチングする
。このように、トレンチの深さはブラインドエッチングｓトップを用いて生成さ
れる。つまり、所定時間が経過した後にエッチングが停止される。このようなプ
ロセスが、トレンチに再現性がある且つよく画成される深さを生成させるために
は、不正確な方法であることが知られている。ビア開口部内に位置された第２の
マスクからの未現像フォトレジスト部分２１２によって、ビアの底部がエッチン
グ液から保護される。第２マスクの除去に使用するレジストストリッププロセス
は、ビアからもすべてのレジストを除去するように制御される必要がある。その
後、トレンチ２１０とビア２０６の両方を１回のステップで金属層２１４でメタ
ライゼーションし、この構造を平坦化して、トレンチとプラグとのインタコネク
ト構造を形成する。
【０００６】 米国特許第５６３５４２３号では、改良デュアルダマシンプロセスが開示され
ている。このプロセスでは、第１の絶縁体をビアの所望の厚さに堆積する。その
後、薄いエッチングストップ層を第１の絶縁層上に堆積し、所望のトレンチ深さ
とほぼ同じ厚さの第２の絶縁層をエッチングストップ層上に堆積する。次に、フ
ォトレジストマスク（ビアマスク）を第２の絶縁体上に形成する。その後、エッ
チングプロセスによって、第２の絶縁体にビアの直径と同じサイズの穴をエッチ
ングする。エッチングはエッチングストップ層で止まる。次に、ビアマスクを除
去し、第２の絶縁体上にトレンチマスクを形成する。以前に形成されたビアホー
ルの底部まで完全にレジストを現像するように注意しなければならない。そうし
ないと、以後のビア形成ステップでエッチングストップ層と第１の絶縁体を正し
くエッチングできなくなる。トレンチマスクを使用して第２の絶縁体にトレンチ
をエッチングし、同時にビアをエッチングストップストップ層と第１の絶縁体を
貫通してエッチングする。トレンチとビアを形成すれば、この構造をメタライゼ
ーションしてインタコネクトを形成することができる。
【０００７】 このプロセスでは、第２の絶縁体のビアにフォトレジストが少しでも残ってい
ると、第１の絶縁層にビアを形成できなかったり、正しく形成できない。また、
トレンチの縁がビアと交差していると、フォトレジストの一部がビアに残り、ビ
アを完全には形成することができず歪んでしまう。このような不完全なビアは、
一般に、インターコネクション故障を結果としてもたらす。
【０００８】 従って、トレンチの縁がビアと交差していっても、ビアの境界を画成するため
にフォトレジストを完全に除去するという余分なステップが不要な、インタコネ
クト構造を形成するデュアルダマシンプロセス技術が必要とされている。
【０００９】
【発明の概要】
金属インターコネクションを形成するために用いられる従来技術に関連した前
記の不都合は、１回のステップで完全なビアを形成する本発明のデュアルダマシ
ン技術によって克服されることができる。即ち、本発明の方法では、第１の絶縁
層を基板上に堆積し、エッチングストップ層を第１の絶縁層上に堆積し、第２の
絶縁層をエッチングストップ層上に堆積する。次に、ビアマスクを形成する。ビ
アマスクには、例えば、最終的なビア（１つまたは複数）の位置と寸法に応じて
現像されパターン化されるスピンオン気相成長法または（CVD）フォトレジスト
によって、形成される。その後、第１の絶縁層、エッチングストップ層、および
第２の絶縁層が、例えば、反応性イオンエッチングを用いて、１回のステップで
エッチングされる。これらの３つの層を貫通する穴の直径は最終的なビアと同じ
である。その後、フォトレジストストリッププロセスによって、ビアマスクの形
成に使用したフォトレジストをすべて除去する。次に、第２のマスク（トレンチ
マスク）が、フォトレジストをスピンオンし、そのフォトレジストを現像且つパ
ターン化することによって、形成される。このパターンによって、第２の絶縁層
に形成すべきトレンチ（１つまたは複数）の位置と寸法が画成される。トレンチ
マスクの現像中に、レジストをビアからは完全に現像する必要はない。つまり、
ビア内にフォトレジストの一部を故意に残す。その後、反応性イオンエッチング
プロセスによって第２の絶縁層にトレンチをエッチングする。トレンチマスクの
形成後にビア内に未現像のフォトレジストを残すことによって、トレンチエッチ
ングプロセス中にビアがそれ以上エッチングされることを防止できる。ストップ
層は、トレンチをエッチングする広いプロセスウインドを形成する。このように
本発明のプロセスを使用すれば、トレンチリソグラフィの前にビアが完全に形成
されるので、トレンチの縁がビアと交差することも、フォトレジストがビア内に
残留することも重要な問題ではない。一旦トレンチが形成されたら、トレンチマ
スクを除去しトレンチとビアの両方を同時にメタライゼーションする。その後、
ケミカルメカニカルポリシング(CMP）またはエッチバックプロセスによってメタ
ライゼーション構造を平坦化する。
【００１０】 インタコネクト構造を、マルチレベル構造を生成する方に継続させるために、
前述のように形成した構造上にパッシベーション層を堆積する。次に、別のデュ
アルダマシン構造を製造するために、プロセスが繰り返される。上部構造をメタ
ライゼーションする前に、パッシベーション層をエッチングして下部構造にコン
タクトビアを開口する。次に、上部構造をメタライゼーションし平坦化して、マ
ルチレベルインタコネクト構造の第２レベルを形成する。このプロセスを何度も
繰り返して追加レベルを追加することができる。
【００１１】 本発明によるデュアルダマシンインタコネクト構造の形成プロセスは、汎用コ
ンピュータ上でコンピュータプログラムを実行することにより実施することがで
きる。コンピュータは、（１つまたは複数の）構造を作成する様々なプロセスス
テップを制御する。
【００１２】
【詳細な説明】
本発明の教唆は、添付されている図面に関連する下記の詳細な説明を考慮する
ことによって、容易に理解されることができる。
【００１３】 理解しやすいように、なるべく同一の符号を用いて図面における同一の要素を
示す。
【００１４】 図３A〜３Hは、本発明のデュアルダマシンプロセスのプロセスステップを示し
ている。図３Aは、基板３００上に、ビアの所望の深さとほぼ同じである厚さま
で堆積した第１の絶縁層３０２を示している。一般に、第１の絶縁層３０２は、
インタコネクト構造内で使用する絶縁体であり、例えば、二酸化シリコン（SiO
２）または誘電率（ｋ）が低い材料（フッ化ポリイミド、フッ化ケイ酸塩ガラス
（FSG）、無定形フッ化炭素（a-C:F）、ポリアリールエテール類(Polyarylether
s)として知られる材料（PAE2.0、PAE2.3、FLARE2.0として一般に知られている）
、SILK、DVS-BCB、エーロゲル、HSQ、MSSQ、パリレンとその共重合体、パリレン
-AF4、酸化シリコンから得られる誘電率が低い材料（カーボネードなど）、Flow
Fillなど）を使用できる。図１Bは、第１の絶縁層３０２上に堆積したエッチン
グストップ層を示している。エッチングストップ層３０４は、例えば、絶縁体が
酸化物、酸化物系または誘電率が低い有機材料である場合、窒化シリコンから製
造される。一般に、エッチングストップ材料は、絶縁層のエッチングに使用する
化学物質によってエッチングされにくい誘電体である。例えば、絶縁体が酸化物
系、SiCまたはSiC/SiNの組み合せである場合は、エッチングストップとして、モ
ルファスカーボンを使用することができ、２つの層の厚さが特定の絶縁体に対し
て最適であるような多層エッチングストップも可能である。図３Cは、エッチン
グストップ層３０４上に堆積した第２の絶縁層３０６を示している。第２の絶縁
層３０６も、二酸化シリコン、または第１の絶縁層について列挙した誘電率（ｋ
）が低い材料など、インタコネクト構造で使用する絶縁体であればどのようなも
のでもよい。また、第１と第２の絶縁層の材料は同じでなくてもよい。
【００１５】 図３Dは、第２の絶縁層３０６の上面の上に堆積したフォトレジストを示し、
このフォトレジストは、開口部３１０の境界を既定するために現像しパターン化
されている。このように、開口部３１０は第１の絶縁層３０２に形成される最終
ビアの大きさと形状を備えている。この場合のフォトレジストは、従来の方法で
形成、現像、パターン化されている。
【００１６】 図３Eでは、全ての３つの層、即ち、第１の絶縁層３０２、エッチングストッ
プ層３０４、および第２の絶縁層３０６が順次に、従来の反応性イオンエッチン
グプロセスによって１つのステップでエッチングされ、３つの層すべてを貫通す
るホール３１２が形成される。つまり、層３０６、３０４、３０２の順にエッチ
ングされる。ホールの直径は最終ビアとほぼ同じである。さらに、図３Eでは、
エッチングプロセス完了後に、フォトレジストが除去されている。一般に、従来
のフォトレジストストリッププロセスが使用される。つまり、酸素または酸素−
フッ素化合物を用いたドライアッシングの後にウェットケミカルストリッピング
で残留物を除去する。酸素によって悪影響を受ける低ｋ材料（例えば、有機低ｋ
材料、HSQなど）では、ドライアッシングは使用しない。これらの場合は、ウェ
ットフォトレジストストリップソリューションを使用する。ウェットストリップ
の後にポストアッシュウェットケミストリ残留物洗浄プロセスを使用することが
できる。これまで１回のエッチングステップについて説明したが、各層（例えば
、層３０６、３０４、および３０２）を、各層の材料によって限定されるエッチ
ング化学物質を使用する個別のエッチングプロセスでエッチングすることができ
る。
【００１７】 図３Fは、第２の絶縁層３０６上にフォトレジストをスピンオンするか、また
は他の方法で塗布された後、現像しパターン化してアパーチャトレンチが画成さ
れた構造を示している。このアアパーチャは、第２の絶縁層に形成すべき最終的
なトレンチフラットのサイズと形状を有する。トレンチマスクの現像プロセスで
は、ホール３１２からすべてのフォトレジストが除去されるわけではなく、即ち
、フォトレジスト３１６がホール３１２内に残留することに注意すること。その
結果、これに続くエッチングプロセス中に、ホールの寸法がエッチング剤によっ
て影響を受けたり変化することはない。
【００１８】 図３Gは、トレンチ３１８が、第２の絶縁層を貫通してエッチングストップ層
までエッチングされた後の構造を示している。ここでは、エッチングストップ層
が、この分野において周知の方法で、エッチングプロセス終了点インディケータ
として従来のように用いられる。二酸化シリコン絶縁体の場合、エッチングプロ
セスは、ＣxＨyＦz型の化学物質を使用する。いずれかの絶縁層で低誘電率（ｋ
）（例えば、ｋ＜3.8）材料を使用する場合は、エッチングストップ層は、一般
に、窒化シリコンまたは二酸化シリコンである。また、エッチング中に、正確な
ビアデフィニション(via definition)を保証するために、構造の最上位層として
ハードマスクを使用する。マルチレベルメタライゼーション構造における低ｋ材
料使用に関する広範囲のレビューは、本発明と同じ譲受人に譲渡された米国特許
出願第０８／９８７２１９（１９９７年１２月９日出願）に記載されており、こ
れを、ここに参照として組み込む。
【００１９】 エッチングが完了すると、第２の絶縁層３０６の表面とホール３１２の内部か
ら残留フォトレジストがストリップされる。図３Gの構造は、アルミニウム、ア
ルミニウム合金、銅、銅合金、またはその他の金属によって、従来のようにメタ
ライゼーションされる。メタライゼーションは、化学気相堆積（CVD）、物理気
相堆積（PVD）、CVDとPVDの組合わせ、電解メッキ、および無電解メッキを用い
て行われてもよい。デュアルダマシンインタコネクト構造３２２を完成するため
に、ケミカルメカニカルポリシング(CMP）またはエッチバックプロセスを用いて
、メタライゼーション構造を平坦化して、図３Hに示される構造３２２を形成す
る。
【００２０】 前述のプロセスを使用して、トレンチの前にビアが形成されるので、完全なビ
アがエッチングされる。このように、本発明のプロセスを使用すれば、従来技術
におけるビアのサイズに影響を与えていたアライメントエラーが問題ではなくな
る。さらに、トレンチ幅がビア幅と同じようにすることでき、集積回路内に製造
されるデバイスの密度を向上することができる。
【００２１】 前述の技術を使用してマルチレベルインタコネクト構造を画成して製造するこ
とができる。つまり、前述のデュアルダマシン技術を繰り返すことによって、多
層インタコネクト構造を製造するプロセスが完成される。
【００２２】 図４Aから４Gは、本発明によるマルチレベル構造を製造するための各ステップ
を行った後の結果構造を示す。図４Aでは、図３Aから３Hで明示されたように、
第１の層４００が既に完成されて、第１のインタコネクト４０２（ビアとトレン
チの組合わせ）を形成したことが前提である。そして、図４Aは、パッシベーシ
ョン層４０４（例えば、窒化シリコン）の堆積を示している。さらに、その後、
第３の絶縁層４０６、エッチングストップ層４０８、および第４の絶縁層４１０
がパッシベーション層４０４上に堆積される。第３の絶縁層４０６が、第２のビ
アの所望の深さとほぼ同じの厚さまで堆積される。第３の絶縁層４０６の堆積は
、通常、化学気相堆積（CVD）を用いて行われる。一般に窒化シリコンから形成
されるエッチングストップ層４０８が、CVDプロセスによって堆積される。第４
の絶縁層も同様にCVDによって、最終的なトレンチ深さとほぼ同じである厚さま
でに堆積される。
【００２３】 図４Bは、第４の絶縁層４１０の上面上に堆積、現像、且つパターン化された
フォトレジスト４１２を示している。このフォトレジストはビアマスクを形成す
る。例えば、このフォトレジストをスピンオン、現像、パターン化して、アパー
チャ４１４を画成する。このアパーチャは、第３の絶縁層４０６に形成すべき最
終的なビアの位置と寸法を有する。あるいは、スピンオンプロセスの代わりに化
学気相堆積を用いて、フォトレジストを塗布することもできる。
【００２４】 図４Cは、ＣxＨyＦz型のエッチング化学物質を用いて、エッチング剤が第４の
絶縁層４１０、エッチングストップ層４０８および第３の絶縁層４０６を貫通し
てエッチングした後の構造を示している。第３の絶縁層を一部エッチングしたら
、３つの層のエッチングがパッシベーション層４０４の上で停止するように、エ
ッチング化学物質が、パッシベーション層４０４を識別できるエッチング化学物
質に切り替える。このエッチングステップで形成されるホール４１６のサイズは
、第３の絶縁層４０６でメタライゼーションされる最終的なビアのサイズである
。図４Cは、ビアを画成するために用いられたフォトレジストが、構造からスト
リップされた後の構造を示している。
【００２５】 図４Dは、現像、パターン化されてアパーチャ４２０を画成したフォトレジス
ト４１８が、既に第４の絶縁層４１０上に形成した後の構造を示している。フォ
トレジスト４２２の一部が、ビア（ホール４１６）の中に堆積してもよいことに
注意されたい。これによって、第４の絶縁層４１０にトレンチをエッチングする
際に、ビアとパッシベーション層のエッチングを防止することができる。フォト
レジストは、例えば、スピンオン（または堆積）、現像、且つパターン化されて
、第４の絶縁層に形成すべき最終的なトレンチのサイズと形状を画成する。
【００２６】 図４Eは、反応性イオンエッチングプロセスを用いてトレンチエッチングを行
い、第４の絶縁層４１０にトレンチ４２４を形成した後の構造を示している。ま
た、図４Eは、構造から未現像のフォトレジストをストリップした後の構造も示
している。
【００２７】 最後に、図４Fで示したように、パッシベーション層４０４にビアがエッチン
グされ、第３の絶縁層４０６が開口されて、第１の配線層４００に画成された下
部インタコネクト構造４０２まで接続位置を形成する。これまでの説明では、エ
ッチングストップ層とパッシベーション層の材料及び厚さが同じであることを前
提としてきたが、両層の材料と厚さが同じである必要はない。これまでの説明か
ら、当業者が、材料および／または厚さが異なるエッチングストップ層とパッシ
ベーション層を使用できるように手順を変更できることは明らかである。
【００２８】 図４Gで示したように、第２のインタコネクト層４２６をメタライゼーション
して、第２のインタコネクト構造４２８を下方のインタコネクト構造４０２に導
電的に接続することができる。次に、このメタライゼーションした構造を、CMP
またはエッチバックプロセスを用いて平坦化し、図４Gのマルチレベルデュアル
ダマシン構造を製造する。
【００２９】 このプロセスでは、２つのレジストステップが含まれる。ビアまたはトレンチ
のエッチング中にパッシベーション層４０４を故意に除去しないで、レジストス
トリッププロセスから下部金属（銅など）を保護する。このようなストリッピン
グでは、一般に、酸素を用いたプラズマを使用するので、メタライゼーションに
銅を使用する場合にはレジストストリップまたは（一般にウェット化学物質によ
る）エッチング後残留物除去中の銅腐食が問題になる。
【００３０】 或いは、第４の絶縁層４１０、エッチングストップ層４０８、および第３の絶
縁層４０６にビアをエッチングしている間にパッシベーション層を除去すること
ができる。この場合、レジストストリッププロセス中の銅腐食を防ぐために、低
温レジストストリッププロセスが、銅を腐食しない（エッチング後残留物除去用
）ウェット化学物質とを組み合わせて用いることができる。ただし、ビアとトレ
ンチのエッチングステップ中にはパッシベーション層を除去しないことが好まし
い。
【００３１】 図５は、本発明のインタコネクト構造の製造に使用するコンピュータ制御半導
体ウェーハ処理システム５００のブロック図である。システム５００には、半導
体ウェーハ上で様々なプロセスステップを実行するために、複数のチャンバとサ
ブシステムにコンピュータ通信バス５０４を介して接続されるコンピュータシス
テム５０２が含まれている。これらのチャンバとサブシステムは、絶縁体（誘電
体）堆積チャンバ５０６、エッチングストップ堆積チャンバ５０８、フォトレジ
ストマスク形成チャンバ５１０、エッチングチャンバ５１２、フォトレジストス
トリップチャンバ５１４、およびメタライゼーションチャンバ５１６を含む。コ
ンピュータシステムは、中央処理装置（CPU）５１８、メモリー５２０、および
様々なサポート回路５２２を含む。中央処理装置５１８としては、様々なチャン
バとサブプロセッサを制御する工業用設定で使用できる汎用コンピュータプロセ
ッサであればどのような形態のものでも１つを使用してよい。メモリー５２０は
中央処理装置５１８に接続されている。メモリー５２０としては、ランダムアク
セスメモリー（RAM）、読取り専用メモリー（ROM）、フロッピー（登録商標）デ ィスク、ハードディスク、またはその他の形態のデジタル記憶装置のような、簡 単に使用できるメモリーであればどれでも１つ以上を使用してよい。サポート回 路５２２は、従来の方法におけるプロセッサをサポートするために中央処理装置 ５１８に接続する。これらの回路には、キャッシュ、電源、クロック回路、入出 力回路およびサブシステムなどが含まれる。本発明の製造ステップを実行するた めに用いられる制御ソフトウェアは、一般に、ソフトウェアルーチン５２４とし てメモリー５２０に格納する。ソフトウェアは、CPUで制御されるハードウェア から遠隔にあるCPUによって格納且つ／または実行してもよい。
【００３２】 CPU５１８によって実行される場合、ソフトウェアルーチン５２４は、汎用コ
ンピュータ５０２を、様々なチャンバを制御する特殊用途コンピュータ５０２に
変換して、各チャンバ内に製造ステップが行われるように、様々なチャンバを制
御する。ソフトウェアルーチン５２４によって実行される特殊プロセス機能につ
いては、図６を参照しながら詳しく説明する。
【００３３】 半導体ウェーハ処理システム５００を制御するための特殊用途コンピュータに
なるようにプログラムされた汎用コンピュータ５０２を開示したが、ここで示し
た１台の汎用コンピュータ５０２のコンピューティング機能が、様々なチャンバ
とサブシステムに分配され、それらのチャンバとサブシステムに関連するプロセ
ッサ上で実行されると同時に、汎用コンピュータは単に各チャンバ及びサブシス
テムに取付けされるコンピュータのコントローラとして用いられてもよいことが
理解されるべき。さらに、本発明のプロセスは、ソフトウェアルーチンとして実
行されるものとして説明したが、ここで開示した方法のステップは、ソフトウェ
アコントローラによってもハードウェア内でも実行することができる。このため
、本発明は、コンピュータシステム上で実行するようにソフトウェアにおいても
、特殊用途の集積回路としてのハードウェア或いは他のタイプのハードウェアイ
ンプリメンテーションにおいても、またはソフトウェアとハードウェアの組合わ
せにおいても実行されることもできる。
【００３４】 図６は、半導体ウェーハ処理システム制御ルーチン５２４内に含まれるプロセ
スステップを示す流れ図である。絶縁体がウェーハ上に堆積する絶縁体（誘電体
）堆積チャンバ内にウェーハを配置することによって、ルーチン５２４がステッ
プ６００で開始される。ステップ６０２では、ルーチンによって、エッチングス
トップ堆積チャンバで、絶縁層上にエッチングストップ層が堆積される。一般に
、絶縁層６００とエッチングストップ層６０２とは、２つの別々の半導体ウェー
ハ処理チャンバで堆積され、よって、コントローラは、一般に、でウェーハ搬送
ロボットを用いて、ウェーハを一方のチャンバから他方のチャンバへ移動しなけ
ればならない。或いは、絶縁層とエッチングストップ層とを１つのチャンバで堆
積し、それによって、ウェーハ搬送ステップを避けることもできる。
【００３５】 別々の室を使用する場合、ウェーハが、エッチングストップ堆積チャンバから
絶縁層堆積チャンバに戻して、エッチングストップ層上に第２の絶縁層を堆積す
る。その後、ステップ６０６において、ビアフォトレジストが堆積され且つパタ
ーン化されて、ビア用位置を同定する。次に、ステップ６０８で、エッチングチ
ャンバを用いてマスク構造をエッチングして、第１と第２の絶縁層およびエッチ
ングストップ層を貫通してビアを形成する。次に、ウェーハをフォトレジストス
トリップチャンバに移動し、ステップ６１０でフォトレジストを除去する。その
後、ステップ６１２で、ウェーハをフォトレジストマスク形成チャンバに戻し、
ビア構造上にトレンチフォトレジストマスクを形成しパターン化する。ステップ
６１４で、このマスク構造を含むウェーハをエッチングチャンバに搬送して、ウ
ェーハにトレンチをエッチングする。ステップ６１６で、メタライゼーションチ
ャンバでトレンチ及びビア構造が、通常、デュアルダマシン構造上における金属
材料の化学気相堆積（CVD）、物理気相堆積（PVD)、CVDとPVDの組合わせ、電解
メッキまたは無電解メッキによって、メタライゼーションされる。次にステップ
６１８で、メタライゼーションした構造が、CMP装置内で、或いは、エッチング
チャンバ内でエッチバック処理を用いて、平坦化される。このようにして、本発
明によるデュアルダマシンインタコネクト構造が形成される。マルチレベル構造
を製造する場合は、図４A〜４Gに関して論じたように、レベルの間に、パッシベ
ーション層を用いてステップ６００から６１８までを繰り返すことができる。
【００３６】 本発明の教唆を取り入れた様々な実施の形態を詳細に説明し示したが、当業者
なら、これらの教唆を取り入れる他の変形した実施の形態を容易に考案できるこ
とは明白である。
【図面の簡単な説明】
この発明は、以下の詳細な説明と添付図面を検討すれば容易に理解できる。
【図１】 ＡからＧは従来技術のシングルダマシンプロセスの一連のプロセルステップを
示す。
【図２】 ＡからＥは従来技術のデュアルダマシンプロセスの一連のプロセスステップを
示す。
【図３】 ＡからＨは本発明によるデュアルダマシンプロセスの一連のプロセスステップ
を示す。
【図４】 ＡからＧは図３のAからHのステップと組み合わせる場合、マルチレベルインタ
コネクト構造を形成する一連のプロセスステップを示す。
【図５】 本発明のインタコネクト構造の製造に用いられるコンピュータ制御半導体ウェ
ーハ処理システムのブロック図である。
【図６】 半導体ウェーハ処理システムを制御するために図５のコンピュータによって実
行されるソフトウェアプログラムの流れ図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブロイド， サミュエル アメリカ合衆国， カリフォルニア州， ロス アルトス ヒルズ， プリッシマ ロード 26496 Ｆターム(参考） 5F033 HH08 HH09 HH11 HH12 HH19 JJ01 JJ08 JJ11 JJ12 KK01 KK08 KK09 KK11 KK12 MM02 PP06 PP14 PP27 PP28 QQ09 QQ10 QQ13 QQ25 QQ31 QQ37 QQ48 RR04 RR06 RR09 RR11 RR22 XX03 【要約の続き】 れることができる。

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 (a) 第１の絶縁層を基板上に堆積するステップと、 (b) エッチングストップ層を前記第１の絶縁層上に堆積する
    ステップと、 (c) 第２の絶縁層を前記エッチングストップ層上に堆積する
    ステップと、 (d) 第１のマスクを前記第２の絶縁層上に形成するステップ
    と、 (e) 前記第１の絶縁層、前記エッチングストップ層及び前記
    第２の絶縁層をエッチングして、ビアを画成するステップと、 (f) 前記第１のマスクを除去するステップと、 (g) 第２のマスクを形成してトレンチを画成するステップと
    、 (h) 前記第２のマスクによって画成された前記第２の絶縁層
    をエッチングしてトレンチを形成するステップと、 (i)前記ビアおよび前記トレンチをメタライゼーションして
    インタコネクト構造を形成するステップと を含む、インタコネクト構造の形成方法。
  2. 【請求項２】 フォトレジスト材料を前記第２の絶縁層上に塗布するステッ
    プと、 前記フォトレジストを現像するステップと、 前記フォトレジストをパターン化して、前期ビアの位置と寸法
    を画成するステップと、 によって、前記第１のマスクを形成する、請求項１に記載の方法。
  3. 【請求項３】 フォトレジスト材料を前記第２の絶縁層上に塗布するステッ
    プと、 前記フォトレジストを現像するステップと、 前記フォトレジストをパターン化して、前記トレンチの位置と
    寸法を画成するステップと、 によって、前記第２のマスクを形成する、請求項１に記載の方法。
  4. 【請求項４】 上記のフォトレジストが、前記ビア内で、完全には現像され
    ない、請求項３に記載の方法。
  5. 【請求項５】 前記ビアを形成する前記エッチングステップは、反応性イオ
    ンエッチングである、請求項１に記載の方法。
  6. 【請求項６】 上記の第２の絶縁層における前記トレンチの前記エッチング
    は、反応性イオンエッチングである、請求項１に記載の方法。
  7. 【請求項７】 前記第１の絶縁層と前記第２の絶縁層が、二酸化シリコンか
    らなる、請求項１に記載の方法。
  8. 【請求項８】 前記第１の絶縁層または前記第２の絶縁層またはその両方が
    、誘電率の低い材料からなる、請求項１に記載の方法。
  9. 【請求項９】 前記メタライゼーションをパッシベーションして、次に (a) から (h) までのステップを繰り返し、次いで、パッシベーション層をエッチン
    グして、前記のメタライゼーションを前記第２のビアの底部に暴露し、第２のビ
    アとトレンチをメタライゼーションすることによって、前記第２のビア及び第２
    のトレンチを含むインタコネクト構造の第２レベルを形成することをさらに含む
    、請求項１に記載の方法。
  10. 【請求項１０】 (a) 第１の絶縁層を基板上に堆積するステップと、 (b) エッチングストップ層を前記第１の絶縁層上に堆積す
    るステップと、 (c) 第２の絶縁層を前記エッチングストップ層上に堆積す
    るステップと、 (d) 前記第２の絶縁層上に第１のマスクを形成するステッ
    プと、 (e) 前記第１の絶縁層、前記エッチングストップ層及び前
    記第２の絶縁層をエッチングして、ビアを画成するステップと、 (f) 前記第１のマスクを除去するステップと、 (g) 第２のマスクを形成してトレンチを画成するステップ
    と、 (h) 前記第２のマスクによって画成された前記の第２の絶
    縁層をエッチングして、トレンチを形成するステップと、 (i) 前記ビアと前記トレンチをメタライゼーションして、
    インタコネクト構造を形成するステップと、 (j) 前記メタライゼーションを平坦化するステップと、 (k) パッシベーション層を前記平坦化したメタライゼーシ
    ョン上に形成するステップと、 (l) ステップ（a）から（ｈ）までを繰り返して、第２のビ
    アと第２のトレンチを含むインタコネクト構造の第２レベルを形成するステップ
    と、 (m) 前記第２のビアの底部での前記パッシベーション層を
    除去するステップと、 (n) 前記第２のビアと前記第２のトレンチをメタライゼー
    ションして前記インタコネクト構造の第２層を形成するステップと、 を含む、マルチレベルインタコネクト構造の形成方法。
  11. 【請求項１１】 フォトレジスト材料を前記第２の絶縁層上に塗布するステ
    ップと、 前記フォトレジストを現像するステップと、 前記フォトレジストをパターン化して前記ビアの位置と寸法
    を画成するステップと、 によって、前記第１のマスクを形成する、請求項１０に記載の方法。
  12. 【請求項１２】 フォトレジスト材料を前記第２の絶縁層上に塗布するステ
    ップと、 前記フォトレジストを現像するステップと、 前記フォトレジストをパターン化して前記トレンチの位置
    と寸法を画成するステップと、 によって、前記第２のマスクを形成する、請求項１０に記載の方法。
  13. 【請求項１３】 上記フォトレジストが前記ビア内で完全には現像されない
    、請求項１２に記載の方法。
  14. 【請求項１４】 前記ビアを形成する前記エッチングステップが、反応性イ
    オンエッチングと等方性エッチングとの組合わせである、請求項１０に記載の方
    法。
  15. 【請求項１５】 上記第２の絶縁層における前記トレンチの前記エッチング
    が、反応性イオンエッチングである、請求項１０に記載の方法。
  16. 【請求項１６】 前記第１の絶縁層と前記第２の絶縁層が二酸化シリコンか
    らなる、請求項１０に記載の方法。
  17. 【請求項１７】 前記第１の絶縁層または前記第２の絶縁層またはその両方
    が誘電率の低い材料からなる、請求項１０に記載の方法。
  18. 【請求項１８】 コンピュータプログラムを含むデジタル記憶媒体であって
    、上記コンピュータプログラムがコンピュータによって実行されるとき、コンピ
    ュータは半導体ウェーハ処理システムを操作して、 (a) 第１の絶縁層を基板上に堆積するステップと、 (b) エッチングストップ層を前記第１の絶縁層上に堆積す
    るステップと、 (c) 第２の絶縁層を前記エッチングストップ層上に堆積す
    るステップと、 (d) 第１のマスクを前記第２の絶縁層上に形成するステッ
    プと、 (e) 前記第１の絶縁層、前記エッチングストップ層、およ
    び前記第２の絶縁層をエッチングしてビアを画成するステップと、 (f) 前記第１のマスクを除去するステップと、 (g) 第２のマスクを形成してトレンチを画成するステップ
    と、 (h) 前記第２のマスクで画成された前記第２の絶縁層をエ
    ッチングしてトレンチを形成するステップと、 (i) 前記ビアと前記トレンチをメタライゼーションして
    インタコネクト構造を形成するステップと、 を行うことによって、インタコネクト構造を形成する、デジタル記憶媒体。
  19. 【請求項１９】 前記デジタル記憶媒体に格納されている前記プログラムが
    実行されるとき、さらに、上記の半導体ウェーハ処理システムが、 フォトレジスト材料を前記第２の絶縁層上に塗布するステ
    ップと、 前記フォトレジストを現像するステップと、 前記フォトレジストをパターン化して前記ビアの位置と寸
    法を画成するステップと、 によって、第１のマスクを形成するようになる、請求項１８に記載のデジタル記
    憶媒体。
  20. 【請求項２０】 前記デジタル記憶媒体で格納されている前記プログラムが
    実行とき、さらに、上記半導体ウェーハ処理システムが、 フォトレジスト材料を前記第２の絶縁層上に塗布するステッ
    プと、 前記フォトレジストを現像するステップと、 前記フォトレジストをパターン化して前期トレンチの位置と
    寸法を画成するステップと、 によって、第２のマスクを形成するようになる、請求項１８に記載のデジタル記
    憶媒体。
  21. 【請求項２１】 前記デジタル記憶媒体に格納されている前記プログラムが
    実行とき、さらに、上記半導体ウェーハ処理システムが、前記メタライゼーショ
    ンをパッシベーション化(passivate)し、次に、(a) から (h) までのステップを
    繰り返し、次にパッシベーション層をエッチングして前記メタライゼーションを
    前記第２のビアの底部に暴露し、前記第２のビアとトレンチをメタライゼーショ
    ン(metalzing)することによって、第２のビアと第２のトレンチを含むインタコ
    ネクト構造の第２レベルを形成するステップを行うようになる、請求項１８に記
    載のデジタル記憶媒体。
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