JP4023236B2 - 金属配線の形成方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は金属配線の形成方法に関し、特に、金属配線を埋め込むトレンチの形成方法に関するものである。
【0002】
【従来の技術】
半導体装置の微細化に伴い、配線間容量が増大し、半導体装置の遅延時間が長くなるという問題があるため、配線形成工程では配線導電膜に銅(Cu)を、層間絶縁膜にフッ素(F)を含むシリコン酸化膜などの低誘電率膜を用いる。この時、Cuの加工が困難であるため、堆積した層間絶縁膜にビアホールとトレンチを形成した後、ビアホールとトレンチにCuを埋め込み、CuをCMP(Chemical Mechanical Polishing)法で研磨することにより、配線を形成するデュアルダマシン法が用いられている。
【0003】
以下に図7〜図8および図9を参照して、半導体装置における従来の金属配線の形成方法を説明する。図7〜図8は、従来のデュアルダマシン法によって金属配線を製造する際の半導体装置の断面図である。図9は、従来の金属配線の形成方法の問題点を示す断面図である。
【0004】
図7〜図9において、29は第1の層間絶縁膜中に第1の金属配線を形成した半導体基板、30は保護膜、31は第2の層間絶縁膜、32はビアホールレジストパターン、33はビアホール、34はトレンチレジストパターン、35はトレンチ、36は第2の金属配線、37は現像不良のトレンチレジストパターン、38はフェンス、39は変形したビアホールである。
【0005】
まず、図7(a)に示すように、第1の層間絶縁膜中に第1の金属配線を形成した半導体基板29上に、CVD法などの成膜方法で保護膜30を形成し、第2の層間絶縁膜31を形成した後、フォトリソグラフィー技術を用いて所望のビアホールレジストパターン32を形成し、ドライエッチング技術を用いて、ビアホールレジストパターン32をマスクに第2の層間絶縁膜31をドライエッチングし、ビアホール33を形成する。
【0006】
次に、図7(b)に示すように、ビアホールレジストパターン32を除去するためにアッシングと洗浄を行った後、フォトリソグラフィー技術を用いて所望のトレンチレジストパターン34を形成する。
【0007】
次に、図7(c)に示すように、ドライエッチング技術を用いて、トレンチレジストパターン34をマスクに第2の層間絶縁膜31のドライエッチングを行い、トレンチ35を形成する。
【0008】
次に、図8(a)に示すように、トレンチレジストパターン34を除去するためにアッシングと洗浄を行った後、保護膜30の開口をドライエッチングにより行う。
【0009】
次に、図8(b)に示すように、メッキ法により前記ビアホール33およびトレンチ35に金属膜を埋め込み、CMPを用いてビアホール33およびトレンチ35外の金属膜を除去することにより、第2の金属配線36が形成される。
【0010】
【発明が解決しようとする課題】
しかしながら、トレンチレジストパターン34形成における上記従来の構成では、図9(a)に示すように、トレンチレジストパターン34形成時に、ビアホール33内のフォトレジスト膜が露光されていないため解像せず、現像不良のトレンチレジストパターン37が形成される。
【0011】
次に、図9(b)に示すように、この状態で第2の層間絶縁膜31をドライエッチングすると、フェンス38が発生し、配線抵抗が大きくなるという問題点を有していた。
【0012】
また、図9(c)に示すように、ビアホール33を形成後にトレンチ35を形成する上記従来の構成では、トレンチ形成のためのドライエッチング時に、第2の層間絶縁膜31からなるビアホール33部分がエッチングされるため、変形したビアホール39が形成されるという問題点を有していた。
【0013】
本発明は上記の課題を鑑みてなされたものであり、その目的は、デュアルダマシン法によるトレンチの形成方法において、ビアホール上に良好なトレンチレジストパターンを形成することである。また、ビアホール内にレジストプラグを形成し、その高さの制御ができるため、良好なデュアルダマシン用配線パターンを形成する金属配線の形成方法を提供することである。
【0014】
【課題を解決するための手段】
上記の目的を達成するために、本発明による金属配線の形成方法は、半導体基板上の層間絶縁膜にビアホールを形成する工程と、ビアホール内を埋め込むように層間絶縁膜上に第1のフォトレジスト膜を塗布する工程と、少なくともビアホール内の第1のフォトレジスト膜を露光する工程と、第1のフォトレジスト膜上に第2のフォトレジスト膜を塗布する工程と、トレンチパターンのフォトマスクを用いて第2のフォトレジスト膜を露光した後、第2のフォトレジスト膜および第1のフォトレジスト膜を同時に現像してレジストパターンを形成する工程と、レジストパターンを用いて層間絶縁膜にトレンチを形成する工程とを備えたことを特徴とする。
【0015】
この構成によれば、ビアホール上にトレンチレジストパターンを形成する際、第1のフォトレジスト膜を塗布し、露光のみ行うことにより、ビアホール内のレジスト未感光によるレジスト残りを防止するとともに、第2のフォトレジスト膜がビアホールの有無によらず均一に塗布でき、現像時に第1のフォトレジスト膜の感光部分と第2のフォトレジスト膜の感光部分を同時に除去するため、良好なトレンチレジストパターンの形成が容易になる。
【0016】
また、上記の金属配線の形成方法において、第1のフォトレジスト膜を露光する工程は、フォトマスクを用いてビアホールを含むトレンチ領域の第1のフォトレジスト膜を露光することが好ましい。
【0017】
また、上記の金属配線の形成方法において、第1のフォトレジスト膜を露光する工程は、第1のフォトレジスト膜を全面露光することが好ましい。
【0018】
次に、上記の金属配線の形成方法において、レジストパターンを形成する工程において、ビアホール内に所定の高さのレジストプラグを残存させることを特徴とする。
【0019】
この構成によれば、第1のフォトレジスト膜の露光において、ビアホール内に所定の高さのレジストプラグを残すため、トレンチエッチング時にビアホールが変形しない。また、エッチングされないため第1の金属膜は損傷されない。
【0020】
また、上記の金属配線の形成方法において、第1のフォトレジスト膜を露光する工程において、所定の露光量で露光することにより、ビアホール内の該第1のフォトレジスト膜は所定の深さまでが感光するが、その下に未感光部分が存在することが好ましい。
【0021】
また、上記の金属配線の形成方法において、第1のフォトレジスト膜を露光する工程において、所定のフォーカス値で露光することにより、ビアホール内の該第1のフォトレジスト膜は所定の深さまでが感光するが、その下に未感光部分が存在することが好ましい。
【0022】
【発明の実施の形態】
以下、本発明による金属配線の形成方法の実施形態について、図面を参照しながら説明する。
【0023】
(第1の実施形態)
図1〜図2は、本発明の第1の実施形態における金属配線を製造する際の半導体装置の断面図である。図1〜図2において、1は第1の層間絶縁膜中に第1の金属配線を形成した半導体基板、2は保護膜、3は第2の層間絶縁膜、4はビアホール、5は第1のフォトレジスト膜、6は第2のフォトレジスト膜、7はトレンチレジストパターン、8はトレンチ、9は第2の金属配線である。
【0024】
まず、図1(a)に示すように、従来例と同様の方法により、第1の層間絶縁膜中に第1の金属配線を形成した半導体基板1上にCVD法などの成膜方法で保護膜2と第2の層間絶縁膜3を形成し、フォトリソグラフィー技術とドライエッチング技術を用いて、ビアホール4を形成する。
【0025】
次に、図1(b)に示すように、ビアホール4に第1のフォトレジスト膜5を塗布し、ビアホール4のない部分の第1のフォトレジスト膜5の膜厚が最小となる塗布条件で埋め込む。その後、トレンチパターンのフォトマスクを用いて露光のみ行い、現像は行わない。
【0026】
次に、図1(c)に示すように、第2のフォトレジスト膜6を塗布する。
【0027】
次に、図2(a)に示すように、トレンチパターンのフォトマスクを用いて露光を行う。その後、現像により第2のフォトレジスト膜6の感光された部分と、感光された第1のフォトレジスト膜5Aが除去できるため、所望のトレンチレジストパターン7が形成できる。
【0028】
次に、図2(b)に示すように、トレンチレジストパターン7をマスクに層間絶縁膜3のドライエッチングを行い、層間絶縁膜3にトレンチ8を形成する。
【0029】
最後に、図2(c)に示すように、従来例と同様な方法により、フォトレジスト膜を除去し、ドライエッチングにより保護膜2の開口を行った後、ビアホール4およびトレンチ8内に第2の金属配線9を形成する。
【0030】
この第1の実施形態の場合、ビアホール上にトレンチレジストパターンを形成する際、第1のフォトレジスト膜を塗布し、露光のみ行うことにより、ビアホール内のレジスト未感光によるレジスト残りを防止し、トレンチのドライエッチングにおけるフェンスの発生を抑制するとともに、第2のフォトレジスト膜がビアホールの有無によらず均一に塗布でき、現像時に第1のフォトレジスト膜の感光部分と第2のフォトレジスト膜の感光部分を同時に除去するため、良好なトレンチレジストパターンの形成が容易になるという特徴を有している。
【0031】
(第2の実施形態)
図3〜図4は、本発明の第2の実施形態における金属配線を製造する際の半導体装置の断面図である。図3〜図4において、10は第1の層間絶縁膜中に第1の金属配線を形成した半導体基板、11は保護膜、12は第2の層間絶縁膜、13はビアホール、14は第1のフォトレジスト膜、15は第2のフォトレジスト膜、16はトレンチレジストパターン、17はトレンチ、18は第2の金属配線である。
【0032】
まず、図3(a)に示すように、従来例と同様の方法により、第1の層間絶縁膜中に第1の金属配線を形成した半導体基板10上にCVD法などの成膜方法で保護膜11と第2の層間絶縁膜12を形成し、フォトリソグラフィー技術とドライエッチング技術を用いて、ビアホール13を形成する。
【0033】
次に、図3(b)に示すように、ビアホール13に第1のフォトレジスト膜14を塗布し、ビアホール13のない部分の第1のフォトレジスト膜14の膜厚が最小となる塗布条件で埋め込む。その後、フォトマスクを用いず露光のみ行い、現像は行わない。
【0034】
次に、図3(c)に示すように、第2のフォトレジスト膜15を塗布する。
【0035】
次に、図4(a)に示すように、トレンチパターンのフォトマスクを用いて露光を行う。現像により、第2のフォトレジスト膜15の感光された部分と、感光された第1のフォトレジスト膜14Aが除去できるため、所望のトレンチレジストパターン16が形成できる。この時、第1のフォトレジスト膜14の膜厚が薄いこと、また現像時間を最適化することにより、トレンチレジストパターン16の下の感光された第1のフォトレジスト膜14Aは除去されない。
【0036】
次に、図4(b)に示すように、トレンチレジストパターン16をマスクに層間絶縁膜12のドライエッチングを行い、層間絶縁膜12にトレンチを形成する。
【0037】
最後に、図4(c)に示すように、従来例と同様な方法により、フォトレジスト膜を除去し、ドライエッチングにより保護膜11の開口を行った後、ビアホール13およびトレンチ17内に第2の金属配線18を形成する。
【0038】
この第2の実施形態の場合、ビアホール上にトレンチレジストパターンを形成する際、第1のフォトレジスト膜を塗布し、フォトマスクを用いず露光のみ行うため、第1の実施形態に比べ、マスク使用回数を少なくでき、低コスト化ができるという特徴を有している。
【0039】
(第3の実施形態)
図5〜図6は、本発明の第3の実施形態における金属配線を製造する際の半導体装置の断面図である。図5〜図6において、19は第1の層間絶縁膜中に第1の金属配線を形成した半導体基板、20は保護膜、21は第2の層間絶縁膜、22はビアホール、23は第1のフォトレジスト膜、24は第2のフォトレジスト膜、25はレジストプラグ、26はトレンチレジストパターン、27はトレンチ、28は第2の金属配線である。
【0040】
まず、図5(a)に示すように、従来例と同様の方法により、第1の層間絶縁膜中に第1の金属配線を形成した半導体基板19上にCVD法などの成膜方法で保護膜20と第2の層間絶縁膜21を形成し、フォトリソグラフィー技術とドライエッチング技術を用いて、ビアホール22を形成する。
【0041】
次に、図5(b)に示すように、ビアホール22に第1のフォトレジスト膜23を塗布し、ビアホール22のない部分の第1のフォトレジスト膜23の膜厚が最小となる塗布条件で埋め込む。その後、トレンチパターンのフォトマスクを用いて露光のみ行い、現像は行わない。
【0042】
次に、図5(c)に示すように、第2のフォトレジスト膜24を塗布する。
【0043】
次に、図6(a)に示すように、トレンチパターンのフォトマスクを用いて露光を行う。現像により、第2のフォトレジスト膜24の感光された部分と、感光された第1のフォトレジスト膜23Aが除去できるため、所望のトレンチレジストパターン26が形成できる。この第1のフォトレジスト膜23の露光時、露光量を変化させることにより、ビアホール22内のレジスト未感光部分を変化させることができるため、第2のフォトレジスト膜24の現像時にビアホール22内にレジストを残し(以下、レジストプラグ25と称す)、このレジストプラグ25高さhの制御が可能となる。
【0044】
次に、図6(b)に示すように、トレンチレジストパターン26をマスクに層間絶縁膜21のドライエッチングを行い、層間絶縁膜21にトレンチ27を形成する。
【0045】
最後に、図6(c)に示すように、従来例と同様な方法により、フォトレジスト膜を除去し、ドライエッチングにより保護膜20の開口を行った後、ビアホール22およびトレンチ27内に第2の金属配線28を形成する。
【0046】
この第3の実施形態の場合、第1のフォトレジスト膜の露光において、露光量を変化させることにより、ビアホール内のレジスト未感光部分を変化させ、レジストプラグ25の高さhを制御できるため、トレンチパターン形成におけるトレンチ深さも制御することができる。
【0047】
また、ビアホール22内にレジストプラグ25が存在するため、トレンチ27になる部分以外のビアホール22の形状が維持されるとともに、トレンチパターン形成中に保護膜20がエッチングにより除去され、第1の金属配線に損傷を与えることを防止できる。
【0048】
なお、本実施形態では、ビアホール内のレジスト未感光部分を変化させるために、露光工程における露光量を変化させたが、これに代えて、フォーカス値を変化させることにより、ビアホール内のレジスト未感光部分を変化させてもよい。
【0049】
【発明の効果】
以上説明したように、本発明の金属配線の形成方法によれば、第1のフォトレジスト膜を塗布し、露光のみ行うことにより、ビアホール内のレジスト未感光によるレジスト残りを防止するとともに、第2のフォトレジスト膜がビアホールの有無によらず均一に塗布でき、現像時に第1のフォトレジスト膜の感光部分と第2のフォトレジスト膜の感光部分を同時に除去するため、良好なトレンチレジストパターンの形成が容易になる。
【0050】
また、本発明の金属配線の形成方法によれば、第1のフォトレジスト膜の露光において、露光量あるいはフォーカス値を変化させることにより、ビアホール内のレジスト未感光部分を変化させ、レジストプラグの高さを精度よく制御できるので、トレンチエッチング時にビアホールが変形しない。また、保護膜がエッチングされないため、第1の金属膜が損傷されない。
【図面の簡単な説明】
【図1】本発明の第1の実施形態における金属配線の形成方法を示す工程図
【図2】本発明の第1の実施形態における金属配線の形成方法を示す工程図
【図3】本発明の第2の実施形態における金属配線の形成方法を示す工程図
【図4】本発明の第2の実施形態における金属配線の形成方法を示す工程図
【図5】本発明の第3の実施形態における金属配線の形成方法を示す工程図
【図6】本発明の第3の実施形態における金属配線の形成方法を示す工程図
【図7】従来の金属配線の形成方法を示す工程図
【図8】従来の金属配線の形成方法を示す工程図
【図9】従来の金属配線の形成方法の問題点を示す工程図
【符号の説明】
1 第1の層間絶縁膜中に第1の金属配線を形成した半導体基板
2 保護膜
3 第2の層間絶縁膜
4 ビアホール
5 感光されていない第1のフォトレジスト膜
5A 感光された第1のフォトレジスト膜
6 第2のフォトレジスト膜
7 トレンチレジストパターン
8 トレンチ
9 第2の金属配線
10 第1の層間絶縁膜中に第1の金属配線を形成した半導体基板
11 保護膜
12 第2の層間絶縁膜
13 ビアホール
14 感光されていない第1のフォトレジスト膜
14A 感光された第1のフォトレジスト膜
15 第2のフォトレジスト膜
16 トレンチレジストパターン
17 トレンチ
18 第2の金属配線
19 第1の層間絶縁膜中に第1の金属配線を形成した半導体基板
20 保護膜
21 第2の層間絶縁膜
22 ビアホール
23 感光されていない第1のフォトレジスト膜
23A 感光された第1のフォトレジスト膜
24 第2のフォトレジスト膜
25 レジストプラグ
26 トレンチレジストパターン
27 トレンチ
28 第2の金属配線
29 第1の層間絶縁膜中に第1の金属配線を形成した半導体基板
30 保護膜
31 第2の層間絶縁膜
32 ビアホールレジストパターン
33 ビアホール
34 トレンチレジストパターン
35 トレンチ
36 第2の金属配線
37 現像不良のトレンチレジストパターン
38 フェンス
39 変形したビアホール
Claims (6)
- 半導体基板上の層間絶縁膜にビアホールを形成する工程と、
前記ビアホール内を埋め込むとともに前記層間絶縁膜の上面上を覆うように前記層間絶縁膜上に第1のフォトレジスト膜を塗布する工程と、
少なくとも前記ビアホール内の前記第1のフォトレジスト膜を露光する工程と、
前記第1のフォトレジスト膜上に第2のフォトレジスト膜を塗布する工程と、
トレンチパターンのフォトマスクを用いて前記第2のフォトレジスト膜を露光した後、前記第2のフォトレジスト膜および前記第1のフォトレジスト膜を同時に現像してレジストパターンを形成する工程と、
前記レジストパターンを用いて前記層間絶縁膜にトレンチを形成する工程とを備えたことを特徴とする金属配線の形成方法。 - 前記第1のフォトレジスト膜を露光する工程は、
前記フォトマスクを用いて前記ビアホールを含むトレンチ領域の前記第1のフォトレジスト膜を露光することを特徴とする請求項1に記載の金属配線の形成方法。 - 前記第1のフォトレジスト膜を露光する工程は、
前記第1のフォトレジスト膜を全面露光することを特徴とする請求項1に記載の金属配線の形成方法。 - 前記レジストパターンを形成する工程において、
前記ビアホール内に所定の高さのレジストプラグを残存させることを特徴とする請求項1〜3の何れか1項に記載の金属配線の形成方法。 - 前記第1のフォトレジスト膜を露光する工程において、
所定の露光量で露光することにより、前記ビアホール内の該第1のフォトレジスト膜は所定の深さまでが感光するが、その下に未感光部分が存在することを特徴とする請求項4に記載の金属配線の形成方法。 - 前記第1のフォトレジスト膜を露光する工程において、
所定のフォーカス値で露光することにより、前記ビアホール内の該第1のフォトレジスト膜は所定の深さまでが感光するが、その下に未感光部分が存在することを特徴とする請求項4に記載の金属配線の形成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002198401A JP4023236B2 (ja) | 2002-07-08 | 2002-07-08 | 金属配線の形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002198401A JP4023236B2 (ja) | 2002-07-08 | 2002-07-08 | 金属配線の形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004040019A JP2004040019A (ja) | 2004-02-05 |
JP4023236B2 true JP4023236B2 (ja) | 2007-12-19 |
Family
ID=31705858
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002198401A Expired - Fee Related JP4023236B2 (ja) | 2002-07-08 | 2002-07-08 | 金属配線の形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4023236B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4728153B2 (ja) | 2006-03-20 | 2011-07-20 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
TWI692546B (zh) * | 2013-11-21 | 2020-05-01 | 日商尼康股份有限公司 | 佈線圖案之製造方法及電晶體之製造方法 |
JP6015969B2 (ja) | 2014-08-19 | 2016-10-26 | インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation | 回路基板の形成方法 |
-
2002
- 2002-07-08 JP JP2002198401A patent/JP4023236B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004040019A (ja) | 2004-02-05 |
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Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050527 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050614 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070615 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070724 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070820 |
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