KR100452418B1 - 듀얼 대머신 공정 중에서 하부 배선층을 보호하는 방법 - Google Patents

듀얼 대머신 공정 중에서 하부 배선층을 보호하는 방법 Download PDF

Info

Publication number
KR100452418B1
KR100452418B1 KR10-2001-7016608A KR20017016608A KR100452418B1 KR 100452418 B1 KR100452418 B1 KR 100452418B1 KR 20017016608 A KR20017016608 A KR 20017016608A KR 100452418 B1 KR100452418 B1 KR 100452418B1
Authority
KR
South Korea
Prior art keywords
photoresist
sacrificial material
sacrificial
dielectric
forming
Prior art date
Application number
KR10-2001-7016608A
Other languages
English (en)
Other versions
KR20020020921A (ko
Inventor
후세인마카렘에이.
미에스알렌엠.
레치아챨스에치.
시바크마샘
칸다스엔제로더블유.
Original Assignee
인텔 코오퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US09/345,586 external-priority patent/US6406995B1/en
Application filed by 인텔 코오퍼레이션 filed Critical 인텔 코오퍼레이션
Publication of KR20020020921A publication Critical patent/KR20020020921A/ko
Application granted granted Critical
Publication of KR100452418B1 publication Critical patent/KR100452418B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 도전성 재료(110) 위의 마스킹 재료(120)까지 유전체 재료(130)를 관통하는 비아(150)에, 일반적으로 빛에 민감하지 않은 물리적 특성을 갖는 희생 재료(160)를 형성하는 단계를 포함하는 배선 형성 방법이다. 이 방법은 또한 비아(150) 위의 유전체 재료에 트렌치(180)를 형성하는 단계와 비아에서 희생 재료(160)를 제거하는 단계를 포함한다.

Description

듀얼 대머신 공정 중에서 하부 배선층을 보호하는 방법 {METHOD OF PROTECTING AN UNDERLYING WIRING LAYER DURING DUAL DAMASCENE PROCESSING}
본 발명은 Peter K. Moon, Makarem A. Hussein, Alan Myers, Charles Recchia, Sam Sivakumar, 그리고 Angelo Kandas에 의해 1998년 9월 30일 "A pattern-Sensitive Deposition for Damascens Processing"의 명칭으로 출원되어 현재 계류 중인 출원번호 09/164,508의 일부 계속 출원이다.
현재 집적 회로는 도전성 배선을 이용하여, 칩 상의 각 소자들을 연결하거나 칩 외부에 신호를 송수신 한다. 일반적인 배선 종류로는 알루미늄 합금 배선과 구리 배선이 있다.
이 알루미늄과 구리 배선 간의 중요한 차이는 금속의 산화율이다. 순수한 알루미늄은 산소가 존재할 때 알루미늄 산화물(aluminum oxide)로 산화된다. 그러나 알루미늄은 알루미늄 산화물에 존재하는 산소에 대하여 매우 낮은 확산 계수(diffusion coefficient)를 갖기 때문에, 알루미늄 산화물이 형성되기만 하면 알루미늄 산화물층 하부의 순수 금속(Al)은 산소와 반응하지 않는다. 알루미늄과산소 간의 반응은 자기 제한 산화 반응(self-limiting oxidation reaction)으로서 지칭된다.
한편, 구리 산화는 자기 제한 산화 반응이 아니다. 산소가 존재하면 순수 구리는 거의 모든 구리가 구리 산화물로 산화될 때까지 계속 산화한다. 그래서 일단 구리 배선이 형성되어 패터닝되면, 통상 실리콘 질화물(silicon nitride)(Si3N4)로 이루어지는 보호막을 형성하는 추가 공정을 실시하여, 공기나 습기로부터 노출된 배선 재료를 보호한다.
배선, 특히 구리 배선을 형성하기 위하여 이용되는 공정중 하나는 대머신 공정(damascene process)이다. 이 대머신 공정에서는, 유전체에 트렌치(trench)를 형성하고 구리로 채워 배선을 형성한다. 트랜치 아래의 유전체에는 도전성 재료로 이루어진 비아(via)가 존재하여, 하부 집적 회로 소자나 하부 배선들과 배선을 연결한다.
포토레지스트는 일반적으로 유전체 위에 형성되어 유전체에 배선용 비아나 트렌치 또는 이 둘 다를 패터닝하는데 사용된다. 패터닝한 후, 이 포토레지스트는 제거된다. 이 포토레지스트는 일반적으로 산소 플라스마(oxygen plasma)[산소 애싱(oxygen ashing)]로 제거된다. 산소 애싱 방법에서 사용되는 산소는 하부 구리 배선과 반응하여 배선을 산화시킬 수 있다. 따라서 대머신 공정에서는 통상적으로 구리 배선 바로 위에 Si3N4로 이루어진 얇고 단단한 마스크나 장벽(barrier)층을 형성하여 후속 배선을 형성할 때 행해지는 산소 애싱 과정에서 구리가 산화되는 것을 막는다. 일반적으로, 이 Si3N4의 단단한 마스크층은 매우 얇아서, 예를 들면 대략 유전체층 두께의 10%이다. 그래서 예를 들면 식각 공정을 이용하여 산화막을 관통하는 비아를 형성할 때, 종래 기술에서는 하부 Si3N4에서 식각이 멈춰야만 한다. 그런 다음 이 비아 위의 유전체에 트렌치를 형성할 때, 종래 기술에서는 비아에 의해 노출된 Si3N4를 식각으로 제거하지 말아야 한다. 비아와 트렌치를 식각하고 Si3N4를 보호하기 위해서는 얇은 Si3N4층이 식각되지 않도록 선택도(selectivity)가 큰 식각제(etchant)가 필요하다.
따라서 비현실적인 식각 선택도를 필요로 하지 않는 방법, 특히 대머신 공정에 유용한 방법이 필요하다.
본 발명은 집적 회로 제조 방법에 관한 것으로, 더욱 상세하게는 집적 회로 상에 배선(interconnections)을 패터닝하는 방법에 관한 것이다.
도 1은 본 발명의 한 실시예에 따른 집적 회로 기판의 일부 단면도로서, 유전체 재료에 의해 절연된 배선, 이 배선 바로 위의 단단한 마스크(hard mask), 이 단단한 마스크 위의 유전체 재료를 도시한다.
도 2는 본 발명의 한 실시예에 따라서 유전체 재료 위에 포토레지스트 마스크를 패터닝하는 추가 공정을 실시한 후의 도 1의 기판을 도시한다.
도 3은 본 발명의 실시예에 따라서 유전체 재료를 관통하는 비아를 형성하되 단단한 마스크층에서 중지하는 추가 공정을 실시한 후의 도 1의 기판을 도시한다.
도 4는 본 발명의 실시예에 따라서 포토레지스트 마스크를 제거하기 위하여 기판을 세정하는 추가 공정을 실시한 후의 도 1의 기판을 도시한다.
도 5는 본 발명의 실시예에 따라서 비아에 희생 재료를 적층하고 빛에 반응하지 않는 희생 재료를 남긴 후의 도 1의 기판을 도시한다.
도 6은 본 발명의 실시예에 따라서 기판 표면을 세정하고 비아 내에 희생 재료를 남긴 후의 도 1의 기판을 도시한다.
도 7은 본 발명의 실시예에 따라서 유전체 재료 위에 마스크 재료를 패터닝하는 추가 공정을 실시한 후의 도 1의 기판을 도시한다.
도 8은 본 발명의 실시예에 따라서 유전체 재료에 트렌치를 개구하는 추가 공정을 실시한 후의 도 1의 기판을 도시한다.
도 9는 본 발명의 실시예에 따라서 트렌치용 패턴 재료와 희생 재료를 제거하는 추가 공정을 실시한 후의 도 1의 기판을 도시한다.
도 10은 본 발명의 실시예에 따라서 구리 배선을 노출시키기 위하여 단단한 마스크 재료를 관통하도록 비아를 연장시키는(extending) 추가 공정을 실시한 후의 도 1의 기판을 도시한다.
도 11은 본 발명의 실시예에 따라서 트렌치와 비아의 개구부 내에 구리 재료를 적층하고 이 구리와 유전체 재료를 평탄화하는 추가 공정을 실시한 후의 도 1의 기판을 도시한다.도 12는 유전체 표면에 대한 희생 재료와 애싱 시간의 관계를 그래프로 도시한 도면이다.
배선을 형성하는 방법을 개시한다. 이 방법의 일면에 있어서, 일반적으로 빛에 반응하지 않는 특성를 지닌 희생 재료(sacrificial material)를, 도전성 재료 위의 마스킹 재료까지 유전체 재료를 관통하는 비아에 형성한다. 비아 위의 유전체 재료에 트렌치를 형성하고, 비아의 희생 재료를 제거한다.
본 발명은 그 일면에 있어서 배선 형성 방법에 관한 것이다. 일 실시예에 있어서, 본 발명은 후속 배선이나 상위 배선을 형성하는 동안 하부 배선을 보호하는데 유용하다. 또한 본 발명은 대머신 공정의 일부로서 이용될 수 있는 구리 배선 등의 하부 배선을 보호하기 위하여 형성된 유전체 재료와 단단한 하부 마스크 간의 비현실적인 식각 특성에 대한 부담을 경감시킨다. 본 발명은 단단한 마스크 위의 비아 내에 제2 마스크 재료나 희생 재료를 형성하여 전술한 부담을 완화한다. 이 방식으로, 하부 구리 배선을 산화시킬 우려 없이, 유전체에 예를 들면 비아나 트렌치를 패터닝하기 위하여 이용된 포토레지스트 재료를 제거할 수 있다.
도 1 내지 도 11은 하부 구리 배선 위에 배선을 형성하는 듀얼 대머신 공정을 예시한다. 전형적인 집적 회로는 유전체 재료에 의해 서로 절연된, 예를 들면 4개나 5개의 배선층이나 배선(line)들을 구비할 수 있다. 도 1 내지 도 11은 예를 들면, 제1 배선층이나 배선 위에 형성되고 이에 전기적으로 접속되는 제2 배선층이나 배선을 형성하는 방법을 보여준다. 본 발명의 방법이 각각의 배선층이나 배선에 적용될 수 있다는 것은 자명하다.
도 1은 유전체 재료 또는 유전체층(100)에 형성된 제1 구리 배선(110)을 구비한 집적 회로 기판이나 웨이퍼의 일부 측단면도이다. 구리 배선(110)은 예를 들면 반도체 기판 내 및 기판상에 형성된 하부 소자에 연결되어 있다. 유전체 재료는 예를 들면 TEOS(tetraethyl orthosilicate)나 PECVD(plasma enhanced chemical vapor deposition)으로 형성된 SiO2이다. 이 실시예에서, 유전체층(100)과 구리 배선(110)은 평탄화된다.
평탄화된 유전체층(100)/구리 배선(110) 위에 제1 마스크층(120)이 위치한다. 일 실시예에 있어서, 제1 마스크층(120)은 구리 배선(110)의 산화를 방지하는 마스크나 장벽으로서 작용한다. 본 발명의 한 실시예에서, 제1 마스크층(120)은 Si3N4나 SiXNYOZ층이다. 유기 폴리머(organic polymer) 등의 다른 유전체 재료를 제1 마스크층(120)으로 사용할 수 있다는 것은 자명하다.
제1 마스크가 Si3N4나 SiXNYOZ인 경우에, 예를 들면, CVD(chemical vapor deposition)로 대략 100㎚의 적정 두께로 이 재료를 적층하여, 후속의 식각 공정에서 구리 배선(110)을 보호한다. Si3N4나 SiXNYOZ는 유전 상수 등의, 일반적으로 배선과 집적 회로 사이의 정전 용량을 증가시키는 경향이 있는 화학적 특성을 갖는다. 따라서, 구리 배선(110)을 보호하되, 배선들 사이의 정전 용량을 허용할 수 없는 수준까지는 증가시키지 않을 정도로, 일반적으로 적은 양, 예를 들면 100㎚ 이하의 두께로 적층된다. 본 명세서의 나머지 부분에서는 제1 마스크층(120)이 Si3N4재료인 예에 대하여 설명한다.
제1 마스크층(120) 위에는 유전체층(130)이 존재한다. 유전체층(130)은 예를 들면 대략 1,000㎚의 두께로, 예를 들면 TEOS나 PECVD로 형성된 SiO2이다. 유전체층(130)의 두께는 소자의 크기 특성(size characteristics)과 규모 고려 사항(scaling consideration)에 일부 의존한다. 유전체층(130)이 일단 적층되어 형성되면, 이 재료(130)는 예를 들면 화학-기계적 연마(chemical-mechanical polish)로 평탄화된다.
다음, 도 2에 도시한 바와 같이 비아 패턴 또는 제2 마스크층(140)을 유전체층(130) 위에 패터닝한다. 제2 마스크층(140)은 예를 들면 포토레지스트와 같은 감광 재료(photo-imageable material)이다. 예를 들어, 양성 포토레지스트를 일반적으로 웨이퍼의 유전체층(130) 표면 상에 스핀 코팅한다. 그런 다음 마스크나 레티클(reticle)을 이용하여, 포토레지스트의 일부분을 광원에 노출시킨다. 이 경우에, 레티클이나 마스크는 유전체층(130) 위에 비아나 개구부(145)에 해당하는 영역을 한정한다. 일단 제2 마스크층(140)의 포토레지스트 재료를 빛에 노출시킨 후, 노출된 재료를 예를 들면 현상액(developer)을 이용하는 종래 방식으로 제거하고, 기판을 베이킹하여 나머지 포토레지스트를 경화시킨다. 이 공정으로, 유전체층(130) 위에 개구부(145)를 갖는 포토레지스트의 제2 마스크층(140)이 남게 된다.
도 3에 도시한 바와 같이, 일단 제2 마스크층(140)을 패터닝한 후, 식각제를 사용하여 유전체층(130)을 관통하는 비아(150)를 형성한다. 식각제는 하부에 놓인 제1 마스크층(120)과 거의 반응하지 않거나 이 제1 마스크층(120)을 분해(disrupt)하지 않는 것으로 선택한다. Si3N4의 제1 마스크층(120) 위에 존재하는 SiO2유전체층(130)의 경우에, 예를 들면 Si3N4를 거의 식각하지 않고 SiO2를 선택적으로 식각하는 적절한 식각제는 C4F8식각제(chemistry)이다. 이 비아 식각의 목적은 유전체층(130)을 관통하는 비아를 식각하되 Si3N4의 제1 마스크층(120)을 관통하는 식각이 이루어지기 전에 식각을 중지시키는 것이다. 제1 마스크층(120)을 이루는 Si3N4재료의 일부분이 비어 식각이 이루어지는 동안에 식각되어 제거될 수 있으므로, 구리 배선(110)을 보호할 수 있을 정도로 충분한 양의 Si3N4재료가 구리 배선(110) 위에 존재하도록 식각 과정을 계속하여 지켜보아야 한다.
유전체층(130)을 관통하는 비아(150)를 형성한 다음, 비아 패턴 또는 제2 마스크층(140)을 유전체층(130) 표면에서 제거한다. 비아 패턴 또는 제2 마스크층(140)이 포토레지스트인 본 실시예에서, 이 재료는 통상적인 산소 플라스마(예를 들면, 산소 애싱)로 제거할 수 있다. 이 때에, 공지된 습식 세정 공정(wet clean step)을 이용하여 잔존하는 미립자(particles)를 제거할 수 있다.
다음, 도 5에 도시한 바와 같이, 희생 재료(160)를 유전체층(130)의 비아(150) 내에 형성한다. 본 발명의 실시예에서, 이 희생 재료(160)는 (예를 들면 0.25㎛ 미만의 직경을 갖는) 작은 비아를 균일하게 채울 수 있는 재료이다. 이 실시예에서, 희생 재료(160)는 또한 광 반응(photoreaction) 등의 현상 과정에 대해 일반적으로 반응을 나타내지 않거나 민감하지 않도록 만들어질 수 있는 것이다. 환언하면, 일단 비아(150) 내에 이 희생 재료(160)가 형성되면, 이 희생 재료(160)의 많은 부분은 자신의 화학적 특성을 변경하지 않아야 한다. 한 예로 이 재료가 빛, 특히 자외선(UV)의 파장 영역을 갖는 빛에 노출되더라도 포토레지스트 현상액에 녹지 않는 재료이다.
희생 재료(160)용으로 적절한 재료 중 하나는 열 처리된 양성 포토레지스트(heat-treated positive photoresist)이다. 도 5는 통상의 양성 포토레지스트와 같은 포토레지스트가 유전체층(130)의 표면에 스핀 코팅되고 비어(150)를 채운 예를 보여주는 도면이다. 양성 포토레지스트는 도 2와 관련하여 이미 설명한 바와 같이 대체로 광 노출에 민감하다. 포토레지스트 재료를 코팅한 후, 기판을 가열하여 이 포토레지스트 재료를 경화시킨다. 열 처리는 예를 들면 150 내지 200℃ 정도에서 이루어진다. 이 실시예에서 열 처리는 포토레지스트를 경화시키는 것이외에도, 일반적으로 빛, 예를 들면 자외선에 노출되더라도, 포토레지스트 재료가 광반응에 대해 민감하지 않도록 하는 제2의 기능을 수행한다.
열 처리된 포토레지스트 대신에, 희생 재료(160)로 사용할 수 있는 다른 적절한 재료로는 색소 함유 포토레지스트(dyed photoresistor)나 광활성 화합물(photo-active compound)을 포함하지 않는 포토레지스트 재료, 즉 포토레지스트 수지를 들 수 있다. 색소 함유 포토레지스트 중 하나는 흡광성을 갖는 색소(dye material)이다. 자외선 등의 빛에 노출되면, 색소 함유 포토레지스트 내의 색소는 (유전체층(100)/구리 배선(110)에 비해 상대적으로) 비아(150) 내의 희생 재료(160) 위쪽이나 상부 근처의 영역에서 대부분의 빛을 흡수하여, 색소 함유 포토레지스트 대부분의 물리적인 특성이 빛에 반응하여 변하는 것을 방지하므로 노광 공정 후에도 비아(150) 내에 포토레지스트 재료의 플러그(plug)가 남게 된다. 색소 함유 포토레지스트의 한 종류로는 통상적으로 일본의 Tokyo Ohka Kogyo로부터 구입할 수 있다. 유전체층(130)의 표면 상에 이 재료를 스핀 코팅한 후, 통상의 열 처리로 경화시킬 수 있다. 통상적으로 Tokyo Ohka Kogyo로부터 구입할 수 있는 DP-수지 등의 포토레지스트 수지(즉, 광활성 화합물을 포함하지 않은 수지)에 대해서도 유사한 공정을 적용할 수 있다. 광활성 화합물이 존재하지 않으면, 자외선 등의 빛에 노출시켜도 비아(150)의 내식각성 플러그 재료(etch-resistant plug material)로서의 화합물의 물리적인 특성이 변하지 않는다.
도 6은 유전체층(130)의 표면에서부터 희생 재료(160)를 제어하여 제거하는 공정을 행한 후의 기판을 도시한 도면이다. 희생 재료(160)가 포토레지스트인 본 발명의 실시예에서, 유전체층(130)의 표면에서부터 포토레지스트 재료를 제어하여 제거하는 것은 공지된 산소 플라스마(예를 들면, 산소 애싱)를 이용하여 실현될 수 있다. 제거 공정에서 종점은 유전체층(130)의 표면이다. 이후에 공지된 선택적인 습식 세정 공정을 실시하여 잔존하는 소정의 미립자를 제거할 수 있다.
본 발명의 실시예에서, 희생 재료(160)는 예를 들면 후속 배선용 트렌치 패턴을 형성하는 뒤이은 식각 공정에서 제1 마스크층(120)을 보호할 목적으로 사용된다. 따라서 희생 재료(160)로 비어(150)를 완전히 채울 필요가 없다. 또한 희생 재료(160)는 비어(150) 주변의 유전체층(130)을 식각하는 후속 트렌치 식각과 같은 후속 식각을 방해하지 않아야 한다. 그래서 때에 따라서는 비아(150) 내의 희생 재료(160)를 일부 제거하는 것이 바람직할 수 있다.
희생 재료(160)가 포토레지스트인 본 실시예에서, 유전체층(130) 표면의 끝 지점에 도달한 후, 산소 플라스마로 계속 식각하여(즉, 오버 애싱하여) 비아(150)내의 포토레지스트 재료를 일부 제거할 수 있다. 도 6은 본 발명의 방법을 구체화한 단계를 도시하는 도면으로 희생 재료(160)의 일부분이 비아(150)에서 제거된 상태를 보여준다. 또한 다른 실시예에서, 비아(150)를 완전히 채우지 않도록 희생 재료(160)를 패터닝할 수도 있는 것이 자명하다. 이런 실시예에서는 예를 들면 오버 애싱 공정에서 희생 재료(160)의 일부분을 제거할 필요가 없다.
도 12는 1,300㎚의 깊이를 갖는 비아 내에서, 유전체층(130)의 표면에서부터 제어된 높이를 그래프로 도시한 도면이다. 유전체층(130)의 표면에 대한 상대적인 희생 재료(160)의 높이는 종점을 통과한 후 [즉, 유전체층(130) 표면을 지난 후] 초 단위의(in seconds) 애싱 시간에 비례한다. 본 실시예에서, 포토레지스트를 포토레지스트 재료(160)로서 이용하고, 포토레지스트 제거 장비에서 저온 조건(약 200℃)으로 혼합된 산소/질소 플라스마에 기판을 노출시킨다. 애싱 과정에서 저온은 포토레지스트 제거 공정을 제어하는 데 도움을 준다. 그래서 본 발명의 실시예에 따라서, 희생 재료(160)는 오버 애싱에 기초하여 비아(150) 내에서 제어된 높이(예를 들면, 제1 마스크층(120) 위의 미리 정해진 높이)를 갖도록 형성될 수 있다. 이런 방식으로, 예를 들면 현상 공정을 좀더 길게 할 때 얻어지는 결과와 비교하면, 비아(150) 내의 희생 재료(160)의 높이 변화는 웨이퍼 내에서 그리고 웨이퍼들 간에 크게 감소될 수 있다.
원하는 대로 희생 재료(160)를 비아(150) 내에 형성한 다음, 패턴 마스크 또는 제3 마스크층(170)을 유전체층(130) 상에 패터닝하여 산화물(130)에 트렌치를 패터닝한다. 도 7은 트렌치의 패터닝을 위해 노출된 영역(175)을 남기도록 유전체층(130) 위에 패터닝된 패턴 마스크 또는 제3 마스크층(170)을 도시한다. 적절한 패턴 또는 제3 마스크층(170)은 예를 들면 제2 마스크층(140)에 관하여 전술한 바와 같이 형성된 포토레지스트이다. 본 실시예에서 제3 마스크층(170)은 양성 포토레지스트이고, 이 포토레지스트는 유전체층(130) 상에 코팅된다. 그런 다음 마스크나 레티클을 사용하여 포토레지스트의 일부분을 광원에 노출시킨다. 노출된 부분은 비아(150) 위에 트렌치를 한정한다. 이 노출된 부분은 희생 재료(160) 위의 영역을 포함한다. 희생 재료(160)가 일반적으로 빛에 민감하지 않기 때문에, 이 희생 재료(160)는 예를 들면, UV 광원에 대한 노출에 영향을 받지 않는다. 이 희생 재료(160)는, 어떠한 광활성 성분도 포함하지 않거나, 광반응에 대한 감수성이 불활성화되도록 열 등에 의해 처리되었다는 점에서, 광에 대해 민감하지 않다. 이와는 달리, 흡광성 색소를 포함하는 포토레지스트(예를 들면, 색소 함유 포토레지스트)가 희생 재료(160)로서 이용될 수 있다. 본 실시예에서, 유전체층(130)에 후속의 트렌치를 형성하기 위한 식각 패턴을 한정하기 위하여 희생 재료(160)를 빛에 노출시키면, 흡광성 염료는 희생 재료(160)에 부딪치는 모든 UV 광을 흡수한다. 그래서 유전체층(130) 위에 포토레지스트 마스크를 패터닝하기 위한 트렌치 패터닝 공정은 희생 재료(160)에 크게 영향을 주지 않는다.
제3 마스크층(170)을 형성한 후 유전체층(130)에 트렌치(180)를 형성한다. 트렌치(180)는 도전성 배선에 적합한 깊이로 패터닝한다. 본 발명의 실시예에서, 예를 들면 트렌치(180)는 대략 500㎚의 깊이를 갖는다. 또한 트렌치(180)의 정확한 치수는 형성할 집적 회로의 크기에 따라서 다르다. 유전체층(130)이 SiO2로 이루어진 경우에, 트렌치(180)를 형성하기에 적절한 식각제는 예를 들면 C4F8/O2/Ar 식각제이다.
비아(150) 내에 희생 재료(160)를 형성함으로써, 하부의 제1 마스크층(120)은 이미 기재한 바와 같이 트렌치를 식각하는 동안 보호된다. 하부에 존재하는 (예를 들면, Si3N4층과 같은) 제1 마스크층(120)이 제거될 우려가 없어지면, 유전체층(130)과 제1 마스크층(120) 사이의 선택도에 대한 고려없이 적절한 식각제를 트렌치 식각용으로 선택할 수 있다. 따라서 예를 들면 식각 속도, 식각의 수직성(verticalness)과 같은 다른 변수에 기초하여 적절한 식각제를 선택할 수 있다.
도 9는 제3 마스크층(170)을 제거하는 후속 공정이 이루어진 후의 기판을 보여준다. 도 9는 또한 희생 재료(160)를 제거하고 하부에 존재하는 제1 마스크층(120)을 노출하는 공정이 이루어진 후의 기판을 보여준다.
비아(150) 내에 희생 재료(160)를 형성함에 따라, 종래기술에서와 같이 트렌치 식각 과정에서 하부의 제1 마스크층(120)이 제거될 우려는 완화된다. 따라서 본 발명의 실시예에서, 트렌치를 식각하는 동안 낮은 식각 속도를 갖는 희생 재료(160)를 선택한다. 본 발명의 실시예에서, 희생 재료(160)와 제3 마스크층(170)이 모두 포토레지스트이므로 동시에 제거될 수 있다. 마찬가지로, 제3 마스크층(170)도 또한 포토레지스트이므로, 제3 마스크층(170)과 희생 재료(160) 모두를 예를 들면 산소 애싱으로 제거할 수 있다. 제1 마스크층(120)이 비아(150) 내의 구리 배선 위에 존재하기 때문에, 구리 배선(110)은 산소 애싱 공정을 행할 때 존재하는 산소에 의해 산화되지 않는다.
희생 재료(160)를 비아(150)로부터 제거한 후, 제1 마스크층(120)인 노출된 Si3N4재료를 제거하는 뒤이은 식각 공정이 행해질 수 있다. 비아(150) 내에서 노출된 제1 마스크층(120)을 제거하면, 도 10에 도시한 바와 같이 하부의 구리 배선(110)이 노출된다. Si3N4로 된 제1 마스크층(120)을 제거하는 적절한 식각제는 예를 들면 CF4/O2식각제이다.
도 11은 하부의 구리 배선(110)을 노출한 다음, 트렌치(180)와 비아(150)에 구리 재료(190)를 적층하는 후속 공정을 실시한 후의 기판을 보여준다. 적층은 통상적인 대머신 공정에 선행한다. 구리 재료(190)를 비아(150)에 적층한 후, 통상적인 대머신 처리 기술로 기판을 평탄화하고 후속 배선을 형성할 수 있다. 그런 다음 도 1 내지 도 11을 참조하여 설명한 공정을 후속 배선 층을 형성하기 위하여 반복할 수 있다.
앞서의 상세한 설명에서, 특정한 실시예를 참조하여 본 발명에 대하여 설명하였다. 그러나 청구범위에 기재한 본 발명의 넓은 본질과 범위를 벗어나지 않고도 다양한 변형이나 변경이 이루어질 수 있다는 것은 자명하다. 따라서 명세서 및 도면은 한정을 하기 위한 것보다는 예시를 하기 위한 것으로 간주되어야 한다.

Claims (20)

  1. 도전성 재료 위의 마스킹 재료(masking material)까지 유전체 재료를 관통하는 비아에, 일반적으로 빛에 민감하지 않은 화학적 특성을 갖는 희생 재료(sacrificial material)를 형성하는 단계,
    상기 비아 위의 상기 유전체 재료에 트렌치를 형성하는 단계, 및
    상기 비아에서 상기 희생 재료를 제거하는 단계를 포함하는, 유전체 재료에 트렌치를 형성하는 방법.
  2. 제1항에 있어서,
    상기 희생 재료 형성 단계는,
    감광성 재료(photosensitive material)를 포함하는 희생 재료를 적층하는 단계, 및
    상기 희생 재료의 일부분을 빛에 민감하지 않도록 하는 단계를 포함하는 것을 특징으로 하는 트렌치 형성방법.
  3. 제2항에 있어서,
    상기 희생 재료는 포토레지스트를 포함하고, 상기 희생 재료를 빛에 민감하지 않도록 하는 단계는 상기 포토레지스트를 열에 노출시키는 단계를 포함하는 것을 특징으로 하는 트렌치 형성방법.
  4. 제2항에 있어서,
    상기 희생 재료는 포토레지스트이고,
    상기 희생 재료 형성 단계는,
    상기 유전체 재료의 표면 위에 상기 포토레지스트를 코팅하는 단계,
    상기 포토레지스트의 일부분을 광반응에 대해 민감하지 않도록 하는 온도에 상기 기판을 노출시키는 단계, 및
    상기 유전체 재료의 상기 표면에서 상기 포토레지스트를 제거하는 단계를 포함하는 것을 특징으로 하는 트렌치 형성방법.
  5. 제4항에 있어서,
    상기 기판 노출 단계는 상기 포토레지스트 재료의 일부분을 경화시킬 수 있는 온도에서 실시하는 것을 특징으로 하는 트렌치 형성방법.
  6. 제5항에 있어서,
    상기 유전체의 상기 표면에서 상기 포토레지스트 재료를 제거하는 단계는,
    산소, 수소, 산소/질소 및 수소/질소 중 하나의 플라스마 또는 기체에 상기 포토레지스트 재료를 노출시키는 단계를 포함하는 것을 특징으로 하는 트렌치 형성방법.
  7. 제1항에 있어서,
    상기 희생 재료는 흡광성 재료(light absorbing material)를 포함하는 포토레지스트이고,
    상기 방법은,
    상기 트렌치를 형성하기 전에, 상기 유전체 재료의 상기 표면 위에 감광 마스킹 재료(photosensitive masking material)를 적층하는 단계, 및
    상기 감광 마스킹 재료를 광에 노출시켜 상기 감광 마스킹 재료의 트렌치용 영역을 노광하는 단계를 추가로 포함하는 것을 특징으로 하는 트렌치 형성방법.
  8. 제1항에 있어서,
    상기 희생 재료 형성 단계는,
    상기 유전체 재료의 표면 위에 상기 희생 재료를 코팅하는 단계, 및
    상기 비아에서 상기 희생 재료의 일부분을 제거하여 상기 마스킹 재료 위의 상기 비아에 존재하는 상기 희생 재료가 미리 정해진 높이를 갖도록 하는 단계를 포함하는 것을 특징으로 하는 트렌치 형성방법.
  9. 제8항에 있어서,
    상기 희생 재료 제거 단계는, 상기 유전체 재료의 상기 표면에서 상기 희생 재료를 제거할 수 있는 시간을 경과한 후 미리 정해진 시간 동안 식각하는 단계를 포함하는 것을 특징으로 하는 트렌치 형성방법.
  10. 제1 배선 위의 마스킹 재료까지 유전체 재료를 관통하는 비아에 일반적으로 빛에 민감하지 않은 물리적인 특성을 갖는 희생 재료를 형성하는 단계,
    상기 비아 위의 상기 유전체 재료에 트렌치를 형성하는 단계,
    상기 비아에서 상기 희생 재료를 제거하는 단계,
    상기 마스킹 재료를 관통하도록 상기 비아를 연장하는 단계, 및
    상기 비아에 도전성 재료를 적층하는 단계를 포함하는, 제1 배선을 포함하는 집적 회로 소자에 제2 배선을 형성하는 방법.
  11. 제10항에 있어서,
    상기 희생 재료 형성 단계는 상기 희생 재료의 일부분을 빛에 민감하지 않도록 하는 단계를 포함하는 것을 특징으로 하는 배선 형성방법.
  12. 제11항에 있어서,
    상기 희생 재료는 포토레지스트를 포함하고, 상기 희생 재료를 빛에 민감하지 않도록 하는 단계는 상기 포토레지스트를 열에 노출시키는 단계를 포함하는 것을 특징으로 하는 배선 형성방법.
  13. 제10항에 있어서,
    상기 희생 재료는 포토레지스트이고,
    상기 희생 재료 형성 단계는,
    상기 유전체 재료의 표면 위에 상기 포토레지스트를 코팅하는 단계,
    상기 포토레지스트의 일부분을 광반응에 대해 민감하지 않도록 하는 온도에 상기 기판을 노출시키는 단계, 및
    상기 유전체 재료의 상기 표면에서 상기 포토레지스트를 제거하는 단계를 포함하는 것을 특징으로 하는 배선 형성방법.
  14. 제13항에 있어서,
    상기 기판 노출 단계는 상기 포토레지스트 재료의 일부분을 경화시킬 수 있는 온도에서 실시하는 것을 특징으로 하는 배선 형성방법.
  15. 제14항에 있어서,
    상기 유전체의 상기 표면에서 상기 포토레지스트 재료를 제거하는 단계는, 산소, 수소, 산소/질소 및 수소/질소 중 하나의 플라스마 또는 기체에 상기 포토레지스트 재료를 노출시키는 단계를 포함하는 것을 특징으로 하는 배선 형성방법.
  16. 제10항에 있어서,
    상기 희생 재료는 흡광성 재료를 포함하는 포토레지스트이고,
    상기 방법은,
    상기 트렌치를 형성하기 전에, 상기 유전체 재료의 상기 표면 위에 감광 마스킹 재료를 적층하는 단계, 및
    상기 감광 마스킹 재료를 광에 노출시켜 상기 감광 마스킹 재료의 트렌치용 영역을 노광하는 단계를 추가로 포함하는 것을 특징으로 하는 배선 형성방법.
  17. 제10항에 있어서,
    상기 희생 재료 형성 단계는,
    상기 유전체 재료의 상기 표면 위에 상기 희생 재료를 코팅하는 단계, 및
    상기 비아에서 상기 희생 재료의 일부분을 제거하여 상기 마스킹 재료 위의 상기 비아에 존재하는 상기 희생 재료가 미리 정해진 높이를 갖도록 하는 단계를 포함하는 것을 특징으로 하는 배선 형성방법.
  18. 제17항에 있어서,
    상기 희생 재료 제거 단계는, 상기 유전체 재료의 상기 표면에서 상기 희생 재료를 제거할 수 있는 시간을 경과한 후 미리 정해진 시간 동안 식각하는 단계를 포함하는 것을 특징으로 하는 배선 형성방법.
  19. 유전체 제료를 관통하는 비아를 형성하여 기판의 배선 위의 마스킹 재료를 노출시키는 단계,
    일반적으로 빛에 민감하지 않은 물리적 특성을 갖는 희생 재료를 상기 비아에 형성하는 단계,
    상기 비아의 일부분 위에 있는 상기 유전체 재료에 트렌치를 형성하는 단계,
    상기 비아에서 상기 희생 재료를 제거하는 단계,
    상기 마스킹 재료를 관통하도록 상기 비아를 연장하는 단계, 및
    상기 비아와 상기 트렌치에 도전성 재료를 적층하는 단계
    를 포함하는 대머신(damascene) 방법.
  20. 제19항에 있어서,
    상기 희생 재료 형성 단계는,
    감광성 재료를 포함하는 희생 재료를 적층하는 단계, 및
    상기 희생 재료의 일부분을 빛에 민감하지 않도록 하는 단계를 포함하는 대머신 방법.
KR10-2001-7016608A 1999-06-30 2000-06-05 듀얼 대머신 공정 중에서 하부 배선층을 보호하는 방법 KR100452418B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/345,586 1999-06-30
US09/345,586 US6406995B1 (en) 1998-09-30 1999-06-30 Pattern-sensitive deposition for damascene processing

Publications (2)

Publication Number Publication Date
KR20020020921A KR20020020921A (ko) 2002-03-16
KR100452418B1 true KR100452418B1 (ko) 2004-10-12

Family

ID=23355627

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-7016608A KR100452418B1 (ko) 1999-06-30 2000-06-05 듀얼 대머신 공정 중에서 하부 배선층을 보호하는 방법

Country Status (8)

Country Link
EP (1) EP1192656A1 (ko)
JP (1) JP4675534B2 (ko)
KR (1) KR100452418B1 (ko)
AU (1) AU5790800A (ko)
HK (1) HK1042380A1 (ko)
IL (2) IL147301A0 (ko)
TW (1) TW531789B (ko)
WO (1) WO2001001480A1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW519725B (en) * 2000-06-30 2003-02-01 Infineon Technologies Corp Via first dual damascene process for copper metallization
US6576550B1 (en) 2000-06-30 2003-06-10 Infineon, Ag ‘Via first’ dual damascene process for copper metallization
KR100393974B1 (ko) * 2001-01-12 2003-08-06 주식회사 하이닉스반도체 듀얼 다마신 형성 방법
KR100419901B1 (ko) * 2001-06-05 2004-03-04 삼성전자주식회사 듀얼 다마신 배선을 가지는 반도체 소자의 제조방법
JP2002373936A (ja) * 2001-06-14 2002-12-26 Nec Corp デュアルダマシン法による配線形成方法
KR100545220B1 (ko) 2003-12-31 2006-01-24 동부아남반도체 주식회사 반도체 소자의 듀얼 다마신 배선 형성 방법
JP5096669B2 (ja) 2005-07-06 2012-12-12 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
KR100691105B1 (ko) * 2005-09-28 2007-03-09 동부일렉트로닉스 주식회사 듀얼 다마신 공정을 이용한 구리 배선 형성 방법
JP2009016596A (ja) * 2007-07-05 2009-01-22 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
JP4891296B2 (ja) * 2008-07-03 2012-03-07 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP5641681B2 (ja) * 2008-08-08 2014-12-17 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置の製造方法
TWI579918B (zh) * 2015-04-12 2017-04-21 東京威力科創股份有限公司 開放式特徵部中用以建立介電隔離結構之消去法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0609496B1 (de) * 1993-01-19 1998-04-15 Siemens Aktiengesellschaft Verfahren zur Herstellung einer Kontakte und diese verbindende Leiterbahnen umfassenden Metallisierungsebene
US5705430A (en) * 1995-06-07 1998-01-06 Advanced Micro Devices, Inc. Dual damascene with a sacrificial via fill
JPH08335634A (ja) * 1995-06-08 1996-12-17 Toshiba Corp 半導体装置の製造方法
US5702982A (en) * 1996-03-28 1997-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making metal contacts and interconnections concurrently on semiconductor integrated circuits
JPH10223755A (ja) * 1997-02-03 1998-08-21 Hitachi Ltd 半導体集積回路装置の製造方法
JP3183238B2 (ja) * 1997-11-27 2001-07-09 日本電気株式会社 半導体装置の製造方法
US6057239A (en) * 1997-12-17 2000-05-02 Advanced Micro Devices, Inc. Dual damascene process using sacrificial spin-on materials
US6387819B1 (en) * 1998-04-29 2002-05-14 Applied Materials, Inc. Method for etching low K dielectric layers
US6245662B1 (en) * 1998-07-23 2001-06-12 Applied Materials, Inc. Method of producing an interconnect structure for an integrated circuit
JP3734390B2 (ja) * 1998-10-21 2006-01-11 東京応化工業株式会社 埋込材およびこの埋込材を用いた配線形成方法
JP2000150644A (ja) * 1998-11-10 2000-05-30 Mitsubishi Electric Corp 半導体デバイスの製造方法
JP4082812B2 (ja) * 1998-12-21 2008-04-30 富士通株式会社 半導体装置の製造方法および多層配線構造の形成方法

Also Published As

Publication number Publication date
JP4675534B2 (ja) 2011-04-27
KR20020020921A (ko) 2002-03-16
IL147301A0 (en) 2002-08-14
EP1192656A1 (en) 2002-04-03
JP2003528442A (ja) 2003-09-24
TW531789B (en) 2003-05-11
HK1042380A1 (zh) 2002-08-09
AU5790800A (en) 2001-01-31
WO2001001480A1 (en) 2001-01-04
IL147301A (en) 2006-07-05

Similar Documents

Publication Publication Date Title
US6406995B1 (en) Pattern-sensitive deposition for damascene processing
US7256136B2 (en) Self-patterning of photo-active dielectric materials for interconnect isolation
KR100321571B1 (ko) 다중층배선을갖는반도체장치의제조방법
US7364836B2 (en) Dual damascene process
US6649515B2 (en) Photoimageable material patterning techniques useful in fabricating conductive lines in circuit structures
US6184142B1 (en) Process for low k organic dielectric film etch
US6350675B1 (en) Integration of silicon-rich material in the self-aligned via approach of dual damascene interconnects
US7563719B2 (en) Dual damascene process
US6465358B1 (en) Post etch clean sequence for making a semiconductor device
KR100452418B1 (ko) 듀얼 대머신 공정 중에서 하부 배선층을 보호하는 방법
JP2001077196A (ja) 半導体装置の製造方法
JP3226021B2 (ja) 半導体装置の製造方法
JP2000068268A (ja) 半導体基板上でのパタ―ン化された導電性多層装置の製造法、半導体製造の際のウェ―ハ基板の処理法並びに処理された製品
US6589711B1 (en) Dual inlaid process using a bilayer resist
WO2003081665A1 (fr) Procede de production de dispositif semi-conducteur et dispositif semi-conducteur
KR100708422B1 (ko) 단일 식각 장치에서 하드마스크 및 금속층을 인사이츄 식각하는 방법
KR960011464B1 (ko) 반도체장치 및 그 제조방법
JPH088209A (ja) 半導体装置の製造のための除去されるポストの処理方法
JPH09312336A (ja) 接続孔形成法
JP4278497B2 (ja) 半導体装置の製造方法
US7192880B2 (en) Method for line etch roughness (LER) reduction for low-k interconnect damascene trench etching
US6156460A (en) Photo-mask and method of fabricating the same
JP4472286B2 (ja) 変形されたデュアルダマシン工程を利用した半導体素子の金属配線形成方法
US6989230B2 (en) Producing low k inter-layer dielectric films using Si-containing resists
JP3497725B2 (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080930

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee