KR960011464B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

Info

Publication number
KR960011464B1
KR960011464B1 KR1019920025989A KR920025989A KR960011464B1 KR 960011464 B1 KR960011464 B1 KR 960011464B1 KR 1019920025989 A KR1019920025989 A KR 1019920025989A KR 920025989 A KR920025989 A KR 920025989A KR 960011464 B1 KR960011464 B1 KR 960011464B1
Authority
KR
South Korea
Prior art keywords
silicon
insulating film
film
wiring
layer
Prior art date
Application number
KR1019920025989A
Other languages
English (en)
Other versions
KR930020559A (ko
Inventor
히로시 아다치
히로조 가네가에
에쓰시 아다치
히로시 모치즈키
마사노리 오바타
다케미 엔도
기미오 하기
시게루 하라다
가즈히토 마쓰가와
아키라 오히사
Original Assignee
미쓰비시덴키 가부시키가이샤
시키모리야
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤, 시키모리야 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR930020559A publication Critical patent/KR930020559A/ko
Application granted granted Critical
Publication of KR960011464B1 publication Critical patent/KR960011464B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02137—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material comprising alkyl silsesquioxane, e.g. MSQ
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31058—After-treatment of organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3121—Layers comprising organo-silicon compounds
    • H01L21/3122—Layers comprising organo-silicon compounds layers comprising polysiloxane compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

내용 없음.

Description

반도체장치 및 그 제조방법
제1도는 이 발명의 한 실시예에 따른 제조방법의 순서의 각 공정에서의 반도체장치의 부분단면도.
제2도는 이 발명의 다른 실시예에 따른 제조방법의 순서의 각 공정에서의 반도체장치의 부분단면도.
제3도는 종래의 방법에서 비어홀을 형성할때의 문제점을 설명하기 위한 반도체장치의 단면도.
제4도는 본 발명의 또다른 실시예에 따른 제조방법의 순서의 각 공정에서의 반도체장치의 부분단면도.
제5도는 본 발명의 또다른 실시예에 따른 제조방법의 순서의 각 공정에서의 반도체장치의 부분단면도.
제6도는 종래의 반도체장치의 단면도.
제7도는 종래의 반도체장치에 있어서, SOG막을 두껍게 했을때의 문제점을 표시하는 반도체장치의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 하지절연막
6 : 하층배선층 8 : 실린콘라더(Silicon Radder) 수지막
7c : 비어홀 22 : 상층배선층
이 발병은 일반적으로 반도체장치에 관한 것으로, 보다 특정적으로는, 상층배선과 하층배선을 절연분리하는 층간절연막의 표면을 평탄화한 반도체장치에 관한 것이다.
이 발명은 또 이와 같은 반도체장치의 제조방법에 관한 것이다.
제6도는, 종래의 다층배선구조를 갖는 반도체장치의 단면도이다.
제6도를 참조해서, 반도체기판(1)상에 소자(20)가 형성되어 있다.
소자(20)를 덮도록, 반도체기판(1)상에 하지절연막(20)가 형성되어 있다.
하지절연막(2)은 실리콘계 절연막으로 형성되어 있고, 그 표면은 리플로(Reflow; 약 900℃ 이상의 열처리)에 의해, 평탄화되어 있다.
소자(20)의 일부인 게이트는, 폴리실리콘으로 형성되어 있고 내열성이 크다.
그러기 때문에, 하지절연막(2)의 표면의 평탄화는, 리플로에 의해 하는 것이 가능해진다.
배선층이, 내열성이 떨어지는 알미늄으로 형성되어 있을 때는, 이와 같은 리플로처리는 할 수 없다.
하지절연막(2)상에, 하층의 알미늄배선(6)(내열성이 약함)이 요철패턴으로 형성되어 있다.
알미늄배선(6)을 피복하도록 반도체기판(1)상에 하층의 층간절연막(3)이 형성되어 있다.
하층의 절연막(3)은 실리콘산화막이고, 화학기상성장법(이하 CVD법이라 함)에 의해 형성된다.
하층의 층간절연막(3)은, 후에 형성되는 SOG막(스피온 글라스막) 중에 크랙이 발생하는 것을 방지하기 위해 설치된다.
하층의 층간절연막(3)의 표면의 요철을 평탄화시키기 위해 하층의 층간절연막(3) 상에 SOG막이 형성되어 있다.
SOG막(4)상에, 상층의 층간절연막(5)이 형성되어 있다.
상층의 층간절연막(5)은, 실리콘산화막이고, CVD법에 의해 형성된다.
하층의 층간절연막(3), SOG막(4), 상층의 층간절연막(5)에는, 하층의 알미늄배선(6)의 표면의 일부를 노출시키기 위한 비어홀(23)이 설치되어 있다.
상층의 층간절연막(5)상에는, 비어홀(23)을 통해 하층의 알미늄배선(6)에 전기적으로 접속된, 상층의 알미늄배선층(22)이 설치되어 있다.
이상과 같이 종래의 반도체장치에서는, 제6도를 참조해서, SOG막(4)을 요철패턴의 요(凹)부에 메꿈으로서 요철패턴의 표면을 평탄화시키고, 나아가서는 층간절연막(5)의 표면을 평탄화시켰었다.
그러나, 평탄화의 정도를 높이기 위해, SOG막(4)을 두껍게 형성하면, 제7도를 참조해서 SOG막 4중에 크랙(4a)이 발생한다.
SOG막(4)에 크랙(4a)가 발생하면, SOG막(4)위해 형성되는 상층의 층간절연막(5)의 표면에 골(谷)(5a)이 생긴다.
이런 상태에서, 상층의 층간절연막(5) 위헤 알미늄배선층을 형성하고 다음에 이 알미늄을 패터닝하면, 골(5a) 속에 알미늄의 잔사(22a)가 남는다.
알미늄의 잔사(22a)는 쇼트의 원인이 되어 문제가 되었었다.
또 SOG막(4)에 크랙(4a)이 생기면, 상층의 층간절연막(5)의 표면도 평탄하게 안되고 문제가 되었었다.
따라서, 종래의 반도체장치에서는, SOG막(4)을 두껍게 형성할 수 없다는 문제점이 있었다.
SOG막(4)을 두껍게 형성할 수 없으면 아래와 같은 문제가 생긴다.
즉, 제7도를 참조해서, 알미늄배선(6)과 알미늄배선(6)과의 간격이 넓어졌을 때(일반적으로 10㎛이상), 층간절연막(5)의 표면을 평탄하게 할 수 없다.
나아가서는 상층 알미늄배선(22)의 가공정도가 나빠지고, 쇼트 등의 원인이 된다는 문제점이 있었다.
그러기 때문에 이 발명의 목적은, 상층배선과 하층배선을 절연분리하는 층간절연막의 표면을 평탄화한 반도체장치를 제공하는데 있다.
이 발명의 다른 목적은, SOG막을 사용하지 않고, 층간절연막의 표면을 평탄화한 반도체장치를 제공하는데 있다.
이 발명의 다른 목적은, SOG막을 사용하지 않고, 층간절연막의 표면을 평탄화한 반도체장치를 제공하는데 있다.
이 발명의 또다른 목적은 상층배선과, 하층배선을 절연분리하는 층간절연막의 표면을 리플로 이외의 방법으로 평탄화하는 방법을 제공하는데 있다.
이 발명의 또다른 목적은 하층배선과, 배선패턴의 간격이 넓어졌을때도, 층간절연막의 표면을 평탄화할수 있는 방법을 제공하는데 있다.
이 발명의 또다른 목적은, 층간절연막의 표면을 평탄화하는 동시에, 하층배선이 광반사막으로 형성되어 있어도, 자외선의 헐레이션(Halation)에 의한 비어홀의 치수정도의 저하를 방지할 수 있는 방법을 제공하는데 있다.
상기의 목적을 달성하기 위해, 이 발병의 제1의 국면에 따른 반도체장치는, 하층배선과 이 하층배선 위에 형성되는 상층배선과를 절연분리하는 층간절연막을 포함하는 반도체장치에 관한 것이다.
당해 반도체장치는, 소자를 갖는 반도체기판을 구비한다.
상기 반도체기판상에, 상기 소자에 전기적으로 접속되는 하층선배층이, 요철패턴으로 마련되어 있다.
상기 하층배선층을 덮도록, 상기 반도체기판상에, 실리콘계 절연막이 설치되어 있다.
상기 실리콘계 절연막의 표면에는, 상기 요철패턴의 요부의 위치에 대응하는 부분에 요부가 존재해 있다.
상기 실리콘계 절연막의 상기 요부중에 상기 실리콘계 절연막의 표면을 평탄화하기 위해 하기 구조식(1)을 갖는 실리콘 래더수지가 매립되어 있다.
(식중, R1은 페닐기 또는 저급알킬기이고, R1의 각각은 동종 또는 이종이고, R2는 수소원자 또는 저급알킬기이고, R2의 각각은 동종 또는 이종이고, n은 20∼1000의 정수이다).
상기 실리콘계 절연막중에는, 상기 하층배선층의 표면의 일부를 노출시키기 위한 비어홀이 설치되어 있다.
상기 실리콘계 절연막중에는, 상기 비어홀을 통해서 상기 하층배선층에 전기적으로 접속되는 상층배선층이 설치되어 있다.
이 발명의 제2의 국면에 따른 반도체장치는, 하층배선과, 이 하층배선상에 형성되는 상층배선을 절연분리하는 층간절연막을 포함하는 반도체장치에 관한 것이다.
당해 장치는, 소자를 갖는 반도체기판을 구비한다.
상기 반도체기판상에 상기 소자에 전기적으로 접속된 하층배선층이 마련되어 있다.
상기 하층배선층을 덮도록 상기 반도체기판상에 실리콘계 절연막이 설치된다.
상기 실리콘계 절연막의 표면을 평탄화시키기 위해, 상기 실리콘계 절연막을 덮도록 UV흡수제가 첨가된, 상기 식(1)에 표시한 구조식을 갖는 실리콘래더수지막이 설치되어 있다.
상기 실리콘래더 수지막 및 상기 실리콘계 절연막 중에 상기 하층배선층의 표면의 일부를 노출시키기 위한 비어홀이 관통되서 설치되어 있다.
상기 실리콘래더 수지막 위에, 상기 비어홀을 통해서 상기 하층배선층에 전기적으로 접속되는 상층배선층이 설치되어 있다.
이 발명의 제3의 국면에 따른 방법은, 하층배선과, 이 하층배선상에 형성되는 상층 배선을 절연분리하는 층간절연막을 포함하고, 상기 층간절연막 중에는 상기 하층배선과, 상기 상층배선을 접속하기 위한 비어홀이 설치되어 있는, 반도체장치의 제조방법에 관한 것이다.
이 방법에 있어서는, 우선 소자를 갖는 반도체기판이 준비된다.
상기 반도체기판상에, 상기 소자에 전기적으로 접속되는 하층배선층을 요철패턴으로 형성한다.
상기 하층배선층을 덮도록 상기 반도체기판상에 실리콘계 절연막을 형성한다.
상기 실리콘계 절연막의 표면에는, 상기 요철패턴의 요부의 위치에 대응하는 부분에 요부가 존재해 있다.
적어도, 상기 실리콘계 절연막의 표면의 상기 요부 중에서, 상기 식(1)에 표시한 구조식을 갖는 실리콘 래더수지막이 완전히 매립되도록, 상기 실리콘계 절연막상에 상기 식(1)에 표시하는 실리콘 래더 수지막을 피복한다.
상기 실리콘 래더막을, 이 실리콘 래더 수지막이 상기 실리콘계 절연막의 표면의 요부 중에 남도록, 상기 실리콘 래더 수지막을 에치백하고, 이로 인해 상기 실리콘계 절연막의 표면을 평탄화한다.
상기 실리콘계 절연막중에 상기 비어홀을 형성한다.
상기 실리콘계 절연막상에 상기 비어홀을 통해서 상기 하층배선층에 전기적으로 접속되는 상층배선층을 형성한다.
이 발명의 제4의 국면에 따르는 방법은, 하층배선과, 이 하층배선상에 형성되는 상층배선을 절연분리하는 층간절연막을 포함하는 반도체장치의 제조방법에 관한 것이다.
당해 방법에서는, 우선 소자를 갖는 반도체기판이 준비된다.
상기 반도체기판상에 상기 소자에 전기적으로 접속되는 하층배선층을 요철패턴으로서 형성한다.
상기 하층배선층을 덮도록 상기 반도체기판상에 실리콘계 절연막을 퇴적한다.
상기 실리콘계 절연막은, 적어도 상기 요철패턴의 철(凸)부에 있어서, 상기 하층배선과 상층배선을 절연분리 하기 위해 필요한 막두께 이상이 되도록 충분히 두껍게 형성되어 있다.
상기 실리콘계 절연막 표면에는, 상기 요철패턴의 요부위치에 대응하는 위치에 요부가 존재해 있다.
적어도 상기 요철패턴의 요부중에서, 실리콘 래더 수지막이 완전히 매립되도록, 상기 실리콘계 절연막상에 상기 식(1)에 표시한 실리콘 래더 수지막을 피복한다.
상기 요철패턴의 철부에서, 상기 실리콘계 절연막의 막두께가 상기 하층배선과 상기 상층배선과 절연분리하기 위해 필요한 막두께 이하가 되지 않을 정도까지, 상기 실리콘 래더 수지막을 에치백하고 다시 상기 실리콘계 절연막을 에치백해서 이로 인해, 표면이 평탄화된 실리콘계 절연막을 형성한다.
상기 실리콘계 절연막 중에, 상기 하층배선층 표면의 일부를 노출시키기 위한 비어홀을 형성한다.
상기 실리콘계 절연막상에 상기 하층배선층에 전기적으로 접속되는 상층배선층을 형성한다.
이 발명의 제5의 국면에 따르는 방법은, 하층배선과 이 하층배선상에 형성되는 상층배선을 절연분리하는 층간절연막을 포함하고, 상기 층간절연막 중에는 상기 하층배선과 상기 상층배선을 접속하기 위한 비어홀이 설치되어 있는, 반도체장치의 제조방법에 관한 것이다.
이 방법에 있어서는, 우선, 소자를 갖는 반도체기판이 준비된다.
상기 반도체기판상에 상기 소자에 전기적으로 접속되는 하층배선층을 형성한다.
상기 하층배선층을 덮도록 상기 반도체기판상에 실리콘계 절연막을 형성한다.
상기 실리콘계 절연막의 표면을 평탄화시키기 위해, 상기 실리콘계 절연막을 덮도록 UV흡수제를 포함한, 상기 식(1)에 표시하는 구조식을 갖는 실리콘 래더 수지막을 형성한다.
상기 실리콘 래더 수지막 상에 감광성 레지스트를 형성한다.
상기 감광성 레지스트 중에 상기 비어홀을 형성하기 위해 필요한 개구부를 형성할 수 있도록, 상기 감광성 레지스트에 자외선을 선택적으로 조사한다.
상기 감광성 레지스트를 현상하고, 이로 인해 상기 감광성 레지스트 중에 상기 개구부를 형성한다.
상기 개구부가 설치된 상기 감광성 레지스트를 마스크해서, 상기 실리콘 래더 수지막 및 실리콘계 절연막을 에칭해서 이로 인해 상기 실리콘 래더 수지막 및 상기 실리콘계 절연막을 관통하는 상기 비어홀을 형성한다.
상기 실리콘 래더 수지막상에 상기 비어홀을 통해서 상기 하층배선층에 전기적으로 접속되는 상층배선층을 형성한다.
이 발명의 제1의 국면에 따른 반도체장치에 의하면, 실리콘계 절연막의 요부중에, 식(1)에 표시하는 실리콘 래더 수지막이 매립되고, 이로 인해, 실리콘계 절연막의 표면이 평탄화되어 있다.
층간절연막인 실리콘계 절연막의 표면이 평탄화되어 있으므로, 상층배선층의 가공정도는 좋게 되고, 나아가서는 신뢰성이 높은 반도체장치가 된다.
이 발명의 제2의 국면에 따른 반도체장치에 의하면, 실리콘계 절연막상에 식(1)에 표시하는 실리콘 래더 수지막이 형성되어 있다.
층간절연막이 이들의 막(실리콘계 절연막+실리콘 래더 수지막)으로 형성되므로, 층간절연막의 표면은 평탄하게 된다.
또 실리콘 래더 수지막 중에, UV흡수제가 첨가되어 있으므로, 하층배선이 알미늄배선등의 고반사막이라도, 자외선의 헐레이션에 의한 비어홀의 치수정도의 저하를 초래하지 않는다.
나아가서는 신뢰성이 높은 반도체장치가 된다.
이 발명의 제3의 국면에 따른 반도체장치의 제조방법에 의하면 실리콘계 절연막 표면의 요부에 식(1)에 표시한 실리콘래더를 매립하므로, 실리콘계 절연막(층간절연막)의 표면은 평탄해진다.
이 발명의 제4의 국면에 따른 반도체장치의 제조방법에 의하면 실리콘 래더 수지막과 실리콘계 절연막의 에칭속도가 같은 것을 이용해서, 두껍게 형성된 이들의 막을 에칭백한다.
그러므로 평면이 평탄한 층간절연막을 얻을 수 있다.
이 발명의 제5의 국면에 따른 반도체장치의 제조방법에 의하면 실리콘 래더 수지막 중에 UV흡수제가 첨가되어 있다.
따라서 실리콘 래더 수지막의 아래쪽에 알미늄배선층과 같은 고반사막이 존재해도, 비어홀을 형성시에 자외선의 헐레이션은 생기지 않는다.
이 결과 비어홀을 치수정도 좋게 형성할 수가 있다.
실시예
이하, 이 발명의 실시예를 도면에 따라 설명한다.
실시예 1
제1도는 이 발명의 한 실시예에 따른 제조방법의 순서의 각 공정에서의 반도체장치의 부분단면도이다.
제1도(a)를 참조해서, 소자(도시하지 않음)를 갖는 반도체기판(1)을 준비한다.
상기 반도체기판(1)상에 소자를 덮도록 하지절연막(2)을 형성한다.
하지절연막(2)상에 소자에 전기적으로 접속되는 하층배선층(알미늄)(6)을 요철패턴(30)으로 형성한다.
하층배선층(6)의 두께는 약 1㎛이다.
하층배선층(6)을 덮도록 실리콘산화막 등의 실리콘계 절연막(7)을 CVD법에 의해 퇴적한다.
본 실시예에서는 실리콘계 절연막(7)은, 층간절연막으로서 기능한다.
실리콘계 절연막(7)은, 요철패턴의 철부에서의 막두께 t1이 1㎛ 이상이 되도록 퇴적된다.
1㎛은, 하층배선층(6)과, 후에 형성되는 상층배선층을 절연분리하는데 필요한 막두께이다.
실리콘계 절연막(7)의 표면에는, 요철패턴(30)의 요부(30a)의 위치에 대응하는 위치에 요부(7a)가 존재해 있다.
제1도(b)를 참조해서, 실리콘계 절연막(7)의 표면의 요부중에서, 실리콘 래더 수지막(8)이 완전히 매립되도록 실리콘계 절연막(7)상에 실리콘 래더 수지막을 피복한다.
실리콘 래더 수지막(8)은, 아래 일반식(1) ;
(식중, R1은 페닐기 또는 저급알킬기이고, R1의 각각은 동종 또는 이종이고, R2는 수소원자 또는저급알킬기이고, R2의 각각은 동종 또는 이종이고, n은 20∼1000의 정수이다)로 표시되는 수지로 된다.
실리콘 래더 수지막은, 예를 들면, 폴리페닐실세스키옥산(PPSQ), 폴리페닐비닐실세스키옥산, 폴리페닐메틸실세스키옥산, 폴리메틸비닐실세스키옥산, 폴리메틸실세스키옥산, 폴리비닐실세스키옥산, 또는 폴리아릴실세스키옥산이 잘 사용된다.
식중, n가 20미만이면 성막성이 나쁘고, 또 n가 1000을 넘으면, 성막후의 웨트에칭성이 떨어진다.
실리콘 래더 수지막(8)은, 실리콘계 절연막(7)의 요부(7a)에서 2㎛이상의 두께가 되도록 실리콘계 절연막(7)상에 형성된다.
다음으로, 실리콘 래더 수지막(8)을, 250℃ 전후의 온도에서 큐어(cure) 한다.
이 큐어처리에 의해 실리콘 래더 수지막(8)의 표면은 평탄화된다.
제1도 (b) 및 (c)를 참조해서, 실리콘 래더수지막(8)을, 이 실리콘 래더 수지막(8)이 실리콘계 절연막(7)의 요부(7a)에 남도록, 또 실리콘계 절연막(7)의 철부(7b)에서 실리콘 래더 수지막이 없어질 때까지, 이방성에칭에 의해 에치백한다.
이로서 실리콘계 절연막(7)의 표면은 평탄화된다.
제1도 (d)를 참조해서, 실리콘계 절연막(7) 중에 비어홀(7c)을 형성한다.
다음에 실리콘계 절연막(7) 상에, 비어홀(7c)을 통해서, 하층배선층(6)에 전기적으로 접속되는 상층배선층(22)을 형성한다.
이 실시예에 의하면 층간절연막으로서 실리콘계 절연막(7)의 표면이 평탄화되어 있으므로, 상층 알미늄배선(22)의 가공정도가 향상된다.
또, 상기 실시예에서는 하층 배선으로 알미늄배선을 사용하는 경우를 예시했으나, 이 발명은 이에 한하는 것이 아니고, 폴리실리콘 배선, 고융점금속배선을 사용해도 된다.
또, 상기 실시예에서는 실리콘계 절연막의 예로서 실로콘 산화막을 예시했으나 이 발명은 이에 한하는 것이 아니고 실리콘질화막, 실리콘산질화막이라도 무관하다.
실시예 2
실시예 1에서는, 실리콘 래더 수지막의 에치백에 이방성드라이에칭을 사용한 경우를 예시하였으나, 이 발명은 이에 한하는 것은 아니고, 실리콘 래더 수지막(8)을 2㎛의 막두께 이상으로 도포하고, 다음에 250℃이하의 온도로 큐어한 후, 계속해서 아니솔(Anisol)계, 톨루엔계, 크실렌계 또는 테트라히드로프란계의 유기용제를 습식에칭법에 의해서 에치백을 하여도 된다.
습식에칭의 경우에는, 에치백을 하기 전의 실리콘래더수지막의 큐어온도가 중요하다.
표1은, 유기용제에 아니솔/크실렌 혼합용제를 사용해서, 여러 온도에서 큐어한 실리콘 래더 수지막을 에칭하였을 때의 결과를 표시한다.
에치백되는 실리콘 래더 수지막엔, 250℃, 300℃ 또는 350℃의 온도에서 큐어된 수지막(PPSQ)이 사용되었다.
표1 중에서 예를 들면 10㎛/min로 표시된 값은, 에칭레이트를 표시한다.
아니솔/ 크실렌혼합용제에는, 아니솔과 크실렌의 비율이 1:2의 것과 1:3의 것이 사용되었다.
표1로부터 명백한 바와 같이, 큐어온다과 높아지면 에칭레이트 늦게 되고, 큐어온도가 350℃가 되면 에칭레이트는 0㎛/min이 되는 것을 알았다.
따라서, 실리콘 래더 수지막의 큐어온도는, 350℃이하 더 좋기는 250℃ 이하이다.
실시예 3
제2도는 이 발명의 또다른 실시예에 따른 제조방법의 순서의 각 공정에서의 반도체장치의 부분단면도이다.
제2도 (a)를 참조해서, 소자(도시않음)를 갖는 반도체기판(1)을 준비한다.
소자를 덮도록, 반도체기판(1) 상에 하지절연막(2)을 형성한다.
하지절연막(2) 상에, 소자에 전기적으로 접속되는 알미늄배선인 하층배선층(6)을 요철패턴(30)으로 형성한다.
하층배선층(6)의 요철패턴(30)을 덮도록 하지절연막(2)상에 실리콘 산화막인 하층의 층간절연막(3)을 CVD법에 의해 퇴적한다.
하층의 층간절연막(3)의 표면의 요부를 메우도록 SOG막(4)을 바른다.
그후 실리콘 산화막인 상층의 층간절연막(5)을 CVD법에 의해 퇴적한다.
상층의 층간절연막(5)은, 요철패턴(30)의 철(凸)부에서 하층배선층(6)과 후에 형성되는 상층배선을 절연분리하는데 필요한 높이 h(하층배선층(6)의 높이가 1㎛일 때 1㎛) 이상으로 한다.
또 상층의 층간절연막(5)은 요철패턴(30)의 요부에서 2㎛ 이상의 높이 h로 된다.
막두께라는 표현 대신에 높이라는 표현을 쓴 것은, 하층의 층간절연막(3) 및 SOG막(4)도, 상층배선과 하층배선을 절연분리하는 층간절연막으로서 가능하기 때문이다.
제2도 (b)를 참조해서 상층의 층나절연막(5)의 표면의 요부를 메꾸도록, 식(1)에서 표시하는 실리콘 래더 수지막(8)을 상층 층간절연막(5) 위에 피복한다.
실리콘 래더 수지막(8)을, 250℃ 전후의 온도로 큐어한다.
이 큐어에 의해 실리콘 래더 수지막(8)의 표면은 평탄화된다.
제2도 (b), (c), (d)를 참조해서 이방성드라이에칭(CHF3+O를 사용하는 플라스마에칭)법에 의해 에치백을 한다.
에치백은, 상층의 층간절연막(5)의 높이 h이, 하층배선층(6)과 후에 형성되는 상층배선층을 절연분리하기 위해 최저로 필요한 막두께, 즉 1㎛가 될 때까지 진행된다.
실리콘 래더 수지막(8)과 상층의 층간절연막(5)의 에칭속도는 같으므로, 에치백후의 상층층간절연막(5)의 표면은 평탄해진다.
제2도 (e)를 참조해서, 층간절연막인 실리콘계 절연막(3,4,5) 중에, 하층배선층(6)의 표면의 일부를 노출시키기 위해 비어홀(31)을 형성한다.
실리콘계절연막(3,4,5)상에, 하층배선층(6)에 전기적으로 접속되는 상층배선층(22)을 형성한다.
층간절연막의 표면이 평탄화되어 있으므로, 상층배선층(22)의 가공정도는 향상한다.
실시예 4와 실시예 5
실시예 4와5는, 층간절연막의 일부 또는 전부에 실리콘 래더 수지막을 사용하는 경우의 실시예로서, 종래기술에 있어서 이하에 기술하는 문제점을 해결하기 위해 된 것이다.
제3도는, 비어홀을 형성할 때의 종래의 문제점을 설명하기 위한, 반도체장치의 부분단면도이다.
제3도를 참조해서 하지절연막(2)상에, 하층알미늄배선층(6)이 형성되어 있다.
하층알미늄배선층(6)을 덮도록, 하지절연막(2)상에 하층층간절연막(3)이 형성되어 있다.
하층층간절연막(3)의 요부를 메우도록 SOG막(4)이 설치되어 있다.
SOG막(4)상에 상층층간절연막(5)이 설치되어 있다.
상층층간절연막(5) 상에, 포지형 감광성레지스트(32)가 설치되어 있다.
33은 포토마스크이다.
제3도에서는, 층간절연막(3,4,5) 중에 비어홀을 형성하기 위해 필요한 개구부가 포지형 감광성 레지스트(32) 중에 형성하는 모양이 그려져 있다.
종래의 경우, 포토마스크(33)를 통해, 포지형 감광성 레지스트(32)에 입사한 자외선(34)은, 층간절연막(3,4,5)을 통과해서 고반사막인 하층알미늄배선층(6)에 비추어져 반사된다.
이 반사현상은, 자외선의 헐레이션이라 불리는 것이다.
이 자외선의 헐레이션의 영향을 받아서, 직경 ψ의 개구부를 얻으려고 하면, ψ보다도 큰 직경 ψ의 개구부가 얻어지고 나아가서는 비어홀의 완성치수의 저하를 초래한다는 문제점이 있었다.
실시예 4와 5는 이와 같은 문제점을 해결하기 위해 된 것이다.
실시예 4
실시예 4는, 층간절연막 전부에 실리콘 래더 수지막을 사용했을 때의 실시예이다.
제4도는, 실시예 4에 관한 반도체장치의 제조방법의 순서에 따른 각공정에서의 반도체장치의 부분단면도이다.
제4도는 (a)를 참조해서 반도체소자(도시않음)가 형성된 실리콘기판(또는 실리콘계 하지절연막)(40)상에 스패터링 또는 RTP프로세스에 의해 티탄나이트라이트로 된 베리어메탈층(41)을 퇴적한다.
베리어메탈층(41)은 다음에 형성되는 A1-Si-Cu 합금막(42)의 Si가 실리콘기판(1)의 표면에 석출하는 것을 방지하기 위해 형성된다.
베리어메탈층(41) 상에, 스패터링에 의해, A1-Si-Cu 합금막(42)을 퇴적한다.
다음에, 베리어메탈층(41)과 A1-Si-Cu 합금막(42)을, 포토리소그래피 기술에 의해 패터닝한다.
제4도 (b)를 참조해서, A1-Si-Cu 합금막(42)을 덮도록 실리콘기판(1) 상에 층간절연막(43)을 형성한다.
층간절연막(43)에는, UV흡수제가 20∼120중량% 첨가된, 하기 구조식을 갖는 실리콘 래더 수지가 사용되었다.
UV흡수제의 함량이 20중량% 이하이면 자외선의 투과율을 저감시키는 능력이 저하할뿐 아니라, UV흡수제의 함량이 120중량%를 넘으면, 도포시에 막두께가 균일하게 되지 않는다.
(식중, R1은 페닐기 또는 저급알킬기이고, R1의 각각은 동종 또는 이종이고, R2는 수소원자 또는 저급알킬기이고, R2의 각각은 동종 또는 이종이고, n은 20∼1000의 정수이다)
UV 흡수제에는, CROMOPHTAL-Scarlet-R, CROMOPHTAL-Scarlet-R, CROMOPHTAL-RED-G, CROMOPHTAL-Scarlet-BR, CROMOPHTAL-Yellow-A2R, CROMOPHTAL-Orange-2G, CROMOPHTAL-Orange-4R, CROMOPHTAL-Brown-5R, CROMOPHTAL-Yellow-3G, CROMOPHTAL-Yellow-GR, IRGAZIN-Yellow-2RLT, IRGAZIN-Yellow-3RLTN, IRGAZIN-Yellow-2GLT, IRGAZIN-Yellow-2GLTS, CROMOPHTAL-Yellow-8G, CROMOPHTAL-Yellow-6G 같은 안료 또는 PC-Red-212P, PC-Yellow-2P 같은 염료가 잘 사용된다.
층간절연막(43)을 250℃ 전후의 온도로 큐어하고, 이로서 그 평면을 평탄화한다.
제4도 (c)를 참조해서, 층간절연막(43) 상에 포지형의 포토레지스트막(44)을 형성한다. 제4도 (c)와 (d)를 참조해서 마스크(33)를 사용하는 포토리소그래피 기술에 의해, 포지형 감광성 레지스트(44) 중에, 비어홀을 형성하기 위해 필요한 개구부(44a)를 형성한다.
제4도 (d)와 (e)를 참조해서, 포지형 포토레지스트(44)의 패턴을 마스크로 해서 층간절연막(43)을 불산수용액에 의한 습식에칭과 CHF3와 O2를 주성분개스로 한 반응성 이온에칭을 조합해서 선택적으로 에칭한다.
이 선택적 에칭에 의해, 층간절연막(43) 층에, A1-Si-Cu 합금막(42)의 표면에 일부를 노출시키기 위한 비어홀(45)이 형성된다.
그후 잔류해 있는 포토레지스트, 층간절연막(43)의 에칭시에 생긴 반응생성물을, 유기알카리를 사용한 습식화학처리 및 수세에 의해 제거한다.
제4도 (e)를 참조해서, 상기 에칭시에, A1-Si-Cu 합금막(42)의 표면에는 CHF3및 O2개스의 플러즈머에 노출됨으로서 A1의 변질층이 생겨있다.
이 A1의 변질층을 제거하기 위해, A1-Si-Cu 합금막(42)의 표면을 Ar이온에 의해, 스패터애칭한다.
제4도 (f)를 참조해서, 비어홀(45)을 메꾸도록 층간절연막(43)상에 스패터링에 의해 A1-Si-Cu 합금막(46)을 퇴적한다.
제4도 (g)를 참조해서, A1-Si-Cu 합금막(46)상에, 포토레지스트막을 형성하고(도시않음), 이것을 포토리소그래피기술에 의해 패터닝한다.
얻어진 레지스트 패턴을 마스크로 해서, A1-Si-Cu 합금막(46)을, 예를 들어 프러즈마에칭에 의해 패터닝한다.
그후 포토레지스트막을 제거하면 상층배선층인, A1-Si-Cu 합금막(46)의 패턴이 형성된다. 그후 실리콘기판(400)을 400∼450℃에서 열처리한다.
이 열처리에 의해, 비어홀(45)에서 하층배선층인 A1-Si-Cu 합금막(42)과 상층배선층A1-Si-Cu 합금막(46)이 전기적으로 접속된다.
그후 실리콘기판(40) 상에, CVD법에 의해 패시베이션막(47)을 퇴적한다.
이 실시예에 의하면, 제4도 (C)를 참조해서, 층간절연막(43)인 실리콘 래더 수지막 중에 UV흡수제가 첨가되어 있으므로 포지형 포토레지스트(44)를 통과한 자외선(34)은 층간절연막(43) 중의 UV흡수제에 흡소되고 고반사막인, A1-Si-Cu 합금막(42)까지는 도달하지 않는다.
따라서, 자외선의 헐레이션은 효율이 좋게 방지된다.
나아가서는 제4도 (d)를 참조해서 포지형 포토레지스트(44) 중에는 포토마스크(33)의 개구부의 직경과 같은 직경의 개구부(44a)가 얻어진다.
나아가서는 제4도 (e)를 참조해서 치수정도가 높은 비어홀(45)이 얻어진다.
실시예 5
제5도는, 층간절연막의 일부에 UV흡수제를 포함하는 실리콘 래더 수지막을 사용했을 때의 실시예이다.
제5도 (a)를 참조해서, 실리콘기판(40) 상에, 베리어메탈층(41)을 개재시켜서 A1-Si-Cu 합금막(42)(하층배선층)을 형성한다.
A1-Si-Cu 합금막(42)을 덮도록 실리콘 산화막인 하층층간절연막(47)을 형성한다.
하층층간절연막(47)의 표면의 요부를 덮도록, 상술한 UV흡수제를 첨가한 실리콘 래더 수지막(48)을 피복한다.
이때 A1-Si-Cu 합금막(42) 상방의 위치에도, 실리콘 래더 수지막(48)이 남도록 실리콘 래더 수지막(48)을 도포하는 것이 중요하다.
실리콘 래더 수지막(48) 상에, 실리콘 산화막인 상층층간절연막(49)을 형성한다.
제5도 (b)를 참조해서 상층층간절연막(49)의 상부에 레지스트(44)를 형성한다.
제5도 (b)와 (c)를 참조해서, 포토마스크(33)를 사용하는 리소그래피에 의해 포토레지스트(44) 중에 비어홀을 형성하기 위해 필요한 개구부(44a)를 형성한다.
제5도 (c)와 (d)를 참조해서 개구부(44a)를 갖는 포토레지스트(44)를 마스크로 사용해서, 층간절연막(47, 48, 49)을 에칭하고, A1-Si-Cu 합금막(42)의 표면에 일부를 노출시키기 위한 비어홀(50)을 형성한다.
그후, 포토레지스트(44)를 제거한다.
제5도 (e)를 참조해서 상층층간절연막(49)상에 비어홀(50)을 통해서 A1-Si-Cu 합금막(42)에 전기적으로 접속되는 상층알미늄배선층(51)을 형성한다.
제5도 (f)를 참조해서, 상층알미늄배선층(51)을 패터닝한 후, 상층알미늄배선층(51)을 덮도록 상층층간절연막(49) 위에 패시베이션막(52)을 형성한다.
이 실시예에 의하면, 제5도 (b)를 참조해서, 포토레지스트(44)를 행해 조사된 자외선(34)은, 포토레지스트(44)와 상층층간절연막(49)을 통과하고, UV흡수제를 포함하는 실리콘 래더 수지막(48)에 닿는다.
이때 자외선(34)은 실리콘 래더 수지막(48) 중에 포함되어 있는 UV흡수제에 흡수되고, A1-Si-Cu 합금막(42)에 도달치 않는다.
따라서 자외선의 헐레이션은 방지되고, 나아가서는 비어홀의 직경의 치수정도는 저하하지 않는다.
이 결과, 신뢰성이 높은 반도체장치가 얻어진다는 효과를 나타낸다.
이상 설명한 바와 같이, 이 발명에 관한 반도체장치에 의하면 하층배선과 이 하층배선상에 형성된 상층배선을 절연분리하는 층간절연막의 표면이 평탄화되어 있으므로, 가공정도가 높은 상층배선층이 얻어진다.
또, 나아가 신뢰성이 높은 반도체장치가 된다. 또 이발명에 관한 반도체장치의 제조방법에 의하면, 표면이 평탄화된 층간절연막이 얻어지므로, 상층배선층을 정도좋게 형성할 수가 있다.
나아가 신뢰성이 높은 반도체장치가 얻어진다는 효과가 있다.

Claims (5)

  1. 하층배선과 이 하층배선상에 형성되는 상층배선을 절연분리하는 층간절연막을 포함하는 반도체장치로서, 소자를 갖는 반도체기판과, 상기 반도체기판상에 요철패턴으로 설치되고, 상기 소자에 전기적으로 접속된 하층배선층과, 상기 하층배선층을 덮도록 상기 반도체기판상에 설치된 실리콘계 절연막과, 상기 실리콘계 절연막의 표면에는 상기 요철패턴의 요부의 위치에 대응하는 부분에 요부가 존재해 있고, 상기 실리콘계 절연막 표면의 상기 요부중에 매립되고, 상기 실리콘계 절연막의 표면을 평탄화하기 위한 실리콘 래더 수지막과 상기 실리콘계 절연막 중에 설치되고 상기 하층배선표면의 일부를 노출시키기 위한 비어홀과, 상기 실리콘계 절연막에 설치되고, 상기 비어홀을 통해서 상기 하층배선층에 전기적으로 접속되는 상층배선층을 구비하고, 상기 실리콘 래더 수지막은 하기 일반구조식을 갖는 반도체장치.
    (식중, R1은 페닐기 또는 저급알킬기이고, R1의 각각은 동종 또는 이종이고, R2는 수소원자 또는 저급알킬기이고, R2의 각각은 동종 또는 이종이고, n은 20∼1000의 정수이다)
  2. 하층배선과 이 하층배선상에 형성되는 상층배선을 절연분리하는 층간절연막을 포함하는 반도체장치로서, 소자를 갖는 반도체기판과, 상기 반도체기판상에 설치되어 상기 소자에 전기적으로 접속된 하층배선층과, 상기 하층배선층을 덮도록 상기 반도체기판상에 설치된 실리콘계 절연막과, 상기 실리콘계 절연막을 덮도록 설치되고 또, UV흡수제가 첨가된 상기 실리콘계 절연막의 표면을 평탄화시키기 위한 실리콘래더수지막과 상기 실리콘래더 수지막 및 상기 실리콘계 절연막 중에 관통해서 설치되고, 상기 비어홀을 통해서 상기 하층배선층에 전기적으로 접속되는 상층배선층을 구비하고, 상기 실리콘 래더 수지막은 하기 일반구조식을 갖는 반도체장치.
    (식중, R1은 페닐기 또는 저급알킬기이고, R1의 각각은 동종 또는 이종이고, R2는 수소원자 또는 저급알킬기이고, R2의 각각은 동종 또는 이종이고, n은 20∼1000의 정수이다)
  3. 하층배선과 이 하층배선상에 형성되는 상층배선을 절연분리하는 층간절연막을 포함하고, 상기 층간절연막중에는 상기 하층배선과 상기 상층배선을 접속하기 위한 비어홀이 설치되어 있는 반도체장치의 제조방법으로서, 소자를 갖는 반도체기판을 준비하는 공정과, 상기 반도체기판상에 상기 소자에 전기적으로 접속되는 하층배선층을 요철패턴으로 형성하는 공정과, 상기 하층배선층을 덮도록 상기 반도체기판상에 실리콘계 절연막을 형성하는 공정과 상기 실리콘계 절연막의 표면에는, 상기 요철패턴의 요부의 위치에 대응하는 부분에 요부가 존재해 있고, 적어도 상기 실리콘계 절연막 표면의 상기 요부중에서 실리콘 래더 수지막이 완전히 매립되도록 상기 실리콘계 절연막에 실리콘 래더 수지막을 피복하는 공정과, 상기 실리콘 래더 수지막을 이 실리콘 래더 수지막이 상기 실리콘계 절연막 표면의 상기 요부에 남도록, 상기 실리콘 래더 수지막을 에치백하고, 이로인해 상기 실리콘계 절연막의 표면을 평탄화하는 공정과, 상기 실리콘계 절연막 중에 상기 비어홀을 형성하는 공정과, 상기 실리콘계 절연막 상에, 상기 비어홀을 통해서 상기 하층배선층에 전기적으로 접속되는 상층배선층을 형성하는 공정을 구비하고, 상기 실리콘 래더 수지막은 하기 일반식을 갖는 반도체장치의 제조방법.
    (식중, R1은 페닐기 또는 저급알킬기이고, R1의 각각은 동종 또는 이종이고, R2는 수소원자 또는 저급알킬기이고, R2의 각각은 동종 또는 이종이고, n은 20∼1000의 정수이다)
  4. 하층배선과, 이 하층배선상에 형성된 상층배선을 절연분리하는 층간절연막을 포함하는 반도체장치의 제조방법으로서, 소자를 갖는 반도체기판을 준비하는 공정과, 상기 반도체기판상에 상기 소자에 전기적으로 접속되는 하층배선층을 요철패턴으로 형성하는 공정과, 상기 하층배선층을 덮도록 상기 반도체기판상에 실리콘계 절연막을 형성하는 공정과, 상기 실리콘계 절연막은 적어도 상기 요철패턴의 철부에서 상기 하층배선과, 상기 상층배선을 절연분리하기 위해 필요한 막두께 이상이 되도록 충분히 두껍게 형성되어 있고 상기 실리콘계 절연막 표면에는, 상기 요철패턴의 요부위치에 대응하는 위치에 요부가 존재해 있고, 적어도 상기 실리콘계 절연막 표면의 상기 요부중에서 실리콘 래더 수지막이 완전히 매립되도록 상기 실리콘계 절연막상에 실리콘 래더수지막을 피복하는 공정과, 상기 요철패턴의 철부에 있어서 상기 실리콘계 절연막의 막두께가 상기 하층배선과 상기 상층배선을 절연분리하기 위해 필요한 막두께 이하가 되지 않을 정도까지 상기 실리콘 래더 수지막을 에치백하고, 다시 상기 실리콘계 절연막을 에치백하고, 이로 인해 표면이 평탄화된 실리콘계 절연막을 형성하는 공정과, 상기 실리콘계 절연막중에 상기 하층배선층표면의 일부를 노출시키기 위한 비어홀을 형성하는 공정과, 상기 실리콘계 절연막상에 상기 하층배선층과 전기적으로 접속되는 상층배선층을 형성하는 공정을 구비하고, 상기 실리콘 래더 수지막은, 하기 일빈구조식을 갖는, 반도체장치의 제조방법.
    (식중, R1은 페닐기 또는 저급알킬기이고, R1의 각각은 동종 또는 이종이고, R2는 수소원자 또는 저급알킬기이고, R2의 각각은 동종 또는 이종이고, n은 20∼1000의 정수이다)
  5. 하층배선과 이 하층배선상에 형성된 상층배선을 절연분리하는 층간절연막을 포함하고, 상기 층간절연막중에는 상기 하층배선과 상기 상층배선을 접속하기 위한 비어홀이 설치되어 있는 반도체장치의 제조방법으로서, 소자를 갖는 반도체기판을 준비하는 공정과, 상기 반도체기판상에 상기 소자에 전기적으로 접속되는 하층배선층을 형성하는 공정과, 상기 하층배선층을 덮도록 상기 반도체기판상에 실리콘계 절연막을 형성하는 공정과, 상기 실리콘계 절연막 표면을 평탄화시키기 위해 상기 실리콘계 절연막을 덮도록 UV흡수제를 포함한 살리콘 래더 수지막을 형성하는 공정과, 상기 실리콘 래더 수지막상에 감광성 레지스트를 형성하는 공정과, 상기 감광성 레지스트중에 상기 비어홀을 형성하기 위해 필요한 개구부를 형성할 수 있도록 상기 감광성 레지스트에 자외선을 선택적으로 조사하는 공정과, 상기 감광성 레지스트를 현상하고, 이로 인해 상기 감광성 레지스트중에 상기 개구부를 형성하는 공정과, 상기 개구부가 설치된 상기 감광성 레지스트를 마스크로 해서 상기 실리콘 래더 수지막 및 상기 실리콘계 절연막을 에칭해 이로 인해 상기 실리콘 래더 수지막 및 상기 실리콘계 절연막을 관통하는 상기 비어홀을 형성하는 공정과, 상기 실리콘 래더 수지막 상에, 상기 비어홀을 통해서 상기 하층배선층에 전기적으로 접속되는 상층배선층을 형성하는 공정을 구비하고, 상기 실리콘 래더 수지막은 하기 일반식을 갖는 반도체장치의 제조방법.
    (식중, R1은 페닐기 또는 저급알킬기이고, R1의 각각은 동종 또는 이종이고, R2는 수소원자 또는 저급알킬기이고, R2의 각각은 동종 또는 이종이고, n은 20∼1000의 정수이다)
KR1019920025989A 1992-01-16 1992-12-29 반도체장치 및 그 제조방법 KR960011464B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP4005928A JPH05190684A (ja) 1992-01-16 1992-01-16 半導体装置およびその製造方法
JP92-005928 1992-01-16

Publications (2)

Publication Number Publication Date
KR930020559A KR930020559A (ko) 1993-10-20
KR960011464B1 true KR960011464B1 (ko) 1996-08-22

Family

ID=11624558

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920025989A KR960011464B1 (ko) 1992-01-16 1992-12-29 반도체장치 및 그 제조방법

Country Status (4)

Country Link
US (1) US5306947A (ko)
JP (1) JPH05190684A (ko)
KR (1) KR960011464B1 (ko)
DE (1) DE4300355C2 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0799271A (ja) * 1993-06-16 1995-04-11 Mitsubishi Electric Corp 半導体装置
JP3068378B2 (ja) * 1993-08-03 2000-07-24 日本電気アイシーマイコンシステム株式会社 半導体記憶装置
JP3214186B2 (ja) * 1993-10-07 2001-10-02 三菱電機株式会社 半導体装置の製造方法
JP3244367B2 (ja) * 1993-11-08 2002-01-07 三菱電機株式会社 半導体装置およびその製造方法
KR100372995B1 (ko) * 1994-05-24 2003-03-31 히다치 가세고교 가부시끼가이샤 반도체기판위에목적하는패턴의수지막을형성하는방법,반도체칩,반도체패키지,및레지스트상박리액
CA2157257C (en) * 1994-09-12 1999-08-10 Kazuhiko Endo Semiconductor device with amorphous carbon layer and method of fabricating the same
US5600151A (en) * 1995-02-13 1997-02-04 Mitsubishi Denki Kabushiki Kaisha Semiconductor device comprising a semiconductor substrate, an element formed thereon, and a stress-buffering film made of a silicone ladder resin
JP3094909B2 (ja) * 1996-04-19 2000-10-03 日本電気株式会社 半導体装置の製造方法
JPH1032244A (ja) * 1996-07-16 1998-02-03 Nec Corp 半導体装置及びその製造方法
US6133139A (en) * 1997-10-08 2000-10-17 International Business Machines Corporation Self-aligned composite insulator with sub-half-micron multilevel high density electrical interconnections and process thereof
TW354417B (en) * 1997-10-18 1999-03-11 United Microelectronics Corp A method for forming a planarized dielectric layer
US6962727B2 (en) * 1998-03-20 2005-11-08 Honeywell International Inc. Organosiloxanes
KR100268459B1 (ko) * 1998-05-07 2000-10-16 윤종용 반도체 장치의 콘택 플러그 형성 방법
US6387797B1 (en) * 1999-01-20 2002-05-14 Philips Electronics No. America Corp. Method for reducing the capacitance between interconnects by forming voids in dielectric material
TW410430B (en) * 1999-05-26 2000-11-01 Taiwan Semiconductor Mfg Planarization of inter metal dielectric layer
KR100602131B1 (ko) * 2004-12-30 2006-07-19 동부일렉트로닉스 주식회사 반도체 소자 및 그의 제조방법
DE102010001400B4 (de) * 2010-01-29 2019-12-05 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG SOI-Halbleiterbauelement mit reduzierter Topographie über einem Substratfensterbereich
US9716035B2 (en) * 2014-06-20 2017-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Combination interconnect structure and methods of forming same
KR102241846B1 (ko) * 2014-07-16 2021-04-20 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4001870A (en) * 1972-08-18 1977-01-04 Hitachi, Ltd. Isolating protective film for semiconductor devices and method for making the same
EP0021818B1 (en) * 1979-06-21 1983-10-05 Fujitsu Limited Improved electronic device having multilayer wiring structure
JPS5850417B2 (ja) * 1979-07-31 1983-11-10 富士通株式会社 半導体装置の製造方法
JPS601846A (ja) * 1983-06-18 1985-01-08 Toshiba Corp 多層配線構造の半導体装置とその製造方法
US4523372A (en) * 1984-05-07 1985-06-18 Motorola, Inc. Process for fabricating semiconductor device
JPH01138734A (ja) * 1987-11-25 1989-05-31 Mitsubishi Electric Corp 複導電体層を有する半導体装置およびその製造方法
JPH01212439A (ja) * 1988-02-19 1989-08-25 Nippon Telegr & Teleph Corp <Ntt> 層間膜の加工法
JP2606315B2 (ja) * 1988-09-08 1997-04-30 日本電気株式会社 半導体装置の製造方法
JPH02277255A (ja) * 1989-04-18 1990-11-13 Mitsubishi Electric Corp 半導体装置
JPH03272131A (ja) * 1990-03-22 1991-12-03 Oki Electric Ind Co Ltd 半導体素子の製造方法

Also Published As

Publication number Publication date
US5306947A (en) 1994-04-26
DE4300355A1 (ko) 1993-07-22
DE4300355C2 (de) 1995-06-14
JPH05190684A (ja) 1993-07-30
KR930020559A (ko) 1993-10-20

Similar Documents

Publication Publication Date Title
KR960011464B1 (ko) 반도체장치 및 그 제조방법
US6319821B1 (en) Dual damascene approach for small geometry dimension
US6103456A (en) Prevention of photoresist poisoning from dielectric antireflective coating in semiconductor fabrication
US7256136B2 (en) Self-patterning of photo-active dielectric materials for interconnect isolation
JP2661652B2 (ja) 通気性耐エッチング層を有する集積回路装置及び製造方法
US6184142B1 (en) Process for low k organic dielectric film etch
EP0230615A2 (en) Silicon-containing polyimides as oxygen etch stop and dual dielectric coatings
JP2000068267A (ja) 半導体デバイス、半導体基板上にパタ―ン化された導電性層を作成する方法、半導体製造におけるウェハ―基板の処理方法及び処理された製品
US20040087164A1 (en) Scum solution for chemically amplified resist patterning in cu/low k dual damascene
JP2000150644A (ja) 半導体デバイスの製造方法
KR100333382B1 (ko) 반도체 장치의 다층금속배선 형성방법
JP4058327B2 (ja) 半導体装置の製造方法
US7253112B2 (en) Dual damascene process
US6156460A (en) Photo-mask and method of fabricating the same
US20040038520A1 (en) Method of manufacturing semiconductor device
US6693355B1 (en) Method of manufacturing a semiconductor device with an air gap formed using a photosensitive material
US20080070415A1 (en) Method for burying resist and method for manufacturing semiconductor device
US6660645B1 (en) Process for etching an organic dielectric using a silyated photoresist mask
JP2849286B2 (ja) 半導体装置の製造方法
US20040248419A1 (en) Method of manufacturing semiconductor device
KR100776165B1 (ko) 듀얼다마신 구조를 가지는 반도체 소자의 제조방법
KR100214848B1 (ko) 반도체 소자의 금속배선 형성방법
KR100202188B1 (ko) 반도체장치의 제조방법
KR100382615B1 (ko) 비아홀 형성 방법
KR100571406B1 (ko) 반도체 소자의 금속배선 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20000816

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee