JPH1032244A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1032244A JPH1032244A JP8185830A JP18583096A JPH1032244A JP H1032244 A JPH1032244 A JP H1032244A JP 8185830 A JP8185830 A JP 8185830A JP 18583096 A JP18583096 A JP 18583096A JP H1032244 A JPH1032244 A JP H1032244A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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-
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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-
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Abstract
(57)【要約】
【課題】ＳＯＧ膜を含んでなる層間絶縁膜に設けられた
コンタクト孔のアスペクト比を低減し、上層配線の加工
性を良好にし，上層配線と下層配線との間のコンタクト
抵抗の上昇を抑制する。 【解決手段】配線層１０４を覆う層間絶縁膜１１２，Ｓ
ＯＧ膜１１３を形成し、配線層１０４の上面が露出する
までＳＯＧ膜１１３および層間絶縁膜１１２をエッチバ
ックして層間絶縁膜１１２ａ，ＳＯＧ膜１１３ａを残置
する。
コンタクト孔のアスペクト比を低減し、上層配線の加工
性を良好にし，上層配線と下層配線との間のコンタクト
抵抗の上昇を抑制する。 【解決手段】配線層１０４を覆う層間絶縁膜１１２，Ｓ
ＯＧ膜１１３を形成し、配線層１０４の上面が露出する
までＳＯＧ膜１１３および層間絶縁膜１１２をエッチバ
ックして層間絶縁膜１１２ａ，ＳＯＧ膜１１３ａを残置
する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特に層間絶縁膜とＳＯＧ膜との積層膜
のエッチバックによる平坦化技術を採用してなる半導体
装置とその製造方法とに関する。
製造方法に関し、特に層間絶縁膜とＳＯＧ膜との積層膜
のエッチバックによる平坦化技術を採用してなる半導体
装置とその製造方法とに関する。
【０００２】
【従来の技術】半導体装置は年々高集積化が進んでい
る。高集積化を実現するために配線間隔は狭くなり、段
差のある下地の上にこのように配線間隔の狭い配線層が
形成されると、段差のある部分でエッチング残りが生じ
て短絡不良が発生しやすくなる。そのため、ＣＶＤによ
る絶縁膜を形成し，ＳＯＧ膜を形成した後、全面エッチ
バックを行なって下地の段差，凹凸を緩和する平坦化技
術（ここで言う「平坦化」とは、必ずしも「平面にす
る」という意味ではない）が用いられている。別の平坦
化技術として、燐（Ｐ），ボロン（Ｂ）を含んだＢＰＳ
Ｇ膜を成膜した後に８００℃以上の高温熱処理によるリ
フローを行なう方法もあるが、配線層がアルミのようは
融点の低い金属を含んでなる場合にはこの方法は不適当
である。
る。高集積化を実現するために配線間隔は狭くなり、段
差のある下地の上にこのように配線間隔の狭い配線層が
形成されると、段差のある部分でエッチング残りが生じ
て短絡不良が発生しやすくなる。そのため、ＣＶＤによ
る絶縁膜を形成し，ＳＯＧ膜を形成した後、全面エッチ
バックを行なって下地の段差，凹凸を緩和する平坦化技
術（ここで言う「平坦化」とは、必ずしも「平面にす
る」という意味ではない）が用いられている。別の平坦
化技術として、燐（Ｐ），ボロン（Ｂ）を含んだＢＰＳ
Ｇ膜を成膜した後に８００℃以上の高温熱処理によるリ
フローを行なう方法もあるが、配線層がアルミのようは
融点の低い金属を含んでなる場合にはこの方法は不適当
である。
【０００３】半導体装置の断面図である図４を参照し
て、特開昭６４−４７０５３号公報に記載された従来の
技術の一例（第１の従来例と記す）について説明する。
半導体基板３０１上に設けられた（下層）配線層３０４
の側面および上面は第１の層間絶縁膜３１２により覆わ
れ、配線層３０４の形状を反映して第１の層間絶縁膜３
１２に形成された窪みを埋めるような姿態を有してＳＯ
Ｇ膜３１３が設けられている。第１の層間絶縁膜３１２
およびＳＯＧ膜３１３は、第２の層間絶縁膜３２２によ
り直接に覆われている。第２の層間絶縁膜３２２および
第１の層間絶縁膜３１２を貫通して配線層３０４に達す
るコンタクト孔が設けられ、第２の層間絶縁膜３２２上
に設けられ上層配線層（図示せず）は、このコンタクト
孔を介して配線層３０４に直接に接続されている。
て、特開昭６４−４７０５３号公報に記載された従来の
技術の一例（第１の従来例と記す）について説明する。
半導体基板３０１上に設けられた（下層）配線層３０４
の側面および上面は第１の層間絶縁膜３１２により覆わ
れ、配線層３０４の形状を反映して第１の層間絶縁膜３
１２に形成された窪みを埋めるような姿態を有してＳＯ
Ｇ膜３１３が設けられている。第１の層間絶縁膜３１２
およびＳＯＧ膜３１３は、第２の層間絶縁膜３２２によ
り直接に覆われている。第２の層間絶縁膜３２２および
第１の層間絶縁膜３１２を貫通して配線層３０４に達す
るコンタクト孔が設けられ、第２の層間絶縁膜３２２上
に設けられ上層配線層（図示せず）は、このコンタクト
孔を介して配線層３０４に直接に接続されている。
【０００４】上記第１の従来例の半導体装置の製造方法
は、次のとおりである。半導体基板３０１上に配線層３
０４が形成される。半導体基板３０１の表面と配線層３
０４の側面および上面とを覆う第１の層間絶縁膜３１２
がＣＶＤにより全面に形成される。回転塗布等によりＳ
ＯＧ膜が形成される。次に、ＳＯＧ膜に対するエッチン
グ速度の方が層間絶縁膜３１２に対するエッチング速度
より高いエッチングにより配線層３０４直上の部分の層
間絶縁膜３１２の上面が露出するまでエッチバックが行
なわれ、層間絶縁膜３１２に形成された窪みを埋める姿
態を有したＳＯＧ膜３１３が残置される。続いて、第２
の層間絶縁膜３２２がＣＶＤにより全面に形成され、層
間絶縁膜３２２，３１２が順次エッチングされて配線層
３０４に達するコンタクト孔が形成される。その後、上
層配線層が形成される。上記エッチバックの目的は、次
の点にある。層間絶縁膜３１２を介して配線層３０４の
上面を覆っている部分のＳＯＧ膜を完全に除去すること
により、コンタクト孔の側面にＳＯＧ膜が露出してその
部分からの放出ガスによるコンタクト不良を防止し、コ
ンタクト孔を介してのＳＯＧ膜による配線層３０４，上
層配線層の腐食を防止する。
は、次のとおりである。半導体基板３０１上に配線層３
０４が形成される。半導体基板３０１の表面と配線層３
０４の側面および上面とを覆う第１の層間絶縁膜３１２
がＣＶＤにより全面に形成される。回転塗布等によりＳ
ＯＧ膜が形成される。次に、ＳＯＧ膜に対するエッチン
グ速度の方が層間絶縁膜３１２に対するエッチング速度
より高いエッチングにより配線層３０４直上の部分の層
間絶縁膜３１２の上面が露出するまでエッチバックが行
なわれ、層間絶縁膜３１２に形成された窪みを埋める姿
態を有したＳＯＧ膜３１３が残置される。続いて、第２
の層間絶縁膜３２２がＣＶＤにより全面に形成され、層
間絶縁膜３２２，３１２が順次エッチングされて配線層
３０４に達するコンタクト孔が形成される。その後、上
層配線層が形成される。上記エッチバックの目的は、次
の点にある。層間絶縁膜３１２を介して配線層３０４の
上面を覆っている部分のＳＯＧ膜を完全に除去すること
により、コンタクト孔の側面にＳＯＧ膜が露出してその
部分からの放出ガスによるコンタクト不良を防止し、コ
ンタクト孔を介してのＳＯＧ膜による配線層３０４，上
層配線層の腐食を防止する。
【０００５】半導体装置の断面図である図５を参照し
て、特開平５−１６０１２６号公報に記載された従来の
技術の別の例（第２の従来例と記す）について説明す
る。まず、半導体基板４０１を覆う下地絶縁膜４０２が
形成される。下地絶縁膜４０２上には、（下層）配線層
４０４が形成される。配線層４０４を含めて下地絶縁膜
４０２を覆う第１の層間絶縁膜がＣＶＤにより全面に形
成される。回転塗布等によりＳＯＧ膜が形成される。次
に、ＳＯＧ膜に対するエッチング速度が第１の層間絶縁
膜３１２に対するエッチング速度に概ね等しいエッチン
グにより、少なくとも配線層４０４直上の部分のＳＯＧ
膜が除去されるまでＳＯＧ膜および，第１の層間絶縁膜
がエッチバックされる。これにより、層間絶縁膜４１
２，ＳＯＧ膜４１３が残置される。続いて、第２の層間
絶縁膜４２２がＣＶＤにより全面に形成され、層間絶縁
膜４２２，４１２が順次エッチングされて配線層４０４
に達するコンタクト孔が形成される。その後、（上層）
配線層４２４が形成される。
て、特開平５−１６０１２６号公報に記載された従来の
技術の別の例（第２の従来例と記す）について説明す
る。まず、半導体基板４０１を覆う下地絶縁膜４０２が
形成される。下地絶縁膜４０２上には、（下層）配線層
４０４が形成される。配線層４０４を含めて下地絶縁膜
４０２を覆う第１の層間絶縁膜がＣＶＤにより全面に形
成される。回転塗布等によりＳＯＧ膜が形成される。次
に、ＳＯＧ膜に対するエッチング速度が第１の層間絶縁
膜３１２に対するエッチング速度に概ね等しいエッチン
グにより、少なくとも配線層４０４直上の部分のＳＯＧ
膜が除去されるまでＳＯＧ膜および，第１の層間絶縁膜
がエッチバックされる。これにより、層間絶縁膜４１
２，ＳＯＧ膜４１３が残置される。続いて、第２の層間
絶縁膜４２２がＣＶＤにより全面に形成され、層間絶縁
膜４２２，４１２が順次エッチングされて配線層４０４
に達するコンタクト孔が形成される。その後、（上層）
配線層４２４が形成される。
【０００６】
【発明が解決しようとする課題】上記第１の従来例で
は、ＳＯＧ膜に対するエッチング速度の方が第１の層間
絶縁膜に対するエッチング速度より高いエッチングによ
りエッチバックが行なわれるため、エッチバック後のＳ
ＯＧ膜自体にも第１の層間絶縁膜の窪みを反映した（緩
和はされているものの）窪みが生じ、第２の層間絶縁膜
の下地の平坦性の確保が充分ではなくなる。さらにこの
エッチバックでは下層配線層直上に相当の膜厚を有した
第１の層間絶縁膜が残置されるため、下層配線層に達す
るコンタクト孔のアスペクト比が高くなっている。これ
らのことから、第１の従来例による上層配線層は、第２
の層間絶縁膜上およびコンタクト孔での加工性と、コン
タクト孔を介しての下層配線層とのコンタクト抵抗とに
支障を生じやすくなる。
は、ＳＯＧ膜に対するエッチング速度の方が第１の層間
絶縁膜に対するエッチング速度より高いエッチングによ
りエッチバックが行なわれるため、エッチバック後のＳ
ＯＧ膜自体にも第１の層間絶縁膜の窪みを反映した（緩
和はされているものの）窪みが生じ、第２の層間絶縁膜
の下地の平坦性の確保が充分ではなくなる。さらにこの
エッチバックでは下層配線層直上に相当の膜厚を有した
第１の層間絶縁膜が残置されるため、下層配線層に達す
るコンタクト孔のアスペクト比が高くなっている。これ
らのことから、第１の従来例による上層配線層は、第２
の層間絶縁膜上およびコンタクト孔での加工性と、コン
タクト孔を介しての下層配線層とのコンタクト抵抗とに
支障を生じやすくなる。
【０００７】上記第２の従来例では、ＳＯＧ膜に対する
エッチング速度が第１の層間絶縁膜に対するエッチング
速度に概ね等しいエッチングによりエッチバックが行な
われるため、上記第１の従来例に比べて第２の層間絶縁
膜の下地の平坦性は優れていることになり、第２の層間
絶縁膜上での上層配線層の加工性の問題は解消される。
しかしながら、コンタクト層のアスペクト比の高さに係
わる上層配線層の加工性とコンタクト抵抗との問題点は
残存する。
エッチング速度が第１の層間絶縁膜に対するエッチング
速度に概ね等しいエッチングによりエッチバックが行な
われるため、上記第１の従来例に比べて第２の層間絶縁
膜の下地の平坦性は優れていることになり、第２の層間
絶縁膜上での上層配線層の加工性の問題は解消される。
しかしながら、コンタクト層のアスペクト比の高さに係
わる上層配線層の加工性とコンタクト抵抗との問題点は
残存する。
【０００８】したがって本発明の目的は、ＳＯＧ膜を含
んでなる層間絶縁膜上に設けられた上層配線層の加工性
と、上層配線層および下層配線層の間のコンタクト抵抗
とを良好にする半導体装置とその製造方法とを提供する
ことにある。
んでなる層間絶縁膜上に設けられた上層配線層の加工性
と、上層配線層および下層配線層の間のコンタクト抵抗
とを良好にする半導体装置とその製造方法とを提供する
ことにある。
【０００９】
【課題を解決するための手段】本発明の半導体装置の特
徴は、半導体基板上に設けられた下層配線層，第１の層
間絶縁膜およびＳＯＧ膜と、第２の層間絶縁膜と、これ
らの下層配線層に達するコンタクト孔と、これらのコン
タクト孔を介してこれらの下層配線層に接続されるこの
第２の層間絶縁膜上に設けられた上層配線層とを含んで
構成された半導体装置において、上記下層配線層と上記
ＳＯＧ膜とが上記第１の層間絶縁膜および上記第２の層
間絶縁膜により分離され、上記下層配線層の少なくとも
一部が上記第２の層間絶縁膜により直接に覆われている
ことにある。かかる半導体装置において、上記下層配線
層の上面が上記第２の層間絶縁膜により直接に覆われて
いることもある。
徴は、半導体基板上に設けられた下層配線層，第１の層
間絶縁膜およびＳＯＧ膜と、第２の層間絶縁膜と、これ
らの下層配線層に達するコンタクト孔と、これらのコン
タクト孔を介してこれらの下層配線層に接続されるこの
第２の層間絶縁膜上に設けられた上層配線層とを含んで
構成された半導体装置において、上記下層配線層と上記
ＳＯＧ膜とが上記第１の層間絶縁膜および上記第２の層
間絶縁膜により分離され、上記下層配線層の少なくとも
一部が上記第２の層間絶縁膜により直接に覆われている
ことにある。かかる半導体装置において、上記下層配線
層の上面が上記第２の層間絶縁膜により直接に覆われて
いることもある。
【００１０】１つのトランジスタと１つのキャパシタと
からメモリセルが構成されるＤＲＡＭに対する本発明の
半導体装置の態様は、上記トランジスタ並びにキャパシ
タを覆う絶縁膜上には下層配線層，第１の層間絶縁膜お
よびＳＯＧ膜と、第２の層間絶縁膜と、さらに、これら
の下層配線層に達するコンタクト孔とが設けられ、さら
に、この第２の層間絶縁膜上には、これらのコンタクト
孔を介してこれらの下層配線層に直接に接続される上層
配線層が設けられており、上記下層配線層と上記ＳＯＧ
膜とが上記第１の層間絶縁膜および上記第２の層間絶縁
膜により分離され、上記下層配線層の一部が上記第２の
層間絶縁膜により直接に覆われていることを特徴とす
る。
からメモリセルが構成されるＤＲＡＭに対する本発明の
半導体装置の態様は、上記トランジスタ並びにキャパシ
タを覆う絶縁膜上には下層配線層，第１の層間絶縁膜お
よびＳＯＧ膜と、第２の層間絶縁膜と、さらに、これら
の下層配線層に達するコンタクト孔とが設けられ、さら
に、この第２の層間絶縁膜上には、これらのコンタクト
孔を介してこれらの下層配線層に直接に接続される上層
配線層が設けられており、上記下層配線層と上記ＳＯＧ
膜とが上記第１の層間絶縁膜および上記第２の層間絶縁
膜により分離され、上記下層配線層の一部が上記第２の
層間絶縁膜により直接に覆われていることを特徴とす
る。
【００１１】本発明の半導体装置の製造方法の特徴は、
半導体基板上に下層配線層を形成し、全面に第１の層間
絶縁膜を形成する工程と、ＳＯＧ膜を形成し、このＳＯ
Ｇ膜および上記第１の層間絶縁膜に対するエッチング速
度が概ね等しいエッチングにより、このＳＯＧ膜および
この第１の層間絶縁膜に対するエッチバックを行ない、
上記下層配線層の上面の少なくとも一部を露出させる工
程と、全面に第２の層間絶縁膜を形成し、上記下層配線
層に達するコンタクト孔を形成し、これらのコンタクト
孔を介してこれらの下層配線層に直接に接続される上層
配線層を形成する工程とを有することにある。
半導体基板上に下層配線層を形成し、全面に第１の層間
絶縁膜を形成する工程と、ＳＯＧ膜を形成し、このＳＯ
Ｇ膜および上記第１の層間絶縁膜に対するエッチング速
度が概ね等しいエッチングにより、このＳＯＧ膜および
この第１の層間絶縁膜に対するエッチバックを行ない、
上記下層配線層の上面の少なくとも一部を露出させる工
程と、全面に第２の層間絶縁膜を形成し、上記下層配線
層に達するコンタクト孔を形成し、これらのコンタクト
孔を介してこれらの下層配線層に直接に接続される上層
配線層を形成する工程とを有することにある。
【００１２】１つのトランジスタと１つのキャパシタと
からメモリセルが構成されるＤＲＡＭに対する本発明の
半導体装置の製造方法の態様は、一導電型のシリコン基
板上にフィールド酸化膜，ゲート酸化膜を形成し、ワー
ド線となるゲート電極を形成し、ソース・ドレイン領域
となる逆導電型の拡散層を形成し、全面に第１の層間絶
縁膜を形成し、これらの拡散層の一方に達する第１のコ
ンタクト孔を形成し、これらの第１のコンタクト孔を介
してこれらの拡散層の一方に接続されるビット線を形成
し、全面に第２の層間絶縁膜を形成し、これらの拡散層
の他方に達する第２のコンタクト孔を形成し、これらの
第２のコンタクト孔を介してこれらの拡散層の他方に接
続される下部容量電極を形成し、容量絶縁膜を形成し、
上部容量電極を形成し、全面に第３の層間絶縁膜を形成
し、下層配線層を形成し、全面に第４の層間絶縁膜を形
成する工程と、ＳＯＧ膜を形成し、このＳＯＧ膜および
上記第４の層間絶縁膜に対するエッチング速度が概ね等
しいエッチングにより、このＳＯＧ膜およびこの第４の
層間絶縁膜に対するエッチバックを行ない、上記下層配
線層の上面の少なくとも一部を露出させる工程と、全面
に第５の層間絶縁膜を形成し、上記下層配線層に達する
第３のコンタクト孔を形成し、これらの第３のコンタク
ト孔を介してこれらの下層配線層に直接に接続される上
層配線層を形成する工程とを有することを特徴とする。
からメモリセルが構成されるＤＲＡＭに対する本発明の
半導体装置の製造方法の態様は、一導電型のシリコン基
板上にフィールド酸化膜，ゲート酸化膜を形成し、ワー
ド線となるゲート電極を形成し、ソース・ドレイン領域
となる逆導電型の拡散層を形成し、全面に第１の層間絶
縁膜を形成し、これらの拡散層の一方に達する第１のコ
ンタクト孔を形成し、これらの第１のコンタクト孔を介
してこれらの拡散層の一方に接続されるビット線を形成
し、全面に第２の層間絶縁膜を形成し、これらの拡散層
の他方に達する第２のコンタクト孔を形成し、これらの
第２のコンタクト孔を介してこれらの拡散層の他方に接
続される下部容量電極を形成し、容量絶縁膜を形成し、
上部容量電極を形成し、全面に第３の層間絶縁膜を形成
し、下層配線層を形成し、全面に第４の層間絶縁膜を形
成する工程と、ＳＯＧ膜を形成し、このＳＯＧ膜および
上記第４の層間絶縁膜に対するエッチング速度が概ね等
しいエッチングにより、このＳＯＧ膜およびこの第４の
層間絶縁膜に対するエッチバックを行ない、上記下層配
線層の上面の少なくとも一部を露出させる工程と、全面
に第５の層間絶縁膜を形成し、上記下層配線層に達する
第３のコンタクト孔を形成し、これらの第３のコンタク
ト孔を介してこれらの下層配線層に直接に接続される上
層配線層を形成する工程とを有することを特徴とする。
【００１３】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１４】半導体装置の製造工程の断面図である図１
を参照すると、本発明の第１の実施の形態による半導体
装置は、以下のとおりに形成される。
を参照すると、本発明の第１の実施の形態による半導体
装置は、以下のとおりに形成される。
【００１５】まず、半導体基板１０１上に、膜厚４００
ｎｍ〜５００ｎｍの下地絶縁膜１０２が形成される。全
面に膜厚５００ｎｍ〜６００ｎｍのアルミニウム膜が成
膜され、このアルミニウム膜がパターニングされて（下
層）配線層１０４が形成される〔図１（ａ）〕。
ｎｍ〜５００ｎｍの下地絶縁膜１０２が形成される。全
面に膜厚５００ｎｍ〜６００ｎｍのアルミニウム膜が成
膜され、このアルミニウム膜がパターニングされて（下
層）配線層１０４が形成される〔図１（ａ）〕。
【００１６】次に、膜厚４００ｎｍ〜５００ｎｍの酸化
シリコン膜からなる第１の層間絶縁膜１１２が、プラズ
マ励起気相成長法（ＰＥＣＶＤ）により全面に形成され
る。さらに、回転塗布等により、層間絶縁膜１１２を覆
う膜厚３００ｎｍ〜４００ｎｍのＳＯＧ膜１１３が形成
される。このＳＯＧ膜１１３の上面は平坦であり、層間
絶縁膜１１２の窪みを埋めている〔図１（ｂ）〕。
シリコン膜からなる第１の層間絶縁膜１１２が、プラズ
マ励起気相成長法（ＰＥＣＶＤ）により全面に形成され
る。さらに、回転塗布等により、層間絶縁膜１１２を覆
う膜厚３００ｎｍ〜４００ｎｍのＳＯＧ膜１１３が形成
される。このＳＯＧ膜１１３の上面は平坦であり、層間
絶縁膜１１２の窪みを埋めている〔図１（ｂ）〕。
【００１７】続いて、例えばテトラ・フルオロ・メタン
（ＣＦ4 ）とトリ・フルオロ・メタン（ＣＨＦ3 ）との
混合ガスをエッチングガスに用い，アルゴン（Ａｒ）を
キャリアガスに用いたエッチングにおいて、例えばＣＦ
4 ，ＣＨＦ3 およびＡｒのガス流量を２０ｓｃｃｍ，２
０ｓｃｃｍおよび３００ｓｃｃｍに調節することによ
り、層間絶縁膜１１２のエッチング速度とＳＯＧ膜１１
３のエッチング速度とを概ね等しくし、ＳＯＧ膜１１
３，層間絶縁膜１１２に対するエッチバックが行なわれ
る。なお、このエッチングにおいて、ＣＦ4 のみをエッ
チングガスに用いると、ＳＯＧ膜１１３のエッチング速
度が層間絶縁膜１１２のエッチング速度より高くなる。
エッチングガスにＣＨＦ3 を混合することにより、ハイ
ドロカーボンポリマー等からなる堆積物が発生しやすく
なり、上記のようなことが可能になる。エッチバックは
配線層１０４の上面が露出するまで行なわれ、層間絶縁
膜１１２ａおよびＳＯＧ膜１１３ａが残置される。配線
層１０４の上面，層間絶縁膜１１２ａの露出面およびＳ
ＯＧ膜１１３ａの露出面は、概ね連続な面となっている
〔図１（ｃ）〕。
（ＣＦ4 ）とトリ・フルオロ・メタン（ＣＨＦ3 ）との
混合ガスをエッチングガスに用い，アルゴン（Ａｒ）を
キャリアガスに用いたエッチングにおいて、例えばＣＦ
4 ，ＣＨＦ3 およびＡｒのガス流量を２０ｓｃｃｍ，２
０ｓｃｃｍおよび３００ｓｃｃｍに調節することによ
り、層間絶縁膜１１２のエッチング速度とＳＯＧ膜１１
３のエッチング速度とを概ね等しくし、ＳＯＧ膜１１
３，層間絶縁膜１１２に対するエッチバックが行なわれ
る。なお、このエッチングにおいて、ＣＦ4 のみをエッ
チングガスに用いると、ＳＯＧ膜１１３のエッチング速
度が層間絶縁膜１１２のエッチング速度より高くなる。
エッチングガスにＣＨＦ3 を混合することにより、ハイ
ドロカーボンポリマー等からなる堆積物が発生しやすく
なり、上記のようなことが可能になる。エッチバックは
配線層１０４の上面が露出するまで行なわれ、層間絶縁
膜１１２ａおよびＳＯＧ膜１１３ａが残置される。配線
層１０４の上面，層間絶縁膜１１２ａの露出面およびＳ
ＯＧ膜１１３ａの露出面は、概ね連続な面となっている
〔図１（ｃ）〕。
【００１８】次に、膜厚４００ｎｍ〜５００ｎｍの酸化
シリコン膜からなる第２の層間絶縁膜１２２が、ＰＥＣ
ＶＤにより全面に形成される。この層間絶縁膜１２２に
は配線層１０４に達するコンタクト孔（スルーホール）
が形成される。全面に膜厚８００ｎｍ〜１０００ｎｍの
アルミニウム膜が成膜され、このアルミニウム膜がパタ
ーニングされ、コンタクト孔を介して配線層１０４に直
接に接続される（上層）配線層１２４が形成される〔図
１（ｄ）〕。
シリコン膜からなる第２の層間絶縁膜１２２が、ＰＥＣ
ＶＤにより全面に形成される。この層間絶縁膜１２２に
は配線層１０４に達するコンタクト孔（スルーホール）
が形成される。全面に膜厚８００ｎｍ〜１０００ｎｍの
アルミニウム膜が成膜され、このアルミニウム膜がパタ
ーニングされ、コンタクト孔を介して配線層１０４に直
接に接続される（上層）配線層１２４が形成される〔図
１（ｄ）〕。
【００１９】配線層１０４とＳＯＧ膜１１３ａとは、第
１の層間絶縁膜１１２ａおよび第２の層間絶縁膜１２２
により分離されている。この層間絶縁膜１２２の上面
は、この層間絶縁膜１２２の下地をなす配線層１０４の
上面，ＳＯＧ膜１１３ａの上面および層間絶縁膜１１２
ａの上面の形状を反映して、概ね平坦になっている。こ
のため、層間絶縁膜１２２上での配線層１２４のパター
ニングは支障なく行なわれる。また、配線層１０４と配
線層１２４とを直接に接続するためのコンタクト孔は、
層間絶縁膜１２２のみを貫通して形成されていることか
ら、このコンタクト孔のアスペクト比は上記第１，第２
の従来例より低くなり、このコンタクト孔における配線
層１２４の加工性は良好であり、コンタクト抵抗の上昇
の抑制も容易になる。
１の層間絶縁膜１１２ａおよび第２の層間絶縁膜１２２
により分離されている。この層間絶縁膜１２２の上面
は、この層間絶縁膜１２２の下地をなす配線層１０４の
上面，ＳＯＧ膜１１３ａの上面および層間絶縁膜１１２
ａの上面の形状を反映して、概ね平坦になっている。こ
のため、層間絶縁膜１２２上での配線層１２４のパター
ニングは支障なく行なわれる。また、配線層１０４と配
線層１２４とを直接に接続するためのコンタクト孔は、
層間絶縁膜１２２のみを貫通して形成されていることか
ら、このコンタクト孔のアスペクト比は上記第１，第２
の従来例より低くなり、このコンタクト孔における配線
層１２４の加工性は良好であり、コンタクト抵抗の上昇
の抑制も容易になる。
【００２０】１つのトランジスタと１つのキャパシタと
かメモリセルが構成されるＤＲＡＭの製造工程の断面図
である図２および図３を参照すると、本発明の第２の実
施の形態によるＤＲＡＭは、以下のとおりに形成され
る。
かメモリセルが構成されるＤＲＡＭの製造工程の断面図
である図２および図３を参照すると、本発明の第２の実
施の形態によるＤＲＡＭは、以下のとおりに形成され
る。
【００２１】まず、Ｐ型シリコン基板２０１表面の素子
分離領域には膜厚４００ｎｍ〜５００ｎｍのフィールド
酸化膜２０２が形成され、Ｐ型シリコン基板２０１表面
の素子形成領域には膜厚１０ｎｍ〜１５ｎｍのゲート酸
化膜２０３が形成される。膜厚２００ｎｍ〜３００ｎｍ
の多結晶シリコン膜が全面に形成され、この多結晶シリ
コン膜がパターニングされてゲート電極を兼るワード線
２０４ａと周辺回路のゲート電極を兼た配線層２０４ｂ
とが形成される。フィールド酸化膜２０２，ワード線２
０４ａおよび配線層２０４ｂをマスクにして例えば砒素
のイオン注入等が行なわれ、周辺回路を構成するトラン
ジスタのソース・ドレイン領域となるＮ+ 拡散層２０６
とメモリセルのトランジスタのソース・ドレイン領域と
なるＮ+拡散層２０６ａ，２０６ｂとが形成される。続
いて、膜厚３００ｎｍ〜４００ｎｍの第１の層間絶縁膜
２１２が全面に形成され、この層間絶縁膜２１２にはＮ
+拡散層２０６ａに達する（第１のコンタクト孔であ
る）ビット・コンタクト孔が形成される。膜厚２００ｎ
ｍ〜３００ｎｍのタングステン・シリサイド（ＷＳ
ｉ2 ）膜がスパッタリングにより全面に形成され、この
ＷＳｉ2 膜がパターニングされてビット・コンタクト孔
を介してＮ+ 拡散層２０６ａに直接に接続されるビット
線２１４ａ，周辺回路用の配線層２１４ｂが形成され
る。
分離領域には膜厚４００ｎｍ〜５００ｎｍのフィールド
酸化膜２０２が形成され、Ｐ型シリコン基板２０１表面
の素子形成領域には膜厚１０ｎｍ〜１５ｎｍのゲート酸
化膜２０３が形成される。膜厚２００ｎｍ〜３００ｎｍ
の多結晶シリコン膜が全面に形成され、この多結晶シリ
コン膜がパターニングされてゲート電極を兼るワード線
２０４ａと周辺回路のゲート電極を兼た配線層２０４ｂ
とが形成される。フィールド酸化膜２０２，ワード線２
０４ａおよび配線層２０４ｂをマスクにして例えば砒素
のイオン注入等が行なわれ、周辺回路を構成するトラン
ジスタのソース・ドレイン領域となるＮ+ 拡散層２０６
とメモリセルのトランジスタのソース・ドレイン領域と
なるＮ+拡散層２０６ａ，２０６ｂとが形成される。続
いて、膜厚３００ｎｍ〜４００ｎｍの第１の層間絶縁膜
２１２が全面に形成され、この層間絶縁膜２１２にはＮ
+拡散層２０６ａに達する（第１のコンタクト孔であ
る）ビット・コンタクト孔が形成される。膜厚２００ｎ
ｍ〜３００ｎｍのタングステン・シリサイド（ＷＳ
ｉ2 ）膜がスパッタリングにより全面に形成され、この
ＷＳｉ2 膜がパターニングされてビット・コンタクト孔
を介してＮ+ 拡散層２０６ａに直接に接続されるビット
線２１４ａ，周辺回路用の配線層２１４ｂが形成され
る。
【００２２】次に、膜厚４００ｎｍ〜５００ｎｍの第２
の層間絶縁膜２２２が全面に形成され、層間絶縁膜２２
２および層間絶縁膜２１２を貫通してＮ+ 拡散層２０６
ｂに達する（第２のコンタクト孔である）ノード・コン
タクト孔が形成される。膜厚３００ｎｍ〜４００ｎｍの
多結晶シリコン膜が減圧気相成長法（ＬＰＣＶＤ）によ
り全面に形成され、この多結晶シリコン膜がパターニン
グされてノード・コンタクト孔を介してＮ+ 拡散層２０
６ｂに直接に接続される下部容量電極２２４が形成され
る。これらの下部容量電極２２４を覆う容量絶縁膜２２
５が形成される。容量絶縁膜２２５は酸化シリコン膜換
算の膜厚が６ｎｍ〜８ｎｍである。膜厚１００ｎｍ〜２
００ｎｍの多結晶シリコン膜が全面に形成され、この多
結晶シリコン膜がパターニングされて上部容量電極２２
６が形成される。続いて、膜厚４００ｎｍ〜５００ｎｍ
の第３の層間絶縁膜２３２が全面に形成され、層間絶縁
膜２３２，２２２，２１２を貫通してワード線２０４ａ
に達する（図には示されない）コンタクト孔が形成され
る。膜厚５００ｎｍ〜６００ｎｍのアルミニウム膜がス
パッタリングにより全面に形成され、このアルミニウム
膜がパターニングされて（下層）配線層２３４ａ，２３
４ａａ，２３４ｂが形成される。配線層２３４ａ，２３
４ａａは図には示されない上記コンタクト孔を介してワ
ード線２０４ａに直接に接続される。これらの配線層２
３４ａ，２３４ａａは、ワード線２０４ａの実効的な抵
抗値を低減するために設けられている〔図２（ａ）〕。
の層間絶縁膜２２２が全面に形成され、層間絶縁膜２２
２および層間絶縁膜２１２を貫通してＮ+ 拡散層２０６
ｂに達する（第２のコンタクト孔である）ノード・コン
タクト孔が形成される。膜厚３００ｎｍ〜４００ｎｍの
多結晶シリコン膜が減圧気相成長法（ＬＰＣＶＤ）によ
り全面に形成され、この多結晶シリコン膜がパターニン
グされてノード・コンタクト孔を介してＮ+ 拡散層２０
６ｂに直接に接続される下部容量電極２２４が形成され
る。これらの下部容量電極２２４を覆う容量絶縁膜２２
５が形成される。容量絶縁膜２２５は酸化シリコン膜換
算の膜厚が６ｎｍ〜８ｎｍである。膜厚１００ｎｍ〜２
００ｎｍの多結晶シリコン膜が全面に形成され、この多
結晶シリコン膜がパターニングされて上部容量電極２２
６が形成される。続いて、膜厚４００ｎｍ〜５００ｎｍ
の第３の層間絶縁膜２３２が全面に形成され、層間絶縁
膜２３２，２２２，２１２を貫通してワード線２０４ａ
に達する（図には示されない）コンタクト孔が形成され
る。膜厚５００ｎｍ〜６００ｎｍのアルミニウム膜がス
パッタリングにより全面に形成され、このアルミニウム
膜がパターニングされて（下層）配線層２３４ａ，２３
４ａａ，２３４ｂが形成される。配線層２３４ａ，２３
４ａａは図には示されない上記コンタクト孔を介してワ
ード線２０４ａに直接に接続される。これらの配線層２
３４ａ，２３４ａａは、ワード線２０４ａの実効的な抵
抗値を低減するために設けられている〔図２（ａ）〕。
【００２３】次に、膜厚４００ｎｍ〜５００ｎｍの酸化
シリコン膜からなる第４の層間絶縁膜２４２が、ＰＥＣ
ＶＤにより全面に形成される。この層間絶縁膜２４２
は、配線層２３４ａ，２３４ａａ，２３４ｂの形状およ
び配列を反映した窪みを有している。さらに、回転塗布
等により、層間絶縁膜２４２を覆う膜厚３００ｎｍ〜４
００ｎｍのＳＯＧ膜２４３が形成される。このＳＯＧ膜
２４３の上面は凹凸の少ない緩やかな面からなり、層間
絶縁膜２４２の窪みを埋めている。さらに、配線層２３
４ａ，２３４ａａ，２３４ｂの上面でのＳＯＧ膜２４３
の膜厚は場所により異なる。メモリセル領域の端（周辺
回路領域との境界）に位置する（配線層２３４ａａの直
上の）部分ａでのＳＯＧ膜２４３の膜厚が最も薄くな
り、メモリセル領域の内部ｂでのＳＯＧ膜２４３の膜厚
が最も厚くなり、周辺回路領域の内部ｃでのＳＯＧ膜２
４３の膜厚は部分ａおよび部分ｂでの膜厚の中間の値に
なる〔図２（ｂ）〕。
シリコン膜からなる第４の層間絶縁膜２４２が、ＰＥＣ
ＶＤにより全面に形成される。この層間絶縁膜２４２
は、配線層２３４ａ，２３４ａａ，２３４ｂの形状およ
び配列を反映した窪みを有している。さらに、回転塗布
等により、層間絶縁膜２４２を覆う膜厚３００ｎｍ〜４
００ｎｍのＳＯＧ膜２４３が形成される。このＳＯＧ膜
２４３の上面は凹凸の少ない緩やかな面からなり、層間
絶縁膜２４２の窪みを埋めている。さらに、配線層２３
４ａ，２３４ａａ，２３４ｂの上面でのＳＯＧ膜２４３
の膜厚は場所により異なる。メモリセル領域の端（周辺
回路領域との境界）に位置する（配線層２３４ａａの直
上の）部分ａでのＳＯＧ膜２４３の膜厚が最も薄くな
り、メモリセル領域の内部ｂでのＳＯＧ膜２４３の膜厚
が最も厚くなり、周辺回路領域の内部ｃでのＳＯＧ膜２
４３の膜厚は部分ａおよび部分ｂでの膜厚の中間の値に
なる〔図２（ｂ）〕。
【００２４】続いて、上記第１の実施の形態と同様に、
例えばＣＦ4 とＣＨＦ3 との混合ガスをエッチングガス
に用いたエッチングにおいて、ＣＦ4 とＣＨＦ3 とのガ
ス流量を調節することにより、層間絶縁膜２４２のエッ
チング速度とＳＯＧ膜２４３のエッチング速度とを概ね
等しくし、配線層２３４ａａの上面が露出するまでＳＯ
Ｇ膜２４３，層間絶縁膜２４２に対するエッチバックが
行なわれ、層間絶縁膜２４２ａおよびＳＯＧ２４３ａが
残置される。このエッチバックでは、メモリセル領域の
内部の配線層２３４ａ，周辺回路領域の内部の配線層２
３４ｂ直上では、それぞれＳＯＧ膜は完全に除去される
が、層間絶縁膜２４２ａは残置される〔図２（ｃ）〕。
例えばＣＦ4 とＣＨＦ3 との混合ガスをエッチングガス
に用いたエッチングにおいて、ＣＦ4 とＣＨＦ3 とのガ
ス流量を調節することにより、層間絶縁膜２４２のエッ
チング速度とＳＯＧ膜２４３のエッチング速度とを概ね
等しくし、配線層２３４ａａの上面が露出するまでＳＯ
Ｇ膜２４３，層間絶縁膜２４２に対するエッチバックが
行なわれ、層間絶縁膜２４２ａおよびＳＯＧ２４３ａが
残置される。このエッチバックでは、メモリセル領域の
内部の配線層２３４ａ，周辺回路領域の内部の配線層２
３４ｂ直上では、それぞれＳＯＧ膜は完全に除去される
が、層間絶縁膜２４２ａは残置される〔図２（ｃ）〕。
【００２５】次に、膜厚４００ｎｍ〜５００ｎｍの酸化
シリコン膜からなる第５の層間絶縁膜２５２が、ＰＥＣ
ＶＤにより全面に形成される。この層間絶縁膜２５２に
は、第１の配線層２３４ｂ等に達する（第３の）コンタ
クト孔が形成される。全面に膜厚８００ｎｍ〜１０００
ｎｍのアルミニウム膜が成膜され、このアルミニウム膜
がパターニングされ、上記コンタクト孔を介して配線層
２３４ｂ等に直接に接続される（上層）配線層２５４が
形成される〔図３〕。
シリコン膜からなる第５の層間絶縁膜２５２が、ＰＥＣ
ＶＤにより全面に形成される。この層間絶縁膜２５２に
は、第１の配線層２３４ｂ等に達する（第３の）コンタ
クト孔が形成される。全面に膜厚８００ｎｍ〜１０００
ｎｍのアルミニウム膜が成膜され、このアルミニウム膜
がパターニングされ、上記コンタクト孔を介して配線層
２３４ｂ等に直接に接続される（上層）配線層２５４が
形成される〔図３〕。
【００２６】配線層２３４とＳＯＧ膜２４３ａとは、第
１の層間絶縁膜２４２ａおよび第２の層間絶縁膜２５２
により分離されている。この層間絶縁膜２５２の上面
は、この層間絶縁膜２５２の下地をなす配線層２３４
ａ，２３４ａａ，２３４ｂの上面，ＳＯＧ膜２４３ａの
上面および層間絶縁膜２４２ａの上面の形状を反映し
て、滑らかな面になっている。また、第１の配線層２５
４と第２の配線層２３４ｂ等とを直接に接続するための
コンタクト孔は、層間絶縁膜２５２および（当初より薄
膜化された）層間絶縁膜２４２ａを貫通して形成されて
いることから、このコンタクト孔のアスペクト比は、上
記第１，第２の従来例より低くなる。このため、配線層
２５４のパターニングは支障なく行なわれ、配線層２５
４と配線層２３４ｂとの間のコンタクト抵抗の上昇の抑
制も容易になる。
１の層間絶縁膜２４２ａおよび第２の層間絶縁膜２５２
により分離されている。この層間絶縁膜２５２の上面
は、この層間絶縁膜２５２の下地をなす配線層２３４
ａ，２３４ａａ，２３４ｂの上面，ＳＯＧ膜２４３ａの
上面および層間絶縁膜２４２ａの上面の形状を反映し
て、滑らかな面になっている。また、第１の配線層２５
４と第２の配線層２３４ｂ等とを直接に接続するための
コンタクト孔は、層間絶縁膜２５２および（当初より薄
膜化された）層間絶縁膜２４２ａを貫通して形成されて
いることから、このコンタクト孔のアスペクト比は、上
記第１，第２の従来例より低くなる。このため、配線層
２５４のパターニングは支障なく行なわれ、配線層２５
４と配線層２３４ｂとの間のコンタクト抵抗の上昇の抑
制も容易になる。
【００２７】
【発明の効果】以上説明したように本発明は、下層配線
層（第１の配線層）を覆う第１の層間絶縁膜とＳＯＧ膜
とは、エッチング速度が概ね等しいエッチングにより、
下層配線層の上面の少なくとも一部が露出するまでエッ
チバックされている。本発明の下層配線層と上層配線層
（第２の配線層）との間に設けられた層間絶縁膜は、こ
れらエッチバックされたＳＯＧ膜および第１の層間絶縁
膜と、第２の層間絶縁膜とからなる。また、上記層間絶
縁膜に設けられたコンタクト孔のアスペクト比は従来例
より容易に低くすうことができる。このため本発明で
は、層間絶縁膜上に設けられる上層配線層の加工性は良
好になり、上記コンタクト孔を介してなされる上層配線
層と下層配線層と間のコンタクト抵抗の上昇も容易に抑
制できる。
層（第１の配線層）を覆う第１の層間絶縁膜とＳＯＧ膜
とは、エッチング速度が概ね等しいエッチングにより、
下層配線層の上面の少なくとも一部が露出するまでエッ
チバックされている。本発明の下層配線層と上層配線層
（第２の配線層）との間に設けられた層間絶縁膜は、こ
れらエッチバックされたＳＯＧ膜および第１の層間絶縁
膜と、第２の層間絶縁膜とからなる。また、上記層間絶
縁膜に設けられたコンタクト孔のアスペクト比は従来例
より容易に低くすうことができる。このため本発明で
は、層間絶縁膜上に設けられる上層配線層の加工性は良
好になり、上記コンタクト孔を介してなされる上層配線
層と下層配線層と間のコンタクト抵抗の上昇も容易に抑
制できる。
【図１】本発明の第１の実施の形態の製造工程の断面図
である。
である。
【図２】本発明の第２の実施の形態の製造工程の断面図
である。
である。
【図３】上記第２の実施の形態の断面図である。
【図４】従来の半導体装置の断面図である。
【図５】別の従来の半導体装置の断面図である。
１０１，３０１，４０１ 半導体基板 １０２，４０２ 下地絶縁膜 １０４，１２４，２０４ｂ，２１４ｂ，２３４ａ，２３
４ａａ，２３４ｂ，２５４，３０４，４０４，４２４
配線層 １１２，１１２ａ，１２２，２１２，２２２，２３２，
２４２，２４２ａ，２５２，３１２，３２２，４１２，
４２２ 層間絶縁膜 １１３，１１３ａ，２４３，２４３ａ，３１３，４１３
ＳＯＧ膜 ２０２ フィールド酸化膜 ２０３ ゲート酸化膜 ２０４ａ ワード線 ２０６，２０６ａ，２０６ｂ Ｎ+ 拡散層 ２１４ａ ビット線 ２２４ 下部容量電極 ２２５ 容量絶縁膜 ２２６ 上部容量電極
４ａａ，２３４ｂ，２５４，３０４，４０４，４２４
配線層 １１２，１１２ａ，１２２，２１２，２２２，２３２，
２４２，２４２ａ，２５２，３１２，３２２，４１２，
４２２ 層間絶縁膜 １１３，１１３ａ，２４３，２４３ａ，３１３，４１３
ＳＯＧ膜 ２０２ フィールド酸化膜 ２０３ ゲート酸化膜 ２０４ａ ワード線 ２０６，２０６ａ，２０６ｂ Ｎ+ 拡散層 ２１４ａ ビット線 ２２４ 下部容量電極 ２２５ 容量絶縁膜 ２２６ 上部容量電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242
Claims (5)
- 【請求項１】 半導体基板上に設けられた下層配線層，
第１の層間絶縁膜およびＳＯＧ膜と、第２の層間絶縁膜
と、該下層配線層に達するコンタクト孔と、該コンタク
ト孔を介して該下層配線層に接続される該第２の層間絶
縁膜上に設けられた上層配線層とを含んで構成された半
導体装置において、 前記下層配線層と前記ＳＯＧ膜とが前記第１の層間絶縁
膜および前記第２の層間絶縁膜により分離され、 前記下層配線層の少なくとも一部が前記第２の層間絶縁
膜により直接に覆われていることを特徴とする半導体装
置。 - 【請求項２】 前記下層配線層の上面が前記第２の層間
絶縁膜により直接に覆われていることを特徴とする請求
項１記載の半導体装置。 - 【請求項３】 １つのトランジスタと１つのキャパシタ
とからメモリセルが構成されるＤＲＡＭにおいて、 前記トランジスタ並びにキャパシタを覆う絶縁膜上には
下層配線層，第１の層間絶縁膜およびＳＯＧ膜と、第２
の層間絶縁膜と、さらに、該下層配線層に達するコンタ
クト孔とが設けられ、さらに、該第２の層間絶縁膜上に
は、該コンタクト孔を介して該下層配線層に直接に接続
される上層配線層が設けられており、 前記下層配線層と前記ＳＯＧ膜とが前記第１の層間絶縁
膜および前記第２の層間絶縁膜により分離され、 前記下層配線層の一部が前記第２の層間絶縁膜により直
接に覆われていることを特徴とする請求項１記載の半導
体装置。 - 【請求項４】 半導体基板上に下層配線層を形成し、全
面に第１の層間絶縁膜を形成する工程と、 ＳＯＧ膜を形成し、該ＳＯＧ膜および前記第１の層間絶
縁膜に対するエッチング速度が概ね等しいエッチングに
より、該ＳＯＧ膜および該第１の層間絶縁膜に対するエ
ッチバックを行ない、前記下層配線層の上面の少なくと
も一部を露出させる工程と、 全面に第２の層間絶縁膜を形成し、前記下層配線層に達
するコンタクト孔を形成し、該コンタクト孔を介して該
第１に配線層に直接に接続される上層配線層を形成する
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項５】 一導電型のシリコン基板上にフィールド
酸化膜，ゲート酸化膜を形成し、ワード線となるゲート
電極を形成し、ソース・ドレイン領域となる逆導電型の
拡散層を形成し、全面に第１の層間絶縁膜を形成し、該
拡散層の一方に達する第１のコンタクト孔を形成し、該
第１のコンタクト孔を介して該拡散層の一方に接続され
るビット線を形成し、全面に第２の層間絶縁膜を形成
し、該拡散層の他方に達する第２のコンタクト孔を形成
し、該第２のコンタクト孔を介して該拡散層の他方に接
続される下部容量電極を形成し、容量絶縁膜を形成し、
上部容量電極を形成し、全面に第３の層間絶縁膜を形成
し、下層配線層を形成し、全面に第４の層間絶縁膜を形
成する工程と、 ＳＯＧ膜を形成し、該ＳＯＧ膜および前記第４の層間絶
縁膜に対するエッチング速度が概ね等しいエッチングに
より、該ＳＯＧ膜および該第４の層間絶縁膜に対するエ
ッチバックを行ない、前記下層配線層の上面の少なくと
も一部を露出させる工程と、 全面に第５の層間絶縁膜を形成し、前記下層配線層に達
する第３のコンタクト孔を形成し、該第３のコンタクト
孔を介して該下層配線層に直接に接続される上層配線層
を形成する工程とを有することを特徴とする半導体装置
の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8185830A JPH1032244A (ja) | 1996-07-16 | 1996-07-16 | 半導体装置及びその製造方法 |
| US08/892,934 US5945739A (en) | 1996-07-16 | 1997-07-15 | Semiconductor device having a conductor through an inter-level layer and a spin-on-glass in the inter-level layer with substantially planar upper surfaces of the conductor, the inter-level layer, and the spin-on-glass |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8185830A JPH1032244A (ja) | 1996-07-16 | 1996-07-16 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1032244A true JPH1032244A (ja) | 1998-02-03 |
Family
ID=16177630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8185830A Pending JPH1032244A (ja) | 1996-07-16 | 1996-07-16 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5945739A (ja) |
| JP (1) | JPH1032244A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006222410A (ja) * | 2004-11-10 | 2006-08-24 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6339026B1 (en) | 1998-04-24 | 2002-01-15 | Micron Technology, Inc. | Semiconductor processing methods of polishing aluminum-comprising layers |
| US6522010B2 (en) | 1998-06-30 | 2003-02-18 | Micron Technology, Inc. | Semiconductor constructions comprising aluminum-containing layers |
| US6117793A (en) * | 1998-09-03 | 2000-09-12 | Micron Technology, Inc. | Using silicide cap as an etch stop for multilayer metal process and structures so formed |
| US9716035B2 (en) * | 2014-06-20 | 2017-07-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Combination interconnect structure and methods of forming same |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6281732A (ja) * | 1985-10-07 | 1987-04-15 | Hitachi Ltd | 絶縁膜の平坦化方法 |
| JPH0828473B2 (ja) * | 1988-09-29 | 1996-03-21 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH0336727A (ja) * | 1989-07-04 | 1991-02-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH05160126A (ja) * | 1991-12-02 | 1993-06-25 | Yamaha Corp | 多層配線形成法 |
| JPH05190684A (ja) * | 1992-01-16 | 1993-07-30 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP3196399B2 (ja) * | 1993-02-09 | 2001-08-06 | ソニー株式会社 | 層間絶縁膜の形成方法 |
| JP2698827B2 (ja) * | 1993-11-05 | 1998-01-19 | カシオ計算機株式会社 | バンプ電極を備えた半導体装置の製造方法 |
-
1996
- 1996-07-16 JP JP8185830A patent/JPH1032244A/ja active Pending
-
1997
- 1997-07-15 US US08/892,934 patent/US5945739A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006222410A (ja) * | 2004-11-10 | 2006-08-24 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5945739A (en) | 1999-08-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981027 |