KR100357181B1 - 반도체 소자의 금속 배선 및 그의 형성 방법 - Google Patents

반도체 소자의 금속 배선 및 그의 형성 방법 Download PDF

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Abstract

본 발명은 텅스텐 나이트라이드를 베리어층으로 사용하여 공정을 단순화하고 배선의 열적 안정성을 확보한 반도체 소자의 금속 배선 및 그의 형성 방법에 관한 것으로, 그 구조는 셀 트랜지스터등이 형성된 반도체 기판상에 콘택홀을 갖고 형성되는 층간 절연층; 상기 콘택홀내부에 일정 높이로 매립 형성되는 Si 플러그층, 상기 Si 플러그층의 표면에 형성되는 WNx 플러그층, 상기 WNx 플러그층상에 콘택홀을 완전 매립하고 형성되는 W 플러그층으로 이루어진 콘택 플러그층; 상기 콘택 플러그층이 형성된 일정 부분을 제외하고 상기 층간 절연층상에 형성되는 에치 스토퍼층과; 상기 에치 스토퍼층상에 상기 콘택 플러그층이 노출되는 트렌치를 갖고 형성되는 산화막층과; 상기 트렌치 표면에 하부 전극층,유전체층,상부 전극층으로 구성된 커패시터를 포함하여 구성된다.

Description

반도체 소자의 금속 배선 및 그의 형성 방법{Plug layer of semiconductor device and method for forming the same}
본 발명은 반도체 소자에 관한 것으로, 특히 텅스텐 나이트라이드를 베리어층으로 사용하여 공정을 단순화하고 플러그층의 열적 안정성을 확보한 반도체 소자의 금속 배선 및 그의 형성 방법에 관한 것이다.
일반적으로 DRAM 등의 메모리 소자에서 금속 전극을 채택하는 경우 하지층과의 배선(Interconnection) 형성을 위하여 폴리 플러그를 사용하는 경우 금속 전극의 열적 안정성을 확보하기 위하여 열공정에 생성될 수 있는 금속 실리사이드층을 억제하기 위해 베리어층을 사용한다.
주로 Si의 확산을 방지하기 위한 베리어층으로 TiN과 같은 재료가 사용된다.
그러나 TiN과 같은 재료를 베리어층으로 사용하는 경우에는 가공성이 좋지 못하다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 금속 배선에 관하여 설명하면 다음과 같다.
도 1a내지 도 1c는 종래 기술의 금속 배선 형성 방법을 나타낸 공정 단면도이고, 도 2는 종래 기술의 다른 금속 배선 구조를 나타낸 구조 단면도이다.
그리고 도 3은 종래 기술의 또다른 금속 배선 구조를 나타낸 구조 단면도이다.
먼저, 도 1a내지 도 1c는 W 플러그를 사용하여 커패시터 전극의 콘택을 형성하는 것이다.
공정 순서는 도 1a에서와 같이, 셀 트랜지스터등이 형성된 반도체 기판(도면에 도시하지 않음)상에 ILD(Inter Layer Dielectric)층(1)을 형성하고 셀 트랜지스터의 어느 한쪽 전극이 노출되도록 콘택홀(2)을 형성한다.
이어, 도 1b에서와 같이, 상기 콘택홀(2)을 매립하는 W 플러그층(3)을 형성한다.
W 플러그층(3)은 상기 콘택홀(2)을 포함하는 전면에 W층을 형성하고 평탄화하는 순서로 공정을 진행하여 형성한다.
그리고 도 1c에서와 같이, 상기 W 플러그층(3)이 형성된 전면에 후속되는 트렌치 형성 공정에서 에치 스톱층으로 사용되는 에치 스토퍼층(4)을 형성한다.
이와 같은 구조에서는 Si 플러그를 사용하지 않으므로 Si 플러그층과 전극 사이의 열적 안정성을 고려하여 형성하는 베리어층은 형성하지 않는다.
그리고 도 2는 Si 플러그를 채택하고 베리어층으로 TiN을 사용한 구조를 나타낸 것이다.
그 구조는 셀 트랜지스터등이 형성된 반도체 기판(도면에 도시하지 않음)상에 콘택홀을 갖고 형성되는 ILD(Inter Layer Dielectric)층(21)과, 상기 ILD층(21)의 콘택홀내부에 일정 높이로 매립 형성되는 Si 플러그층(22)과, 상기 Si 플러그층(22)의 표면에 형성되는 TiSix층(23)과, 상기 TiSix층(23)상에 콘택홀을 완전 매립하고 형성되는 TiN 베리어층(24)과, 상기 TiN 베리어층(24)이 형성된 일정 부분을 제외하고 ILD층(21)상에 형성되는 SiN 에치 스토퍼층(25)과, 상기 SiN 에치 스토퍼층(25)상에 형성되는 산화막(27)과, 상기 산화막(27)에 형성된 트렌치 표면에 형성되는 Ru 하부 전극층(26) 및 Ta2O5유전체층(28)과, 상기Ru 하부 전극층(26) 및 Ta2O5유전체층(28)이 형성된 트렌치를 완전 매립하고 형성되는 Ru 상부 전극층(29)을 포함하고 구성된다.
이 구조에서 베리어층으로 사용되는 TiN은 800℃ 내외의 열공정에서도 Si의 확산을 막아 전극의 열화를 막는다.
그러나 에치백 공정으로는 가공성이 떨어져 CMP(Chemical Mechanical Polishing)공정을 하여 리세스(recess)된 형태의 베리어막을 형성하여야 하나 폴러그 콘택의 전체적인 높이 제한으로 TiN의 두께가 500Å 이내로 제한될 수 있다.
이 경우 CMP 공정시의 잔막 제어를 고려하면 TiN 베리어층의 재현성에 제약이 있다.
이와 같은 구조의 커패시터 형성에서의 문제를 해결하기 위한 새로운 구조가 도 3에 도시되어 있다.
그 구조는 셀 트랜지스터등이 형성된 반도체 기판(도면에 도시하지 않음)상에 콘택홀을 갖고 형성되는 ILD(Inter Layer Dielectric)층(31)과, 상기 ILD층(31)의 콘택홀내부에 일정 높이로 매립 형성되는 TiN 플러그층(32)과, 상기 TiN 플러그층(32)의 표면을 포함하는 일정 너비로 형성되는 Ti 또는 Al 또는 N등으로 이루어진 베리어층(33)과, 상기 베리어층(33)상에 형성되는 Pt 하부 전극(34)과, 상기 Pt 하부 전극(34)상에 형성되는 BST 유전체층(35)과, 상기 유전체층(35)상에 형성되는 상부 전극(36)을 포함하여 구성된다.
그러나 이와 같은 구조에서도 TiN의 충분한 두께의 증착은 이루어지나 콘택 매립이 어려워 효용성은 떨어진다.
이와 같은 종래 기술의 반도체 소자의 금속 배선 및 그의 제조 공정은 다음과 같은 문제가 있다.
종래 기술의 커패시터 형성에 있어서는 TiN 베리어를 사용하기 때문에 콘택 매립 특성이 좋지 못하여 소자의 신뢰성 측면에서 불리하다.
또한, CMP 공정의 어려움으로 가공성이 좋지 못하다.
또 다른 문제로는 콘택 매립과 CMP 용이성의 확보가 트레이드 오프(trade-off) 관계에 있기 때문에 공정의 재현성이 부족하다.
W 플러그를 사용하는 경우에는 최소 선폭을 갖는 콘택 노광을 통하여 공정을 진행하므로 임계 단계가 추가되어 소자의 집적화에 불리하다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 금속 배선의 문제를 해결하기 위한 것으로, 텅스텐 나이트라이드를 베리어층으로 사용하여 공정을 단순화하고 배선의 열적 안정성을 확보한 반도체 소자의 금속 배선 및 그의 형성 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1c는 종래 기술의 금속 배선 형성 방법을 나타낸 공정 단면도
도 2는 종래 기술의 다른 금속 배선 구조를 나타낸 구조 단면도
도 3은 종래 기술의 또다른 금속 배선 구조를 나타낸 구조 단면도
도 4는 본 발명에 따른 금속 배선 구조를 나타낸 구조 단면도
도 5a내지 도 5f는 본 발명에 따른 금속 배선 형성 방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호의 설명
51. 층간 절연층 52. Si 플러그층
53. WNx 플러그층 54a. W 플러그층
55. 에치 스토퍼층 56. 산화막층
57. 전극 형성용 트렌치 58. 하부 전극층
59. 유전체층 60. 상부 전극층
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속 배선은 셀 트랜지스터등이 형성된 반도체 기판상에 콘택홀을 갖고 형성되는 층간 절연층; 상기 콘택홀내부에 일정 높이로 매립 형성되는 Si 플러그층, 상기 Si 플러그층의 표면에 형성되는 WNx 플러그층, 상기 WNx 플러그층상에 콘택홀을 완전 매립하고 형성되는 W 플러그층으로 이루어진 콘택 플러그층; 상기 콘택 플러그층이 형성된 일정 부분을 제외하고 상기 층간 절연층상에 형성되는 에치 스토퍼층과; 상기 에치 스토퍼층상에 상기 콘택 플러그층이 노출되는 트렌치를 갖고 형성되는 산화막층과; 상기 트렌치 표면에 하부 전극층,유전체층,상부 전극층으로 구성된 커패시터를 포함하여 구성되는 것을 특징으로 하고, 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 반도체 기판상에 콘택홀을 갖는 층간 절연층을 형성하는 단계;상기 콘택홀의 일정 높이까지만 남도록 Si 플러그층을 형성하는 단계;상기 Si 플러그층상에 WNx 플러그층을 형성하고 콘택홀을 완전 매립하고 층간 절연층에 걸쳐 형성되는 W층을 형성한후에 에치백 공정으로 나머지 콘택홀을 완전 매립하는 W 플러그층을 형성하는 단계;전면에 에치스토퍼층,산화막층을 형성하고 선택적으로 패터닝하여 W 플러그층이 노출되도록 트렌치를 형성하는 단계;상기 트렌치내에 하부 전극층,유전체층 및 상부 전극층을 차례로 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 금속 배선 및 그의 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 4는 본 발명에 따른 금속 배선 구조를 나타낸 구조 단면도이다.
본 발명은 도전층과 도전층 사이를 연결하는 플러그층 형성에 관한 것으로, W 베리어층을 채택하고 베리어층의 리세스 공정으로 에치백 공정을 사용하는 것이 특징이다.
그 구조는 셀 트랜지스터등이 형성된 반도체 기판(도면에 도시하지 않음)상에 콘택홀을 갖고 형성되는 층간 절연층(51)과, 상기 층간 절연층(51)의 콘택홀내부에 일정 높이로 매립 형성되는 Si 플러그층(52), 상기 Si 플러그층(52)의 표면에 형성되는 WNx 플러그층(53), 상기 WNx 플러그층(53)상에 콘택홀을 완전 매립하고형성되는 W 플러그층으로 이루어진 콘택 플러그층과, 상기 콘택 플러그층이 형성된 일정 부분을 제외하고 층간 절연층(51)상에 형성되는 SiN 에치 스토퍼층(55)과, 상기 SiN 에치 스토퍼층(55)상에 형성되는 산화막층(56)과, 상기 산화막층(56)에 형성된 트렌치 표면에 형성되는 Ru 하부 전극층(58) 및 Ta2O5또는 BST(Barium-Strontium-Titanate) 또는 Al2O3로 이루어진 유전체층(59)과, 상기 Ru 하부 전극층(58) 및 유전체층(59)이 형성된 트렌치를 완전 매립하고 형성되는 Ru 상부 전극층(60)을 포함하고 구성된다.
이와 같은 구조를 갖는 본 발명에 따른 금속 배선에서 플러그층을 Si 플러그층(52), WNx 플러그층(53), W 플러그층(54a)을 차례로 적층 구성하는 방법은 다음과 같다.
첫번째로는 폴리 실리콘층상에 형성된 WNx층은 1000℃의 열처리 공정에 의한 디누데이션(denudation) 공정에 의해 Si과의 계면에는 WNx가 분포하되 그 위에는 순수한 W이 위치되는 것을 이용한 것이다.
여기서, W층에는 추가적인 실리사이드화가 진행되지 않아 계면의 WNx층이 실리사이드화를 방지하는 베리어층 역할을 하게되는 것이다.
두번째로는 W을 증착한후에 NH3분위기하에서 700℃ 이상으로 열처리 하는 경우 W층이 WNx층으로 바뀌게되고 이를 다시 800℃ 정도의 온도에서 N2분위기로 열처리 하는 경우 WNx/W층으로 분리가 일어나서 본 발명에서와 같은 구조를 형성할 수 있다.
또 다른 방법으로는 WNx와 W를 연이어 증착하여 해결할 수도 있다.
이와 같은 공정을 커패시터 형성 공정에 적용하는 경우에는 콘택홀내에 Si플러그가 형성된 상태에서 폴리 에치백 공정으로 플러그를 리세스시킨후에 WNx 또는 W을 매립 형성한다.
여기서, 플러그층의 리세스 정도는 이후의 W 매립시 보이드 또는 균열(seam)이 발생하지 않도록 그 깊이를 결정한다.
이어, 플러그 매립 형성 단계후에 WNx 베리어층을 50Å내의 두께로 형성한후에 W 에치백 공정으로 콘택홀 이외의 W을 모두 제거한다.
이와 같은 플러그층 형성 공정후에 에치 스토퍼층을 형성하고 스토리지노드의 높이를 고려한 산화막 증착 및 트렌치 식각으로 플러그층에 콘택되는 스토리지노드를 형성한다.
이와 같은 플러그층 형성 방법은 커패시터 형성 공정뿐만 아니라 다층 배선에서의 연결층으로 플러그층을 사용하는 경우에도 적용 가능하다.
이와 같은 본 발명에 따른 반도체 소자의 금속 배선 및 커패시터 형성 공정에 관하여 상세히 설명하면 다음과 같다.
도 5a내지 도 5f는 본 발명에 따른 금속 배선 형성 방법을 나타낸 공정 단면도이다.
먼저, 도 5a에서와 같이, 셀 트랜지스터 및 비트 라인(도면에 도시되지 않음) 등이 형성된 반도체 기판상에 상기 셀 비트 라인의 어느 한쪽 전극이 노출되는 콘택홀을 갖는 층간 절연층(51)을 형성한다.
이어, Si를 증착하고 리세스 공정으로 상기 콘택홀의 일정 높이까지만 남도록 하여 Si 플러그층(52)을 형성한다.
그리고 상기 Si 플러그층(52)상에 WNx 플러그층(53)을 형성한다.
이어, 도 5b에서와 같이, 상기 Si 플러그층(52), WNx 플러그층(53)이 형성된 콘택홀을 완전 매립하고 층간 절연층(51)에 걸쳐 형성되는 W층(54)을 형성한다.
그리고 도 5c에서와 같이, 상기 W층(54)이 콘택홀내에만 남도록 에치백 공정을 진행하여 W 플러그층(54a)을 형성한다.
이어, 도 5d에서와 같이, 전면에 SiN 또는 SiON으로 이루어진 에치스토퍼층(55),산화막층(56)을 형성한다.
여기서, 산화막층(56)은 후속되는 스토리지 노드 형성 공정에서 그 높이를 결정하게 되므로 이를 고려한다.
그리고 도 5e에서와 같이, 스토리지 노드 마스크를 이용하여 상기 산화막층(56) 및 에치 스토퍼층(55)을 선택적으로 식각하여 W 플러그층(54a)이 노출되도록 전극 형성용 트렌치(57)를 형성한다.
상기 산화막층(56)을 식각하는 공정시에는 에치 스토퍼층(55)을 식각 종말점 검출에 이용하고 다시 에치 스토퍼층(55)을 식각한다.
그리고 도 5f에서와 같이, 상기 전극 형성용 트렌치(57)내에 Ru를 사용하여 하부 전극층(58)을 형성하고, 차례로 유전체층(59) 및 상부 전극층(60)을 형성한다.
상기 유전체층(59)으로는 Ta2O5또는 BST(Barium-Strontium-Titanate) 또는Al2O3를 사용하고 상부 전극층은 Ru를 사용하여 형성한다.
이와 같은 공정 이외에도 상기와 같은 플러그층 형성은 다른 방법으로도 형성할 수 있다.
즉, 콘택홀을 포함하는 층간 절연층(51)을 형성한후에 Si 플러그층(52)을 일정 높이로 형성하고 나머지 콘택홀의 전부를 W으로 완전 매립하도록 층간 절연층(51)의 전면에 형성한다.
그리고 NH3분위기에서 600 ~ 700℃의 온도 및 0.01mTorr ~ 1000mTorr의 압력의 조건에서 열처리 공정을 한다.
이어, 다시 N2분위기에서 700 ~ 800의 온도 및 0.01mTorr ~ 1000mTorr의 압력의 조건에서 열처리 공정을 한다.
이후 층간 절연층(51)상의 W층을 에치백 공정으로 제거하여 플러그층을 Si 플러그층(52), WNx 플러그층(53), W 플러그층(54a)이 적층되도록 구성한다.
이와는 다른 방법으로 콘택홀을 포함하는 층간 절연층(51)을 형성한후에 Si 플러그층(52)을 일정 높이로 형성하고 나머지 콘택홀의 전부를 WNx로 완전 매립하도록 층간 절연층(51)의 전면에 형성한다.
그리고 950℃ ~ 1050℃의 열처리 공정에 의한 디누데이션(denudation) 공정으로 Si 플러그층(52)과의 계면에는 WNx가 분포하되 그 위에는 순수한 W이 위치되도록 하는 것이다.
이와 같은 본 발명에 따른 반도체 소자의 금속 배선 및 그의 형성 방법은 다음과 같은 효과가 있다.
TiN 베리어를 사용하지 않고 플러그층을 형성할 수 있어 콘택 매립 특성에 의한 소자 신뢰성 저하를 막는다.
또한, CMP 공정을 사용하지 않고 W 에치백 공정을 이용하여 플러그층을 형성하므로 가공성이 우수하다.
이는 W플러그 형성시에 콘택 노광을 이용하지 않으므로 임계 단계가 추가되지 않아 소자의 집적화에 유리한 효과를 갖는다.

Claims (6)

  1. 셀 트랜지스터등이 형성된 반도체 기판상에 콘택홀을 갖고 형성되는 층간 절연층;
    상기 콘택홀내부에 일정 높이로 매립 형성되는 Si 플러그층, 상기 Si 플러그층의 표면에 형성되는 WNx 플러그층, 상기 WNx 플러그층상에 콘택홀을 완전 매립하고 형성되는 W 플러그층으로 이루어진 콘택 플러그층;
    상기 콘택 플러그층이 형성된 일정 부분을 제외하고 상기 층간 절연층상에 형성되는 에치 스토퍼층과;
    상기 에치 스토퍼층상에 상기 콘택 플러그층이 노출되는 트렌치를 갖고 형성되는 산화막층과;
    상기 트렌치 표면에 하부 전극층,유전체층,상부 전극층으로 구성된 커패시터를 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 금속 배선.
  2. 삭제
  3. 제 1 항에 있어서, 상기 하부 전극층과 상기 상부 전극층은 Ru이고, 상기 유전체층은 Ta2O5또는 BST 또는 Al2O3인 것을 특징으로 하는 반도체 소자의 금속 배선.
  4. 반도체 기판상에 콘택홀을 갖는 층간 절연층을 형성하는 단계;
    상기 콘택홀의 일정 높이까지만 남도록 Si 플러그층을 형성하는 단계;
    상기 Si 플러그층상에 WNx 플러그층을 형성하고 콘택홀을 완전 매립하고 층간 절연층에 걸쳐 형성되는 W층을 형성한후에 에치백 공정으로 나머지 콘택홀을 완전 매립하는 W 플러그층을 형성하는 단계;
    전면에 에치스토퍼층,산화막층을 형성하고 선택적으로 패터닝하여 W 플러그층이 노출되도록 트렌치를 형성하는 단계;
    상기 트렌치내에 하부 전극층,유전체층 및 상부 전극층을 차례로 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  5. 제 4 항에 있어서, 플러그층 형성을,
    Si 플러그층을 일정 높이로 형성하고 나머지 콘택홀의 전부를 W으로 완전 매립도록 층간 절연층의 전면에 형성하는 공정,
    NH3분위기에서 600 ~ 700℃의 온도 및 0.01mTorr ~ 1000mTorr의 압력의 조건에서 열처리 공정을 진행하는 공정,
    다시 N2분위기에서 700 ~ 800의 온도 및 0.01mTorr ~ 1000mTorr의 압력의 조건에서 열처리 공정을 하는 공정,
    이후 층간 절연층상의 W층을 에치백 공정으로 제거하여 플러그층을 Si 플러그층, WNx 플러그층, W 플러그층이 적층되도록 하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  6. 제 4 항에 있어서, 플러그층 형성을,
    Si 플러그층을 일정 높이로 형성하고 나머지 콘택홀의 전부를 WNx로 완전 매립하도록 층간 절연층의 전면에 형성하는 공정,
    950℃ ~ 1050℃의 열처리 공정에 의한 디누데이션(denudation) 공정으로 Si 플러그층과의 계면에는 WNx가 분포하되 그 위에는 순수한 W이 위치되도록 하는 공정을 포함하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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