KR100846384B1 - 반도체 장치의 제조방법 - Google Patents

Abstract

본 발명은 콘택플러그의 산화를 방지할 수 있으면서도 제조공정이 단순한 반도체 장치의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 활성영역이 형성된 기판상에 층간절연막을 형성하는 단계: 상기 층간절연막 상에 후속공정에서 형성될 하부전극과 상기 층간절연막간의 접착특성 향상을 위한 접착막을 형성하는 단계; 상기 접착막 및 층간절연막을 선택적으로 제거하여 상기 활성영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀에 후속공정에서 형성될 하부전극과 상호 확산작용이 없는 막으로 매립하여 콘택플러그를 형성하는 단계; 상기 콘택플러그 상에 하부전극, 유전체박막, 상부전극을 차례로 형성하여 캐패시터를 완성하는 단계; 상기 캐패시터 상부에 캐패시터절연막을 형성하는 단계; 상기 캐패시터절연막을 선택적으로 제거하여 상기 상부전극을 노출시키는 단계; 및 유전체박막 열처리를 진행하는 단계를 포함하는 반도체 장치의 제조방법이 제공된다.

반도체, 캐패시터, 콘택플러그, 텅스텐, 접착막.

Description

반도체 장치의 제조방법{Method for fabricating semiconductor device}

도1a에 내지 도1e는 종래기술에 의한 반도체 장치의 제조방법을 보여주는 공정단면도.

도2a 내지 도2e는 종래기술에 의한 반도체 장치의 제조방법을 보여주는 공정단면도.

도3a 내지 도3e는 본 발명의 바람직한 실시예에 따른 반도체 장치의 콘택플러그 제조방법을 보여주는 공정단면도.

* 도면의 주요부분에 대한 부호의 설명 *

30 : 기판

31 : 소자분리막

32 : 활성영역

33 : 층간절연막

34 : 접착막

35 : 콘택홀

36 : 확산방지막

37 : 콘택플러그

38,39,40 : 하부전극

41 : 유전체박막

42 : 상부전극

본 발명은 반도체 장치의 제조기술에 관한 것으로, 특히 반도체 장치의 콘택플러그에 관한 것이다.

반도체 소자, 특히 디램(DRAM)이 고집적화 되어 감에 따라 워드 라인, 비트 라인등과 같은 도전성 패턴들은 그 간격이 점점 줄어들고 있고 있으며, 콘택 영역 또한 그 크기가 줄어들고 있다. 콘택 영역의 마진이 충분할 경우에는 포토레지스트 패턴을 마스크로 한 일반적인 식각 공정으로 콘택홀을 형성하고, 이 콘택홀과 배선 영역에 도전성 물질을 매립하여 하부 도전층과 전기적으로 연결하였다.

그러나, 소자가 점점 고집적화 되어감에 따라 콘택영역의 마진이 부족하여 자기정렬 콘택 공정을 통해 콘택홀을 형성하는 방식이 도입되었다. 또한, 콘택홀의 크기가 작아짐에 따라 배선으로 사용되는 도전성 물질로 콘택홀을 양호하게 매립하기 어려워 매립 특성이 우수한 도전성 물질을 사용하여 콘택홀만을 매립시키는 콘택 플러그 방식이 널리 채택되고 있다.

도핑된(Doping) 폴리 실리콘을 사용하여 콘택플러그를 형성하였으나, 최근에는 도핑된 폴리 실리콘보다 상대적으로 저항이 낮은 텅스텐을 이용한 콘택플러그를 주로 사용하고 있다.

도1a에 내지 도1e는 종래기술에 의한 반도체 장치의 콘택플러그 제조방법을 보여주는 공정단면도이다.

도1a에 도시된 바와 같이, 먼저 소자분리막(11)과 활성영역(12)이 형성된 기판(10)에 층간절연막(13)을 형성하고 그 상부에 후속공정에서 하부전극과 층간절연막과의 접착을 위한 접착막(14)으로 Al₂O₃막을 형성한다.

이어서 도1b에 도시된 바와 같이, 활성영역(12)이 오픈되도록 층간절연막(13) 및 접착막(14)을 선택적으로 식각하여 콘택홀(15)을 형성한다.

이어서 도1c에 도시된 바와 같이, 콘택홀(15)의 바닥영역을 포함하는 기판전면에 TiN/Ti막(17)을 형성하고 열공정을 진행하여 활성영역(12)과 TiN/Ti막(17)의 계면에 TiSi₂막(16)을 형성시켜 오믹접촉(ohmic' contact)을 이루게 한다. 이어서 텅스텐막(18)을 콘택홀(15)가 매립되도록 기판전면에 형성한다.

이어서 도1d에 도시된 바와같이, 콘택홀에만 텅스텐막(18)이 형성되도록 에치백 공정을 진행하여 콘택플러그를 형성하고, 콘택플러그 상부의 텅스텐막(18)이 제거되도록 리세스(recess)시킨다.

이어서 도1e에 도시된 바와 같이, 콘택플러그 상부의 리세스된 영역에 확산방지막(19)으로 TiN막을 형성하고 그 상부에 하부전극(20,21,22)으로 Ir/IrOx/Pt막 을 형성한다. 하부전극(20,21,22) 상부에 유전체박막(23)과 상부전극(24)을 형성한다.

그러나 상기와 같이 공정을 진행하여 콘택플러그 및 캐패시터를 제조하게 되면, 콘택플러그 상부의 리세된 영역이 불량하여 텅스텐과 이리듐이 바로 접촉하는 부분(도1b의 'A')이 발생하는데, 이 부분때문에 후속의 고온 산소 분위기 열공정시 텅스텐플러그가 산화되는 문제점을 가지고 있다.

따라서 이리듐과 텅스텐의 접촉지역을 없애기 위한 새로운 콘택플러그 제조방법이 제안되었다.

도2a 내지 도2g는 종래기술에 의해 이리듐과 텅스텐의 접촉지역을 없애기 위한 콘택플러그 제조방법을 나타내는 공정단면도이다.

먼저,전술한 도1c에 도시된 바와 같이 공정을 진행한다.

이어서 도2a에 도시된 바와 같이, TiN/Ti막(17)이 노출될 때까지 전면 에치백공정을 진행하여 텅스텐막(18)을 제거한다.

이어서 도2b에 도시된 바와 같이, TiN/Ti막(17) 에치백 공정을 진행하여 텅스텐 콘택플러그의 측면을 먼저 리세스시킨다.

그러나 이 공정을 진행하게 되면 후속공정에서 하부전극으로 사용될 이리듐막과 층간절연막(13)과의 접착막(14)으로 형성된 Al₂O₃막이 TiN/Ti막(17)과 같이 에치백되어 없어진다.

이어서 도2c에 도시된 바와 같이, 두번째로 텅스텐 콘택플러그의 상부를 에 치백공정을 진행하여 원하는 깊이만큼 콘택플러그의 텅스텐을 제거한다. 이어서 확산방지막(20)으로 TiN막을 콘택플러그의 상부의 리세스된 영역이 매립되도록 기판전면에 형성한다.

이어서, 도2d에 도시된 바와 같이 확산방지막(20)을 화학적기계적 연마를 실시하여 층간절연막(13)이 노출되도록 한다. 이어서 접착막(26)으로 Al₂O₃막을 다시 형성하고 콘택플러그 상단부분을 선택적으로 제거한다.

이어서, 도2e에 도시된 바와 같이 콘택플러그 상단부분 하부전극(27), 유전체박막(28), 상부전극(29)을 차례로 형성한다. 이 때 하부전극은 Ir/IrOx/Pt막을 차례로 적층하여 형성한다.

상기와 같이 콘택플러그를 형성하게 되면 하부전극으로 사용되는 Ir막과 텅스텐막이 접촉하는 부분이 없기 때문에 후속 열공정에서 텅스텐 콘택플러그가 산화되는 문제를 방지할 수 있다.

그러나 TiN/Ti막(17)을 제거하기 위해 에치백 공정을 실시하는 도중에 접착막(14)이 함께 제거되어 다시 접착막(26)을 형성하고 콘택홀 상단을 선택적으로 제거해야하는 등 공정이 복잡해지는 문제가 생긴다. 반도체 소자가 점점더 고집적으로 되면서 접착층을 다시 형성하고 콘택플러그 상단만을 선택적으로 제거하기가 어려워 정렬 오차가 발생할 우려가 있는데, 이 때에는 후속공정에서 산소가 접착층이 형성되지 않는 부분을 따라 콘택플러그의 측벽을 산화시킬 위험을 가지고 있다.

상기의 문제 해결을 위한 본 발명은 콘택플러그의 산화를 방지할 수 있으면서도 제조공정이 단순한 반도체 장치의 제조방법을 제공함을 목적으로 한다.

상기의 목적을 달성하기 위한 본 발명은 활성영역이 형성된 기판상에 층간절연막을 형성하는 단계: 상기 층간절연막 상에 후속공정에서 형성될 하부전극과 상기 층간절연막간의 접착특성 향상을 위한 접착막을 형성하는 단계; 상기 접착막 및 층간절연막을 선택적으로 제거하여 상기 활성영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀에 후속공정에서 형성될 하부전극과 상호 확산작용이 없는 막으로 매립하여 콘택플러그를 형성하는 단계; 상기 콘택플러그 상에 하부전극, 유전체박막, 상부전극을 차례로 형성하여 캐패시터를 완성하는 단계; 상기 캐패시터 상부에 캐패시터절연막을 형성하는 단계; 상기 캐패시터절연막을 선택적으로 제거하여 상기 상부전극을 노출시키는 단계; 및 유전체박막 열처리를 진행하는 단계를 포함하는 반도체 장치의 제조방법이 제공된다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도3a 내지 도3e는 본 발명의 바람직한 실시예에 따른 반도체 장치의 콘택플러그 제조방법을 보여주는 공정단면도이다.

도3a에 도시된 바와 같이, 먼저 소자분리막(31)과 활성영역(32)이 형성된 기 판(30)에 실리콘산화막등을 이용하여 층간절연막(33)을 형성하고 그 상부에 후속공정에서 하부전극과 층간절연막과의 접착을 위한 접착막(34)으로 Al₂O₃막을 10 ~ 500Å 범위의 두께로 형성한다. 이어서 접착막(34) 및 층간절연막(33)을 한번에 선택적으로 제거하여 활성영역(32)이 노출되도록 콘택홀(35)을 형성한다. 접착막(34)으로는 TiO₂막, Ta₂O₅막등을 사용할 수 있으며, 접착막의 형성방법은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition)법등이 사용가능하며 접착막(34)의 치밀화 및 접착특성 개선을 위하여 퍼니스(furnace) 열처리 또는 급속열처리, 또는 플라즈마처리를 수행할 수 있다.

이어서 도3b에 도시된 바와 같이, 콘택홀(35)의 바닥영역을 포함하는 기판전면에 TiN/Ti막(36)을 형성하고 급속열처리 공정을 진행하거나 퍼니스 열처리 공정 활성영역(32)과 TiN/Ti막(36)의 계면에 TiSi₂막(37)을 형성시켜 오믹접촉(ohmic' contact)을 이루게 한다. 이때 열처리는 600 ~ 1000℃에서 N₂ 또는 Ar분위기로 20초 정도로 진행하며 급속열처리는 1초 ~ 10분, 퍼니스 열처리는 5분 ~ 2시간 범위에서 진행한다.

여기서 TiN/Ti막(36)은 PVD,CVD,ALD등의 방법을 이용하여 TiN막은 10 ~ 500Å 범위의 두께로 형성하며 Ti막을 50~1000Å 두께로 형성하며, TiN/Ti막(36) 대신에 TaN/Ta막을 이용할 수 있다.

이어서 도3c에 도시된 바와 같이, 하부전극과 상호 확산작용이 없는 막인 TiN막을 콘택홀(35)이 매립되도록 형성하여 TiN 콘택플러그(37)를 형성한다. TiN 콘택플러그(37)는 콘택홀의 크기가 0.30㎛정도일 때 2000Å 정도로 CVD, ALD 또는 ECD법을 이용하여 증착하고, 화학적기계적연마 공정 또는 에치백 공정등을 진행하여 형성한다. 여기서 콘택플러그는 하부전극과 상호 확산작용이 없는 막인 WN, TaN, TiAlN, TaSiN, TaAlN, RuTiN, RuTiO, CrTiN, CrTaN등을 사용할 수 있다.

이어서 내산화성 강화 및 후속공정에서 형성되는 하부전극과의 상호확산 억제를 위하여 200 ~ 700℃ 범위의 온도에서 N₂, Ar등 분위기에서 열처리 또는 플라즈마 처리를 수행할 수 있다. 이 때 열처리는 급속열처리 또는 퍼니스열처리가 적용된다. 급속열처리는 1초 ~ 10분, 퍼니스 열처리는 5분 ~ 2시간 범위에서 진행한다. 또한 플라즈마 처리의 분위기는 O₂, 오존플라즈마, N₂, N₂O, NH₃ 등을 적용한다.

이어서 도3d에 도시된 바와 같이, TiN 콘택플러그(37) 상에 하부전극(38,39,40)으로 Ir/IrO₂/Pt막을 차례로 형성하고, 유전체박막(41), 상부전극(42)을 차례로 형성하여 캐패시터를 완성한다.

이어서 도3e에 도시된 바와 같이, 제1 캐패시터 절연막(43)으로 접착특성이 우수한 Al₂O₃막을 기판 전면에 형성하고, 그 상부에 평탄화를 고려해 제2 캐패시터절연막(44)으로 PSG막, BPSG막, SOG막 또는 TEOS-SiOx막 등을 증착한다.

이어서 화학적기계적 연마 또는 에치백 공정을 실시하여 상부전극(42)을 노출시킨 후, 유전체박막 열처리를 실시한다. 이와 같이, 가장 고온 공정인 유전체박막 열처리를 가능한 후속 스텝에서 수행함으로써, 콘택 플러그의 산화를 억제하고, 유전체박막의 열처리에 따른 조성 변화를 최대한 억제할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명에 의해 물질확산문제 및 콘택플러그가 산화되는 문제점 없이 콘택플러그를 안정적으로 제조할 수 있어 공정단순화 및 공정신뢰성 향상이 기대된다.

Claims (11)

1. 활성영역이 형성된 기판상에 층간절연막을 형성하는 단계:

   상기 층간절연막 상에 후속공정에서 형성될 하부전극과 상기 층간절연막간의 접착특성 향상을 위한 접착막을 형성하는 단계;

   상기 접착막 및 층간절연막을 선택적으로 제거하여 상기 활성영역을 노출시키는 콘택홀을 형성하는 단계;

   상기 콘택홀에 후속공정에서 형성될 하부전극과 상호 확산작용이 없는 막으로 매립하여 콘택플러그를 형성하는 단계;

   상기 콘택플러그 상에 하부전극, 유전체박막, 상부전극을 차례로 형성하여 캐패시터를 완성하는 단계;

   상기 캐패시터 상부에 캐패시터절연막을 형성하는 단계;

   상기 캐패시터절연막을 선택적으로 제거하여 상기 상부전극을 노출시키는 단계; 및

   유전체박막 열처리를 진행하는 단계

   를 포함하는 반도체 장치의 제조방법.
2. 제 1 항에 있어서,

   상기 하부전극과 상호 확산작용이 없는 막은 WN, TaN, TiAlN, TaSiN, TaAlN, RuTiN, RuTiO, CrTiN 또는 CrTaN 중에서 선택된 하나인 것을 특징으로 하는 반도체 장치의 제조방법.
3. 제 1 항에 있어서,

   상기 콘택플러그를 형성하기 전에,

   상기 콘택홀 바닥영역에 Ti막을 형성하는 단계;

   상기 Ti막 상에 TiN막을 형성하는 단계; 및

   상기 TiN막/Ti막과 상기 활성영역 간의 계면에 티타늄실리사이드가 형성되도록 열처리 공정을 진행하는 단계

   를 진행하는 것을 특징으로 하는 반도체 장치의 제조방법.
4. 제 3 항에 있어서,

   상기 열처리 공정은 600 ~ 1000℃의 온도범위에서 N₂ 또는 Ar분위기로 20초 정도로 진행하며, 급속열처리 일 경우는 1초 ~ 10분, 퍼니스 열처리일 경우는 5분 ~ 2시간 범위에서 진행하는 것을 특징으로 하는 반도체 장치의 제조방법.
5. 제 1 항에 있어서,

   상기 접착막은 Al₂O₃, TiO₂ 또는 Ta₂O₅ 중에서 선택된 하나인 것을 특징으로 하는 반도체 장치의 제조방법.
6. 제 1 항에 있어서,

   상기 접착막을 형성한 후 치밀화 및 접착특성을 위한 열처리 하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
7. 제 1 항에 있어서.

   상기 접착막은 10 ~ 500Å 범위의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
8. 제 1 항에 있어서,

   상기 콘택플러그 형성 후에,

   내산화성강화 및 상기 하부전극과의 상호확산 억제를 위해 열처리 공정을 진행하는 것을 특징으로 하는 반도체 장치의 제조방법.
9. 제 8 항에 있어서,

   상기 열처리공정은 200 ~ 700℃ 범위의 온도 및 N₂, Ar 분위기에서 급속열처리 또는 퍼니스 열처리하는 것을 특징으로 하는 반도체 장치의 제조방법.
10. 제 9 항에 있어서,

    상기 급속열처리는 1초 ~ 10분에서 진행하고, 상기 퍼니스 열처리는 5분 ~ 2시간 범위에서 진행하는 것을 특징으로 하는 반도체 장치의 제조방법.
11. 제 1 항에 있어서,

    상기 콘택플러그 형성 후에,

    내산화성강화 및 상기 하부전극과의 상호확산 억제를 위해 O₂, 오존플라즈마, N₂, N₂O 또는 NH₃ 중에서 선택된 하나의 분위기로 플라즈마처리하는 것을 특징으로 하는 반도체 장치의 제조방법.

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